JP2006100451A

JP2006100451A - ３端子積層コンデンサ及び実装構造

Info

Publication number: JP2006100451A
Application number: JP2004282853A
Authority: JP
Inventors: Masayuki Shimizu; 政行清水
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2004-09-28
Filing date: 2004-09-28
Publication date: 2006-04-13

Abstract

【課題】
ＥＳＬを低減して、広い周波数帯域で良好なデカップリングを実現する。
【解決手段】
積層体１２の短手方向端面全体を覆うように、積層体１２の側面に長手方向に沿ってＧＮＤ電極１４が設けられ、信号電極１６，１８は、積層体１２の長手方向端面であって、前記ＧＮＤ電極１４に挟まれるようにコ字状に形成される。ＧＮＤ電極１４に接続されるＧＮＤ側導体パターン２０は、誘電体シート２２の短手方向の端からは露出し、長手方向の端からは露出しないように形成され、短手側の端１４Ａが、ＧＮＤ電極１４に接合する。前記信号電極１６，１８に接続される信号側導体パターン２４は、誘電体シート２６の長手方向の端からは中央部が露出し、短手方向の端からは露出しないように形成され、長手側の端１６Ａ，１８Ａが信号電極１６，１８にそれぞれ接合する。
【選択図】図１

Description

本発明は、３端子積層コンデンサ及びその実装構造に関し、更に具体的には、３端子積層コンデンサのＥＳＬ（実効直列インダクタンス）の低減に関するものである。

情報機器を中心とした近年におけるデータ処理の高速化，通信回線速度の向上に伴い、ＬＳＩなどの半導体装置は動作が高速化する傾向にある。かかる半導体装置の電源回路は、半導体装置に対して動作に必要なＤＣ（直流）成分を供給するが、電源スイッチングやクロック動作に伴う高調波は動作を不安定にし、不要な電波として放射されることもある。そこで、電源回路には、高速動作を補うための大容量コンデンサと、広帯域でのデカップリング，すなわち低い周波数から高い周波数まで信号を減衰させることができる低ＥＳＬコンデンサが使用される。

ところで、積層コンデンサとしては、まず、図８(A)に示すような構造のものがある。これは、セラミックなどの誘電体シートに電極を形成して積層した積層体９００の長手方向両端に電極９０２，９０４を形成したもので、一方を信号電極，他方をＧＮＤ（グランド）電極として使用する。同図(B)，(C)に示すコンデンサは、下記特許文献１に示すもので、円形の支持板９１０上に積層チップコンデンサ９１２を放射状に複数配置し、全体を貫通型コンデンサとして使用するものである。同図(D)に示すコンデンサは、下記特許文献２に示すもので、誘電体シートの積層体９２０の長手方向両端に信号電極９２２，９２４を形成し、側面にＧＮＤ電極９２６を形成した３端子型のコンデンサである。いずれも、信号電極に対してＧＮＤに流れ込む電流が対称になるように部品を実装するか、あるいは電極構造を改良することで、ＥＳＬを減らし、デカップリング性能が向上するように工夫される。例えば、前記図８(D)の例では、同図(E)に示すように、マイクロストリップ構造の基板９３０に設けられたビアホール９３２によって、ＧＮＤ電極９２６が基板裏面側のＧＮＤ導体パターン（図示せず）に接続されている。
実開昭５６−８４３３８号公報特開２００１−１５８８５公報

ところで、上述した背景技術におけるＥＳＬ値を、１．６(L)×０．８(W)×０．８(T)ｍｍ形状を例として計測すると、図９(A)になる。図中、グラフＧＡは前記図８(A)の通常２端子の場合，グラフＧＢは前記図８(B)の貫通型実装４個の場合，グラフＧＣは前記図８(D)の３端子の場合である。図９(A)のグラフから、ＥＳＬは、通常２端子＞３端子＞貫通型（多端子）となる。このように、信号ラインからＧＮＤに至る配線数が多いほど、ＥＳＬは低くなるが、それでも数十ｐＨのＥＳＬは存在し、一桁の数ｐＨになることはない。

これは、部品自体が持つインダクタンスに加えて、実装する基板のインダクタンス，すなわちGNDインダクタンスが存在するためである。図９(B)には、実装時の等価回路が示されている。同図において、信号電極９５０，９５２間に直列接続されているインダクタンスＬＡ，ＬＢ，ＬＣは、電源配線を表す。また、これらの間に、部品本来のキャパシタンスＣＡ，ＣＢが並列接続されている。ＧＮＤインダクタンスＬＰ，ＬＱは、前記キャパシタンスＣＡ，ＣＢとＧＮＤとの間に直接に接続されるようになる。上述した図８(E)のような、マイクロストリップ構造の基板９３０の裏面のＧＮＤ導体パターンにビアホール９３２によって接続される場合は、ＥＳＬの大半が基板９３０のＧＮＤインダクタンスとなる。

一方、広帯域のデカップリングを実現する方法として、単体の異種容量コンデンサを複数組み合わせる方法がある。例えば、図１０(A)に示すように、１００pF，１０００pF，０．１μFの各容量のコンデンサＣＸ，ＣＹ，ＣＺを、基板９６０の導体パターン９６２，９６４上に実装する。得たい理想的なデカップリング特性は、図１０(B)に示すグラフＧＰである。これに対し、０．１μＦのコンデンサＣＺのみの場合は、グラフＧＱとなる。これに１０００ｐＦのコンデンサＣＹを加え、ＣＹ＋ＣＺとしたときの特性は、グラフＧＲとなる。これに１００ｐＦのコンデンサＣＸを加え、ＣＸ＋ＣＹ＋ＣＺとしたときの特性は、グラフＧＳとなる。

これらのグラフを参照すれば明らかなように、複数のコンデンサを組み合わせても、ＥＳＬはさほど低下せず、共振周波数付近で減衰量がわずかに増えるのみである。

以上のように、広帯域で良好なデカップリングを実現するためには、上述した従来の実装方法や、単体部品の単純な組み合わせでは限界がある。

本発明は、以上の点に着目したもので、ＥＳＬを低減して、広い周波数帯域で良好なデカップリングを実現できる３端子コンデンサ及び実装構造を提供することを、その目的とするものである。

前記目的を達成するため、本発明は、積層体表面に、入力電極，出力電極，ＧＮＤ電極を有する３端子積層コンデンサであって、前記入力電極及び出力電極は、それぞれ前記積層体の対向する長手方向端面に形成され、前記ＧＮＤ電極は、前記積層体の長手方向に沿って、該積層体の短手方向の両端面に形成されていることを特徴とする。

主要な形態の一つは、前記ＧＮＤ電極は、前記積層体の長手方向端面に回りこんで形成されており、前記入力電極及び出力電極は、前記長手方向端面において、前記ＧＮＤ電極に挟まれるように形成されていることを特徴とする。他の形態は、前記積層体の長手方向端面におけるＧＮＤ電極と、前記入力電極及び出力電極との間隔は、実装用基板の信号用パターンとＧＮＤ用パターンとの間隔と略同一であることを特徴とする。更に他の形態は、基板実装面及び該基板実装面と対向する面において、前記積層体の短手方向の両端面に形成されたＧＮＤ電極同士が接続するように、前記ＧＮＤ電極を形成したことを特徴とする。

他の発明は、前記３端子積層コンデンサを基板に実装するための実装構造であって、前記基板としてコプレーナ型基板を使用するとともに、該基板の信号用パターンとＧＮＤ用パターンを有する面に、前記３端子積層コンデンサを実装したことを特徴とする。主要な形態の一つは、前記コンプレーナ型基板は、前記３端子積層コンデンサの実装面と対向する面にもＧＮＤ用パターンが形成されており、これら対向する両面のＧＮＤ用パターンを接続するための接続手段を有することを特徴とする。他の形態は、前記接続手段が、ビアホール又はスルーホールであることを特徴とする。本発明の前記及び他の目的，特徴，利点は、以下の詳細な説明及び添付図面から明瞭になろう。

本発明によれば、ＧＮＤ電極を積層体の長手方向に沿って形成することで、ＧＮＤ電極の面積が増大してインダクタンスが減少する。更に、前記積層体の短手方向端面に形成されたＧＮＤ電極間を接続することにより、ＧＮＤ面積が増大し、一層ＥＳＬ（実効直列インダクタンス）の低減を図ることができる。また、実装基板としてコプレーナ型基板を使用することで、基板側のインダクタンスも低減される。このため、全体として、従来の３端子コンデンサ構造やマイクロストリップラインを用いた実装基板の組み合わせよりもＥＳＬが大幅に低減され、広い周波数帯域で良好なデカップリングを実現できる。

以下、本発明を実施するための最良の形態を、いくつかの実施例に基づいて詳細に説明する。

最初に、図１〜図３を参照しながら、本発明の実施例１について説明する。図１には、本実施例にかかる３端子積層コンデンサ１０の電極構造が示されている。同図(A)に外観を示すように、積層体１２の短手方向端面全体を覆うようにＧＮＤ電極１４がそれぞれ設けられている。すなわち、ＧＮＤ電極１４は、積層体１２の側面に、長手方向に沿って対称に設けられている。一方、信号電極１６，１８は、積層体１２の長手方向端面であって、前記ＧＮＤ電極１４に挟まれるように、コ字状に形成されている。

同図(B)，(C)には、積層体１２を構成する誘電体シート及び導体パターンの一例が示されている。まず(B)は、前記ＧＮＤ電極１４に接続されるＧＮＤ側導体パターン２０で、セラミックなどによる誘電体シート２２の短手方向の端からは露出するように、長手方向の端からは露出しないように、形成されている。ＧＮＤ側導体パターン２０の短手側の端１４ＡがＧＮＤ電極１４に接合する。同図(C)は、前記信号電極１６，１８に接続される信号側導体パターン２４で、誘電体シート２６の長手方向の端からは中央部が露出するように、短手方向の端からは露出しないように、形成されている。信号側導体パターン２４の長手側の端１６Ａ，１８Ａが信号電極１６，１８にそれぞれ接合する。

図１(D)は、本実施例の他の例で、３端子積層コンデンサ１０´は、積層体１２の表裏両面，すなわち、基板実装面及び該基板実装面と対向する面において、ＧＮＤ電極１４´によって、前記積層体１２の両側面のＧＮＤ電極１４同士が接続された構造となっている。他の構造は、前記例と基本的には同様である。

具体例を挙げると、原材料にチタン酸バリウム系誘電体材料を用い、この配合原料をボールミルで湿式混合し、粉砕した後乾燥し、空気中において１１００℃で２時間仮焼して仮焼物を得た。この仮焼物を乾式粉砕機によって粉砕し、粒径が１μｍ以下の原料粉末を得る。この原料粉末に、ポリビニルブチラール系バインダ及びエタノールなどの有機溶剤を加え、ボールミルによって湿式混合し、セラミックスラリを調製した後、セラミックスラリをドクターブレード法によってシート成形し、厚み２〜３μｍの矩形のグリーンシートを得た。次に、このセラミックグリーンシート上に、Ｎｉを主体とする導電ペーストを印刷し、内部電極を構成するための導電ペースト層を形成した。導電ペースト層が形成されたセラミックグリーンシートを、図１(B)，(C)に示すパターンが交互となるように複数枚積層し、積層体を得た。得られた積層体の角取りを行った後、電極ペーストを用いて、電極１４〜１８を形成する。続いて、酸素分圧が１０^−９〜１０^１２ＭＰａのＨ_２−Ｎ_２−空気ガスからなる還元性雰囲気中において１３００℃で２時間焼成し、セラミック焼結体を得て完成品に至る。

図２(A-1)〜(A-4)は、本実施例にかかる３端子積層コンデンサの寸法例を示し、同図(B-1)〜（B-3)は、従来の３端子積層コンデンサの寸法例を示す。同図中、「Ｇ」はＧＮＤ電極を表し、「Ｓ」は信号電極を表す。また、図中の数値の単位は［mm］である。両者を比較すると、ＧＮＤ電極の幅が約４倍，信号電極の幅が半分以下となっている。このように、本実施例では、ＧＮＤ電極１４の幅が広くなっている。

図３には、本実施例と上述した従来例のコンデンサの等価回路が示されている。まず、通常の２端子コンデンサの等価回路は、同図(B)に示すように、信号電極Ｍ１０，Ｍ１２に対して、抵抗Ｒ１０，キャパシタンスＣ１０，インダクタンスＬ１０の直列回路が接続された構成となる。次に、３端子コンデンサの場合は、同図(C)に示すように、信号電極Ｍ２０，Ｍ２２に対して、抵抗Ｒ２０，キャパシタンスＣ２０の直列回路に、インダクタンスＬ２０，Ｌ２２の並列回路を接続した構成となる。対称に設けられたＧＮＤ電極に流れる電流の方向は逆ベクトルとなる。すなわち、図中に黒丸で示すように、インダクタンスＬ２０，Ｌ２２を流れる電流の方向が逆となり、磁界が相殺されてインダクタンスが低減されるようになる。

これに対し、本実施例では、ＧＮＤ電極１４が幅広となっている。このため、同図(A)に示すように、信号電極Ｍ３０，Ｍ３２に対して、抵抗Ｒ３０，キャパシタンスＣ３０の直列回路に、インダクタンスＬ３０，Ｌ３２の並列回路を複数接続した構成となる。従って、全体としてインダクタンスの値が大幅に低減されるようになる。

以上のように、本実施例によれば、ＧＮＤ電極を、積層体の短手方向端面に幅広に形成することとしたので、ＥＳＬが大幅に低減されるようになり、広い周波数帯域で良好なデカップリングを実現することができる。また、ＧＮＤ電極が積層体の長手方向端面に回りこんで形成され、入力電極および出力電極がＧＮＤ電極に挟まれるように形成することにより、長手方向端面で入力電極および出力電極とＧＮＤ電極が並んで形成されるので、信号線とＧＮＤとの距離が短くなって、よりインダクタンスを下げることができる。更に、図１(D)に示す例のように、基板実装面と該実装面に対向する面の両面において、前記積層体１２の側面のＧＮＤ電極１４同士を接続することにより、ＧＮＤ面積が増大し、ＥＳＬの一層の低減を図ることが可能となる。

次に、図４を参照しながら、本発明の実施例２について説明する。本実施例のコプレーナ基板の導体パターンは、図４(A)及び(B)に示すようになる。なお、(B)は(A)の＃４Ｂ−＃４Ｂ線に沿って矢印方向に見た断面である。これらの図のように、基板２００は、表裏に部品を実装するＧＮＤパターンが形成されたコプレーナ型となっている。基板ベース２０１の裏面にはＧＮＤパターン２０２が形成されており、表面の両側にもＧＮＤパターン２０４が形成されている。これらのＧＮＤパターン２０４は、基板ベース２０１の中央で接合されてＨ字状に形成されており、これらＧＮＤパターン２０４と適宜のギャップを挟んで信号用パターン２０６が形成されている。ＧＮＤパターン２０２，２０４は、多数のビアホール２０８によって表裏で接続されている。上述した実施例１の３端子積層コンデンサ１０又は１０´は、例えば点線で示すように、基板２００上に実装される。なお、前記３端子積層コンデンサ１０（又は１０´）の長手方向端面におけるＧＮＤ電極１４と、前記信号電極１６，１８との間隔は、前記基板２００のＧＮＤパターン２０４と信号用パターン２０６との間隔と略同一となるように予め設定されている。

一方、従来のマイクロストリップライン型基板の導体パターンは、図４(C)及び(D)に示すようになる。なお、(D)は(C)の＃４Ｄ−＃４Ｄ線に沿って矢印方向に見た断面である。これらの図のように、基板２２０は、部品を実装するＧＮＤパターン２２２が基板ベース２２１の裏面にのみ形成されており、表面には、コンデンサ用のＧＮＤパターン２２４を挟んで信号用パターン２２６が形成されている。ＧＮＤパターン２２２，２２４は、ビアホール２２８によって表裏で接続されている。上述した従来の電極構造の３端子積層コンデンサは、例えば点線で示すように、基板２２０上に実装される。

両者を比較すると、マイクロストリップライン構造の場合、基板裏面側のＧＮＤパターン２２２に他の部品が実装されるため、上述したようにビアホール２２８による基板厚み分のインダクタンスが影響する。これに対し、本実施例のコプレーナ構造では、３端子積層コンデンサ１０のＧＮＤ電極１４と基板側のＧＮＤパターン２０４が直接接続され、このＧＮＤパターン２０４上に他の部品が実装される。このため、コンデンサとＧＮＤまでの距離が実質「０」となり、ＧＮＤインダクタンスの影響をほぼなくすことが可能となる。

次に、図５〜図６を参照しながら本発明の実施例３について説明する。上述した実施例は、３端子積層コンデンサを集中定数として扱ったものであるが、本実施例は分布定数として扱ったものである。例えば周波数が１[GHz]の場合、自由空間中の交流信号の波長λは、λ[m]＝ｆ[Hz]／Ｖ[m/s]（Ｖは光速）で求められ、約３３[cm]である。誘電体中では誘電率によって波長短縮が起きるため、仮にコンデンサの誘電率εrを３０００とすると、波長λｂは、λｂ＝λ／√（εr）から、約０．６[cm]となる。つまりノイズ成分や高調波成分の周波数が１[GHz]の場合、λb／４となる０．１５[cm]以上の長さに渡って存在するコンデンサは分布定数回路として扱われる。図５(A)にはその様子が示されており、同図(A)は自由空間中の波長λの波形，同図(B)は誘電体中の波長λｂの波形である。

分布定数回路は、物理的な長さの関数を持った電気回路であり、ある範囲内にＬ，Ｃ，Ｒの各要素がまんべんなく存在する。一般には、Ｌ，Ｃ，Ｒの各素子の直列回路で表現されるコンデンサも、長さをもっているとＬ，Ｃ，Ｒの素子が物理的に存在することになる。このような長さを持つことを利用して、広帯域で減衰するフィルタ効果を得ることができる。

図６には、その一例が示されている。まず、同図(A-1)は、上述した実施例１の３端子積層コンデンサ１０単体を、前記実施例２に示したコプレーナ型基板２００に実装した場合を示したものである。これを分布定数の等価回路で示すと、同図(A-2)のようになる。一方、従来の３端子積層コンデンサ３００を同図(B-1)のようにコプレーナ型基板２００上に複数並列に分布実装すると、等価回路は同図(B-2)のようになる。これらを比較すると、本実施例の３端子積層コンデンサ１０は、分布定数回路的に見ると、複数並列実装と同様に考えることができ、広帯域で減衰するフィルタ効果も得ることができる。

次に、図７を参照しながら実施例４について説明する。この実施例は、具体的な実装の例である。まず、同図(A)に示す例は、主基板２６０上に電源２６２とＬＳＩ２６３が設けられており、それらの間に平行に設けられた信号ライン２６６，ＧＮＤライン２６８，２７０上に、適宜の間隔をおいて上述した３端子積層コンデンサ２６４を設けた例である。効果的に高周波成分を除去するためには、３端子積層コンデンサ２６４を電源２６２やＬＳＩ２６３の近傍に配置するようにする。同図(B)の例は、半導体パッケージ内での実装例で、サブ基板２８０上の中心にＬＳＩ２８２が設けられており、該ＬＳＩ２８２を囲むように本発明の３端子積層コンデンサ２８４が設けられている。同図(C)の例も、同様の例で、サブ基板２９０上のＬＳＩ２９２の周囲に本発明の３端子積層コンデンサ２９４が設けられている。これらの実施例は、特に高速動作しながら緻密な電源制御を行う必要がある場合に好適であり、ＬＳＩ周辺をコンデンサで囲むことで、サブ基板では難しいコンデンサ容量の供給と低ＥＳＬ化，広帯域なデカップリングが可能となる。

なお、本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることができる。例えば、以下のものも含まれる。
(1)前記実施例に示した具体的な形状や寸法は一例であり、同様の作用を奏するように変形してよい。
(2)前記実施例は、本発明の３端子積層コンデンサを主としてデカップリングに使用した場合を説明したが、他の用途に用いることを妨げるものではない。
(3)本発明は、ＥＳＬの低減による広帯域なデカップリングを主用途としているが、同様の目的で、ＧＨｚ帯域における高周波部品構造，例えば、特定の周波数を通過させるフィルタ，あるいは、特定の周波数成分を通過させないフィルタ等にも応用可能である。
(4)前記実施例で示した材料は一例であり、コンデンサ材料に限定されるものではなく、バリスタ等の材料を用いるようにしても同様の効果が得られる。

本発明によれば、３端子積層コンデンサのＧＮＤ電極面積が増加し、等価的なインダクタンス成分が減少するので、電源回路のデカップリングコンデンサや、ＧＨｚ帯域における高周波部品構造としての用途に好適である。

本発明の実施例１の３端子積層コンデンサを示す図である。前記実施例１の３端子積層コンデンサの寸法例を従来技術と比較して示す図である。前記実施例１の等価回路を従来技術と比較して示す図である。本発明の実施例２の実装基板を従来技術と比較して示す図である。自由空間中と誘電体中における電圧波長の様子を比較して示す図である。本発明の３端子積層コンデンサと並列接続したフィルタの実装の様子と等価回路を比較して示す図である。本発明の３端子積層コンデンサの実装例を示す図である。従来のコンデンサの例を示す図である。前記図８の各コンデンサのＥＳＬを比較して示すとともに、３端子積層コンデンサの等価回路を示す図である。異種容量のコンデンサによるデカップリングの様子を示す図である。

符号の説明

１０，１０´：３端子積層コンデンサ
１２：積層体
１４，１４´：ＧＮＤ電極
１４Ａ：端
１６，１８：信号電極
１６Ａ，１８Ａ：端
２０：ＧＮＤ側導体パターン
２２：誘電体シート
２４：信号側導体パターン
２６：誘電体シート
２００：基板
２０１：基板ベース
２０２，２０４：ＧＮＤパターン
２０６：信号用パターン
２０８：ビアホール
２２０：基板
２２１：基板ベース
２２２，２２４：ＧＮＤパターン
２２６：信号用パターン
２２８：ビアホール
２６０：主基板
２６２：電源
２６３：ＬＳＩ
２６４：３端子積層コンデンサ
２６６：信号ライン
２６８，２７０：ＧＮＤライン
２８０：サブ基板
２８２：ＬＳＩ
２８４：３端子積層コンデンサ
２９０：サブ基板
２９２：ＬＳＩ
２９４：３端子積層コンデンサ
３００：３端子積層コンデンサ
９００：積層体
９０２，９０４：電極
９１０：支持板
９１２：積層チップコンデンサ
９２０：積層体
９２２，９２４：信号電極
９２６：ＧＮＤ電極
９３０：基板
９３２：ビアホール
９５０，９５２：信号電極
９６０：基板
９６２，９６４：導体パターン
Ｃ１０〜Ｃ３０，ＣＡ，ＣＢ，ＣＸ，ＣＹ，ＣＺ：コンデンサ
Ｌ１０〜Ｌ２０，Ｌ２２，Ｌ３０，Ｌ３２，ＬＡ，ＬＢ，ＬＣ，ＬＰ，ＬＱ：インダクタンス
Ｍ１０，Ｍ１２，Ｍ２０，Ｍ２２，Ｍ３０，Ｍ３２：信号電極
Ｒ１０，Ｒ２０，Ｒ３０：抵抗

Claims

積層体表面に、入力電極，出力電極，ＧＮＤ電極を有する３端子積層コンデンサであって、
前記入力電極及び出力電極は、それぞれ前記積層体の対向する長手方向端面に形成され、前記ＧＮＤ電極は、前記積層体の長手方向に沿って、該積層体の短手方向の両端面に形成されていることを特徴とする３端子積層コンデンサ。
前記ＧＮＤ電極は、前記積層体の長手方向端面に回りこんで形成されており、前記入力電極及び出力電極は、前記長手方向端面において、前記ＧＮＤ電極に挟まれるように形成されていることを特徴とする請求項１記載の３端子積層コンデンサ。
前記積層体の長手方向端面におけるＧＮＤ電極と、前記入力電極及び出力電極との間隔は、実装用基板の信号用パターンとＧＮＤ用パターンとの間隔と略同一であることを特徴とする請求項２記載の３端子積層コンデンサ。
基板実装面及び該基板実装面と対向する面において、前記積層体の短手方向の両端面に形成されたＧＮＤ電極同士が接続するように、前記ＧＮＤ電極を形成したことを特徴とする請求項１〜３のいずれかに記載の３端子積層コンデンサ。
請求項１〜４のいずれかに記載の３端子積層コンデンサを基板に実装するための実装構造であって、
前記基板としてコプレーナ型基板を使用するとともに、該基板の信号用パターンとＧＮＤ用パターンを有する面に、前記３端子積層コンデンサを実装したことを特徴とする実装構造。
前記コンプレーナ型基板は、前記３端子積層コンデンサの実装面と対向する面にもＧＮＤ用パターンが形成されており、これら対向する両面のＧＮＤ用パターンを接続するための接続手段を有することを特徴とする請求項５記載の実装構造。
前記接続手段が、ビアホール又はスルーホールであることを特徴とする請求項６記載の実装構造。