JP2016076657A

JP2016076657A - 電子部品及び電子部品内蔵配線板及びその製造方法

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Publication number: JP2016076657A
Application number: JP2014207432A
Authority: JP
Inventors: 満広冨川; Mitsuhiro Tomikawa; 宏太野田; Kota Noda; 展久黒田; Nobuhisa Kuroda; 治彦森田; Haruhiko Morita
Original assignee: Ibiden Co Ltd
Current assignee: Ibiden Co Ltd
Priority date: 2014-10-08
Filing date: 2014-10-08
Publication date: 2016-05-12
Anticipated expiration: 2034-10-08
Also published as: JP6465611B2

Abstract

【課題】従来に比べて電力ロスを抑えることが可能な電子部品及び電子部品内蔵配線板及びその製造方法を提供する。【解決手段】本発明の電子部品内蔵配線板１０に内蔵されているＭＬＣＣ１７は端子電極４２を３つ平行に備えた３極構造になっているので、従来の２極構造のＭＬＣＣを内蔵したものに比べて、ＭＬＣＣ１７が有するＥＳＬ及びＥＳＲの配置の自由度が高くなり、回路の周波数に応じて電力ロスが低くなるようにＭＬＣＣ１７を接続することができると考えられる。【選択図】図４

Description

本発明は、直方体状をなしかつ外面に金属膜状の端子電極を有する電子部品及び、その電子部品を基板のキャビティに収容して備える電子部品内蔵配線板及びその製造方法に関する。

従来、この種の電子部品内蔵配線板として、電子部品（例えば、積層セラミックコンデンサ（ＭＬＣＣ））をキャビティに収容して備えるものが知られている。その電子部品は、直方体状の本体部の両端部が１対の正負の端子電極で覆われた構造になっている（例えば、特許文献１参照）。

特開２００１−３４５５６０（図１）

上述した従来の電子部品内蔵配線板においては、電子部品を含む回路のＥＳＬ（等価直列インダクタンス）やＥＳＲ（等価直列レジスタンス）等に起因して電力ロスが生じることが考えられる。

本発明は、上記事情に鑑みてなされたもので、従来に比べて電力ロスを抑えることが可能な電子部品及び電子部品内蔵配線板及びその製造方法の提供を目的とする。

上記目的を達成するためなされた請求項１に係る発明は、キャビティを有する基板と、直方体状をなしかつ外面に金属膜状の端子電極を有し、前記キャビティに収容される電子部品と、前記基板と前記電子部品との上に層間絶縁層を介して積層される導体層と、前記導体層と前記電子部品の前記端子電極との間を接続するビア導体と、を有する電子部品内蔵配線板であって、前記端子電極は、前記電子部品のうち前記層間絶縁層が積層される外面に３つ以上平行に並べられかつ、隣り合う前記端子電極同士の極性が逆に配置され、共通の前記端子電極に接続されて直線状に並んだ複数の前記ビア導体からなるビア導体列が、前記端子電極毎に設けられて、前記ビア導体列同士が平行に配置され、前記平行に並んだ３つ以上の前記端子電極のうち中間に位置する少なくとも一部の前記端子電極では、共通の前記端子電極上に２列の前記ビア導体列が配置されている。

本発明の第１実施形態に係る電子部品内蔵配線板の側断面図（Ａ）ＭＬＣＣの斜視図、（Ｂ）Ａ−Ａ切断面におけるＭＬＣＣの断面図、（Ｃ）Ｂ−Ｂ切断面におけるＭＬＣＣの断面図ＭＬＣＣの概念図ＭＬＣＣの平面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板の製造工程を示す側断面図電子部品内蔵配線板を含むＰｏＰの側断面図ＭＬＣＣを含む回路図ＭＬＣＣに接続されているビア導体の平面図第２実施形態に係る電子部品内蔵配線板の側断面図その電子部品内蔵配線板の平断面図変形例に係る電子部品内蔵配線板の平断面図変形例に係るＭＬＣＣの平面図変形例に係るＭＬＣＣの平面図変形例に係るＭＬＣＣの平面図

［第１実施形態］
以下、本発明の第１実施形態を図１〜図１３に基づいて説明する。図１に示すように、本実施形態の電子部品内蔵配線板１０は、コア基板１１（本発明の「基板」に相当する）の表裏の両面にビルドアップ層２０，２０を積層してなる。コア基板１１には、キャビティ１６が貫通形成され、そのキャビティ１６に電子部品としての積層セラミックコンデンサ１７（以下、「ＭＬＣＣ１７」という）が収容されている。

ＭＬＣＣ１７は、図２（Ａ）に示すように外面を覆う金属膜状の３つの端子電極４２を備えている。具体的には、ＭＬＣＣ１７のうち端子電極４２Ａ，４２Ｂ，４２Ｃを除いた素子本体４３は、例えば、図３（Ｂ）に示すように長方形の複数のセラミックシート４４を積層してなり、平面形状が長方形の直方体状になっている。それら複数のセラミックシート４４は、内部電極４４Ｄが片面に印刷されている複数の内部電極シート４４Ａと、内部電極４４Ｄを印刷されていない外装シート４４Ｘとからなる。また、複数の内部電極シート４４Ａは、負極用の第１内部電極シート４４Ａ１と正極用の第２内部電極シート４４Ａ２とに分けられている。

負極用の第１内部電極シート４４Ａ１は、セラミックシート４４の１対の短辺側の外縁部に内部電極４４Ｄの両端部を１対の第１側面電極４４Ｔ１，４４Ｔ１として備えると共に、１対の長辺側の外縁部には側面電極を有していない構造になっている。一方、正極用の第２内部電極シート４４Ａ２は、セラミックシート４４の１対の長辺側の外縁部における中央に内部電極４４Ｄを延長してなる１対の第２側面電極４４Ｔ２，４４Ｔ２を備えると共に、１対の短辺側の外縁部に側面電極を有していない構造になっている。

そして、第１内部電極シート４４Ａ１と第２内部電極シート４４Ａ２とが交互に積層したものが、外装シート４４Ｘ，４４Ｘに挟まれて素子本体４３になっている。これにより、図３（Ａ）に示すように、素子本体４３の短辺側の側面における横方向の両端部を除く全体に負極の第１側面電極４４Ｔ１群が配置され、素子本体４３の長辺側の側面における横方向中央には、第２側面電極４４Ｔ２群が配置されている。

そして、図２（Ｂ）に示すように、素子本体４３の長手方向の両端部に、第１側面電極４４Ｔ１群に接続された負極の端子電極４２Ａ，４２Ｃ（以下、「負端子電極４２Ａ，４２Ｃ」という）が備えられ、素子本体４３の長手方向の中央部に、図２（Ｃ）に示すように、第２側面電極４４Ｔ２に接続された正極の端子電極４２Ｂ（以下、「正端子電極４２Ｂ」という）が備えられている。

図２（Ａ）に示すように、一方の負端子電極４２Ａは、素子本体４３のうち第１側面電極４４Ｔ１が配置された一方側面（素子本体４３の長手方向の一端面）の全体を覆うと共に、その一側面と隣り合った両側面及び上下の両面（セラミックシート４４の積層方向の両端面）における一側面側の端部を覆っている。他方の負端子電極４２Ｃも同様の形状をなしている。また、正端子電極４２Ｂは、素子本体４３のうち第２側面電極４４Ｔ２が配置された両側面及び上下の両面における長手方向の中央を覆っている。これにより、図２（Ａ）に示すように、素子本体４３のうち第２側面電極４４Ｔ２群を有する両側面及び上下の両面の各面で、負端子電極４２Ａ，４２Ｃ及び正端子電極４２Ｂが平行に並んだ構造になっている。また、それら各面における両端の負端子電極４２Ａ，４２Ｃの幅は略同一になっていて、正端子電極４２Ｂの幅は、各負端子電極４２Ａ，４２Ｃの幅に対して２倍未満（例えば、１．２〜１．９倍）の範囲で大きくなっている。なお、以下の説明において、負端子電極４２Ａ，４２Ｃ及び正端子電極４２Ｂを区別しないで説明する場合には、単に「端子電極４２」ということとする。

図１に示されるコア基板１１は、絶縁性部材で構成されている。コア基板１１の表側面であるＦ面１１Ｆと、コア基板１１の裏側面であるＳ面１１Ｓとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、キャビティ１６の他に複数の導電用貫通孔１４が形成されている。

ＭＬＣＣ１７は、コア基板１１のキャビティ１６に収容されて、例えば、ＭＬＣＣ１７の上面がコア基板１１のＦ面１１Ｆ側に配置される一方、ＭＬＣＣ１７の下面がコア基板１１のＳ面１１Ｓ側に配置されている。また、キャビティ１６は、端子電極４２を含むＭＬＣＣ１７全体の平面形状より一回り大きくなっている。そして、ＭＬＣＣ１７とキャビティ１６の内側面との間に素子保持樹脂１６Ｊが充填され、ＭＬＣＣ１７がキャビティ１６の内側面の全体から離間する位置に配置されている。

また、ＭＬＣＣ１７全体の厚さは、コア基板１１の板厚より僅かに大きくなっている。そして、コア基板１１のＦ面１１Ｆ側の導体回路層１２の最外面と、ＭＬＣＣ１７の表側面の端子電極４２の最外面とが略面一になる一方、コア基板１１のＳ面１１Ｓ側の導体回路層１２の最外面と、ＭＬＣＣ１７の表側面の端子電極４２の最外面とが略面一になっている。

導電用貫通孔１４は、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２との間が接続されている。

コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｓ面１１Ｓ側のビルドアップ層２０も共に、コア基板１１側から順番に、第１絶縁樹脂層２１（本発明の「層間絶縁層」に相当する）、第１導体層２２（本発明の「導体層」に相当する）、第２絶縁樹脂層２３、第２導体層２４とを積層してなり、第２導体層２４上には、ソルダーレジスト層２５が積層されている。

第１絶縁樹脂層２１及び第２絶縁樹脂層２３には、それぞれ複数のビアホール２１Ｈ，２３Ｈが形成され、それらビアホール２１Ｈ，２３Ｈは、共にコア基板１１側に向かって徐々に縮径したテーパー状になっている。これらビアホール２１Ｈ，２３Ｈ内にめっきが充填されて複数のビア導体２１Ｄ，２３Ｄが形成されている。そして、第１絶縁樹脂層２１のビア導体２１Ｄによって、導体回路層１２と第１導体層２２との間及び、ＭＬＣＣ１７と第１導体層２２との間が接続され、第２絶縁樹脂層２３のビア導体２３Ｄによって、第１導体層２２と第２導体層２４の間が接続されている。

図４には、ＭＬＣＣ１７の端子電極４２に対するビア導体２１Ｄの接続位置が示されている。同図に示すように、ビア導体２１Ｄは、両端の端子電極４２，４２には、ぞれぞれに複数ずつ１列に並べて接続されてビア導体列２１Ｒを構成している。これに対し、中央の端子電極４２には、複数のビア導体２１Ｄが２列に並べて接続され、２列のビア導体列２１Ｒを構成している。即ち、ＭＬＣＣ１７の表側と裏側とに４列ずつのビア導体列２１Ｒが端子電極４２に接続されている。また、全てのビア導体列２１Ｒは、同一複数（例えば、３つ）のビア導体２１Ｄからなり、それら複数のビア導体２１Ｄは、同一の形状及び大きさをなして等間隔に並んでいる。

また、中央の端子電極４２に接続されている２列のビア導体列２１Ｒを構成するビア導体２１Ｄ群は、千鳥配置になっている。具体的には、中央の端子電極４２に接続されている２列のビア導体列２１Ｒのうち一方のビア導体列２１Ｒが、他方のビア導体列２１Ｒに対して、各ビア導体列２１Ｒを構成するビア導体２１Ｄ，２１Ｄ同士のピッチの半分だけ列方向（ビア導体列２１Ｒを構成するビア導体２１Ｄの並び方向）でずらされ、さらに、一方のビア導体２１Ｄを構成するビア導体２１Ｄ，２１Ｄの間に、他方のビア導体列２１Ｒを構成するビア導体２１Ｄの一部が収まっている。こにれより、中央の端子電極４２の幅が端の端子電極４２の幅の２倍未満であるにみ拘わらず、端の端子電極４２の２倍の列のビア導体列２１Ｒを中央の端子電極４２に接続できるようになっている。

また、両端の端子電極４２，４２に接続されているビア導体列２１Ｒ，２１Ｒは、一方の端子電極４２（即ち、負端子電極４２Ａ）のビア導体列２１Ｒが、他方の端子電極４２（即ち、負端子電極４２Ｃ）のビア導体列２１Ｒに対して、各ビア導体列２１Ｒを構成するビア導体２１Ｄ，２１Ｄ同士のピッチの半分だけ列方向にずらされている。そして、中央の端子電極４２（即ち、正端子電極４２Ｂ）のうち一方の負端子電極４２Ａ寄りに配置されたビア導体列２１Ｒと、一方の負端子電極４２Ａのビア導体列２１Ｒとが、ビア導体列２１Ｒの列方向で同じ位置に配置され、中央の端子電極４２（即ち、正端子電極４２Ｂ）のうち他方の負端子電極４２Ａ寄りに配置されたビア導体列２１Ｒと、他方の負端子電極４２Ａのビア導体列２１Ｒとが、ビア導体列２１Ｒの列方向で同じ位置に配置されている。なお、各断面図（図１、図５〜１１、図１４）では、端子電極４２とビア導体２１Ｄとの接続を表すために、図４にて二点鎖線で示される位置における断面が示されている。

ソルダーレジスト層２５には、複数のパッド用孔が形成され、第２導体層２４の一部がパッド用孔内に位置してパッドになっている。電子部品内蔵配線板１０全体の表側面であるＦ面１０Ｆにおいては、複数のパッドが、大パッド２６Ａ群と小パッド２６Ｃ群とからなり、小パッド２６Ｃ群が行列状に並べられ、その回りを大パッド２６Ａ群が枠状に並べられて囲んでいる。一方、電子部品内蔵配線板１０全体の裏側面であるＳ面１０Ｓのパッドは、小パッド２６Ｃより大きな中パッド２６Ｂになっている。

本実施形態の電子部品内蔵配線板１０は、以下のようにして製造される。
（１）図５（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。

（２）図５（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４（図１参照）を形成するためのテーパー孔１４Ａが穿孔される。

（３）図５（Ｃ）に示すように、コア基板１１のＳ面１１Ｓのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。

（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。

（５）図５（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。

（６）電解めっき処理が行われ、図６（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。

（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図６（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＳ面１１Ｓ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＳ面１１Ｓの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。

（８）図６（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザによってキャビティ１６が形成される。

（９）図６（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。

（１０）ＭＬＣＣ１７が用意される。

（１１）図７（Ａ）に示すように、ＭＬＣＣ１７がマウンター（図示せず）によってキャビティ１６に収められる。

（１２）図７（Ｂ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に、第１絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＳ面１１Ｓの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＬＣＣ１７との隙間に充填される。

（１３）図７（Ｃ）に示すように、テープ９０が除去される。
（１４）図７（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に第１絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面とＭＬＣＣ１７との隙間に充填される。また、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓのプリプレグから染み出てキャビティ１６の内面とＭＬＣＣ１７との隙間に充填された熱硬化性樹脂によって前述の素子保持樹脂１６Ｊが形成される。

なお、第１絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。

（１５）図８（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の第１絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈの一部のビアホール２１Ｈは、導体回路層１２上に配置され、他の一部のビアホール２１ＨはＭＬＣＣ１７上に配置される。

（１６）無電解めっき処理が行われ、第１絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。

（１７）図８（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。

（１８）電解めっき処理が行われ、図８（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、第１絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。

（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図９（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各第１絶縁樹脂層２１上に第１導体層２２が形成される。そして、コア基板１１の表裏の各第１導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続されると共に、各第１導体層２２の他の一部とＭＬＣＣ１７とがビア導体２１Ｄによって接続された状態になる。

（２０）上記した（１２）〜（１９）と同様の処理により、図９（Ｂ）に示すように、コア基板１１の表裏の各第１導体層２２上に第２絶縁樹脂層２３と第２導体層２４とが形成されて、各第２導体層２４の一部と第１導体層２２とがビア導体２３Ｄによって接続された状態になる。

（２１）図９（Ｃ）に示すように、コア基板１１の表裏の各第２導体層２４上にソルダーレジスト層２５，２５が積層される。

（２２）図１０に示すように、コア基板１１の表裏のソルダーレジスト層２５，２５の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各第２導体層２４のうちパッド用孔から露出した部分がパッド２６になる。

（２３）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図１に示した金属膜４１が形成される。以上で電子部品内蔵配線板１０が完成する。

本実施形態の電子部品内蔵配線板１０の構造及び製造方法に関する説明は以上である。次に電子部品内蔵配線板１０の作用効果を、電子部品内蔵配線板１０の使用例と共に説明する。本実施形態の電子部品内蔵配線板１０は、例えば、以下のようにして使用される。即ち、図１１に示すように、電子部品内蔵配線板１０の有する前述の大、中、小のパッド２６Ａ，２６Ｂ，２６Ｃ上に、それら各パッドの大きさに合った大、中、小の半田バンプ２７Ａ，２７Ｂ，２７Ｃが形成される。そして、例えば、電子部品内蔵配線板１０のＦ面１０Ｆの小パッド群と同様に配置されたパッド群を下面に有するＣＰＵ８０が、各製品領域Ｒ２の小半田バンプ２７Ｃ群上に搭載されて半田付けされて、第１パッケージ基板１０Ｐが形成される。ここで、ＣＰＵ８０のパッドが、ビア導体２１Ｄ，２３Ｄを介してＭＬＣＣ１７に接続される。

次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＳ面８２Ｓに備えるパッドに第１パッケージ基板１０Ｐにおける電子部品内蔵配線板１０の大半田バンプ２７Ａが半田付けされてＰｏＰ８３（ＰａｃｋａｇｅｏｎＰａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における電子部品内蔵配線板１０と回路基板８２の間には図示しない樹脂が充填される。

次いで、ＰｏＰ８３がマザーボード８４上に配されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における電子部品内蔵配線板１０の中半田バンプ２７Ｂが半田付けされる。このとき、マザーボード８４が有する例えばグランド用のパッドがビア導体２１Ｄ，２３Ｄを介してＭＬＣＣ１７の負端子電極４２Ａ，４２Ｃに接続される。そして、ＭＬＣＣ１７が、例えば、高周波ノイズを除去するためのバイパスコンデンサとして使用されることが考えられる。

具体的には、図１２（Ａ）に示すように、３つの端子電極４２のうち同じ極性の２つの端子電極４２（本実施形態では、負端子電極４２Ａ，４２Ｃ）がグランドに接続され、残りの他方の極性の１つの端子電極４２（本実施形態では、正端子電極４２Ｂ）が電源ライン又は信号ライン（以下、これらを総称して「通電ライン」という）に接続されている。これにより、図１２（Ｂ）に示すように、従来の２極型のＭＬＣＣ１７をグランドと通電ラインとの間に接続した場合に比べてＥＳＲを減らすことができ、ＥＳＲの影響が大きい回路において電力ロスを抑えることができると考えられる。

なお、本実施形態では、負極の端子電極４２（負端子電極４２Ａ，４２Ｃ）がグランドに接続されているが、ＭＬＣＣが有する正負の端子電極のうち何れの極性の端子電極がグランドに接続されていてもよく、また、３極のうち中央の端子電極が正負の何れであってもよく、両端の端子電極が正負の何れであってもよい。

また、ＥＳＲよりＥＳＬが問題になる場合には、図１２（Ｃ）に示すように、３つの端子電極４２のうち同じ極性の２つの端子電極４２を通電ラインの途中に直列接続し、残りの他方の極性の１つの端子電極４２をグランドに接続すればよいと考えられる。そうすれば、図１２（Ｄ）に示すように、従来の２極型のＭＬＣＣ１７をグランドと通電ラインとの間にＭＬＣＣ１７を接続した場合に比べて、グランドと通電ラインとの間のＥＳＬを減らすことができ、ＥＳＬの影響が大きい回路において電力ロスを抑えることができると考えられる。

このように本実施形態の電子部品内蔵配線板１０に内蔵されているＭＬＣＣ１７は、正負の２極の端子電極しか有しない従来のＭＬＣＣに、さらにもう１つ端子電極４２を加えた３極構造になっているので、電子部品内蔵配線板１０の回路上において、ＭＬＣＣ１７が有するＥＳＬ及びＥＳＲの配置の自由度が高くなると考えられる。これにより、回路に通電される電力又は信号の周波数に応じて電力ロスが低くなるようにＭＬＣＣ１７を接続することができると考えられる。また、本実施形態のＭＬＣＣ１７では、一般にグランドに接続される場合が多い負端子電極４２Ａ，４２Ｃを両端に備えているので、２つの負極をグランドに接続する回路構成を容易に実現することができると考えられる。

さらには、キャビティ１６がコア基板１１を貫通していて、そのキャビティ１６内に収容されているＭＬＣＣ１７は表裏の両面に端子電極４２を備えているので、ＭＬＣＣ１７をコア基板１１の表裏の回路に短い距離で接続することができ、ＭＬＣＣ１７を含む電子部品内蔵配線板１０の回路全体のＥＳＬ及びＥＳＲを抑えることができ、電力ロスを低くすることができると考えられる。

各端子電極４２に複数ずつのビア導体２１Ｄが接続されているので、それら共通の端子電極に接続されているビア導体２１Ｄ同士の間で、図１３に示すように、隣り合った一方のビア導体２１Ｄの回りの磁界Ｅ１と、他方のビア導体２１Ｄの回りの磁界Ｅ２とが逆向きになって磁気ノイズの発生を抑えることができると考えられる。

さらに、本実施形態のＭＬＣＣ１７では、中央の正端子電極４２Ｂにおいてビア導体２１Ｄが千鳥配置になっているので、マトリクス状に配置されるものと比べて、端子電極４２に配置可能なビア導体２１Ｄの数を多くすることができ、上記効果をより享受することができると考えられる。

［第２実施形態］
図１４及び図１５には、第２実施形態に係る電子部品内蔵配線板１０Ｖが示されている。図１４に示すように、本実施形態の電子部品内蔵配線板１０Ｖでは、コア基板１１のＦ面１１Ｆ上及びＳ面１１Ｓ上に、キャビティ１６を囲むように枠状パターン６０が形成されている。そして、ＭＬＣＣ１７の負端子電極４２Ａ，４２Ｃに接続されているビア導体２１Ｄと、枠状パターン６０に接続されているビア導体２１Ｄとが第１導体層２２によって接続され、枠状パターン６０がグランドして使用されている。

また、コア基板１１のＦ面１１Ｆ及びＳ面１１Ｓ上では、図１５に示すように、負端子電極４２Ａ，４２Ｃと枠状パターン６０の内縁部との間の最短距離Ｌ１より、正端子電極４２Ｂと枠状パターン６０の内縁部との間の最短距離Ｌ２が大きくなっている。これにより、製造状のばらつきで、正端子電極４２Ｂが枠状パターン６０に導通することが防がれると考えられる。また、製造状のばらつきで負端子電極４２Ａ，４２Ｃが枠状パターン６０に導通することがあっても、そもそも負端子電極４２Ａ，４２Ｃは第１導体層２２等を介して枠状パターン６０に接続されて同電位になっているので問題にはならない。

［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。

（１）前記第１及び第２実施形態の電子部品内蔵配線板１０，１０Ｖでは、コア基板１１の表裏にビルドアップ層２０，２０が積層されていたが、基板の表裏の一方の面のみにビルドアップ層を積層した構成にしてもよい。

（２）前記第２実施形態の電子部品内蔵配線板１０Ｖでは、コア基板１１のＦ面１１Ｆ上及びＳ面１１Ｓ上において枠状パターン６０とＭＬＣＣ１７とは接続されていなかったが、図１６（Ａ）及び図１６（Ｂ）に示すように、ＭＬＣＣ１７の両端の端子電極４２を枠状パターン６０に接続した構成や、ＭＬＣＣ１７の中央の端子電極４２を枠状パターン６０に接続した構成としてもよい。また、３極のうち中央の端子電極が正負の何れであってもよく、両端の端子電極が正負の何れであってもよい。

（３）前記第１及び第２実施形態のＭＬＣＣ１７は、平行に並んだ端子電極４２の数が３つであったが、図１７に示すように負端子電極４２Ａ，４２Ｃと、正端子電極４２Ｂ，４２Ｄとの４つの端子電極４２を正負が交互に配置されるように平行に並べた構成にしてもよい。また、平行に並んだ端子電極４２の数は５つ以上であってもよい。そして、図１７に示すように、ＭＬＣＣ１７のうち同じ外面上で平行に並んだ３つ以上の端子電極のうち中間に位置する全ての端子電極４２（正端子電極４２Ｂ及び負端子電極４２Ｃ）においては、共通の端子電極４２上に２列のビア導体列２１Ｒが配置される一方、両端に位置する２つの端子電極４２においては、共通の端子電極４２上に１列のビア導体列２１Ｒが配置されていることが、磁気ノイズを低減させる上で好ましい。

（４）また、図１８に示すように、ＭＬＣＣ１７の一端の負端子電極４２Ａの隣に別のＭＬＣＣ１７Ｖの正端子電極４２Ｅが配置される場合に、隣のＭＬＣＣ１７Ｖの正端子電極４２Ｅにおけるビア導体列２１Ｒに対応させるために、ＭＬＣＣ１７の一端の負端子電極４２Ａに２列のビア導体列２１Ｒを設けてもよい。

（５）前記第１及び第２実施形態の電子部品内蔵配線板１０，１０Ｖでは、ＭＬＣＣ１７の各４２に接続されている各ビア導体列２１Ｒを構成するビア導体２１Ｄの数が同一であったが、図１９（Ａ）及び図１９（Ｂ）に示すように、各ビア導体列２１Ｒを構成するビア導体２１Ｄの数が異なっていてもよい。この場合、図１９（Ａ）に示すように、隣り合う正負の端子電極４２Ａ，４２Ｂ（４２Ｂ，４２Ｃ）上にそれぞれ配置されて相互に隣り合うビア導体列２１Ｒの全てのペアにおいて、一方のビア導体列２１Ｒを構成するビア導体２１Ｄの数と、他方のビア導体列２１Ｒを構成するビア導体２１Ｄの数とが同じであることが磁気ノイズを低減させる上で好ましいが、図１９（Ｂ）に示すように、それらペアの一方と他方のビア導体列２１Ｒを構成するビア導体２１Ｄの数が異なっていてもよい。

１０，１０Ｖ電子部品内蔵配線板
１１コア基板（基板）
１６キャビティ
１７ＭＬＣＣ（積層セラミックコンデンサ，電子部品）
２１第１絶縁樹脂層（層間絶縁層）
２１Ｄビア導体
２１Ｒビア導体列
２２第１導体層（導体層）
４２端子電極
４２Ａ，４２Ｃ負端子電極
４２Ｂ正端子電極
６０枠状パターン

Claims

キャビティを有する基板と、
直方体状をなしかつ外面に金属膜状の端子電極を有し、前記キャビティに収容される電子部品と、
前記基板と前記電子部品との上に層間絶縁層を介して積層される導体層と、
前記導体層と前記電子部品の前記端子電極との間を接続するビア導体と、を有する電子部品内蔵配線板であって、
前記端子電極は、前記電子部品のうち前記層間絶縁層が積層される外面に３つ以上平行に並べられかつ、隣り合う前記端子電極同士の極性が逆に配置され、
共通の前記端子電極に接続されて直線状に並んだ複数の前記ビア導体からなるビア導体列が、前記端子電極毎に設けられて、前記ビア導体列同士が平行に配置され、
前記平行に並んだ３つ以上の前記端子電極のうち中間に位置する少なくとも一部の前記端子電極では、共通の前記端子電極上に２列の前記ビア導体列が配置されている。
請求項１に記載の電子部品内蔵配線板であって、
前記基板を貫通し、前記電子部品を収容する前記キャビティと、
前記基板の表裏の両面に備えられる前記層間絶縁層、前記導体層及び前記ビア導体とを備え、
前記端子電極は、前記電子部品の表裏の両面に３つ以上平行に並べられかつ、隣り合う前記端子電極同士の極性が逆に配置され、
前記電子部品の表裏の両面で、共通の前記端子電極に接続されて直線状に並んだ複数の前記ビア導体からなるビア導体列が、前記端子電極毎に設けられて、前記ビア導体列同士が平行に配置されている。
請求項１又は２に記載の電子部品内蔵配線板であって、
前記電子部品のうち同じ外面上で前記平行に並んだ３つ以上の前記端子電極のうち中間に位置する全ての前記端子電極においては、共通の前記端子電極上に２列の前記ビア導体列が配置される一方、両端に位置する２つの前記端子電極においては、共通の前記端子電極上に１列の前記ビア導体列が配置されている。
請求項３に記載の電子部品内蔵配線板であって、
隣り合う前記端子電極上にそれぞれ配置されて相互に隣り合う前記ビア導体列の全てのペアにおいて、一方の前記ビア導体列を構成する前記ビア導体の数と、他方の前記ビア導体列を構成する前記ビア導体の数とが同じになっている。
請求項１乃至４の何れか１の請求項に記載の電子部品内蔵配線板であって、
２列の前記ビア導体列を上方に有する前記端子電極の幅が、１列の前記ビア導体列を上方に有する端子電極の幅に対して２倍未満の範囲で大きくなっていると共に、前記２列の前記ビア導体列を構成するビア導体群が千鳥配置になっている。
請求項１乃至７の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記基板のうち前記層間絶縁層が積層される面に形成されて前記キャビティを囲む導電性の枠状パターンを備え、
正極又は負極の一方の前記端子電極と前記枠状パターンの内縁部との間の最短距離より、正極又は負極の他方の前記端子電極と前記枠状パターンの内縁部との間の最短距離が大きくなっている。
請求項１乃至６の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記電子部品は、積層セラミックコンデンサである。
請求項７に記載の電子部品内蔵配線板であって、
前記電子部品のうち同じ外面上で平行に並ぶ前記端子電極の数が３つであり、
前記３つ平行に並ぶ前記端子電極のうち両端の前記端子電極が接続されるグランドを備えている。
請求項７又は８の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記電子部品のうち同じ外面上で平行に並ぶ前記端子電極の数が奇数であると共に、両端の前記端子電極が負極である。
請求項７に記載の電子部品内蔵配線板であって、
前記電子部品のうち同じ外面上で平行に並ぶ前記端子電極の数が３つであり、
前記３つ平行に並ぶ前記端子電極のうち中央の前記端子電極が接続されるグランドを備えている。
請求項１乃至１０の何れか１の請求項に記載の電子部品内蔵配線板であって、
前記電子部品全体で、負極に接続される前記ビア導体の総数が正極に接続される前記ビア導体の総数以上となっている。
基板にキャビティを形成することと、
前記キャビティに電子部品を収容することと、
前記基板及び前記電子部品の上に層間絶縁層を介して導体層を積層することと、
前記導体層と前記電子部品の前記端子電極との間を接続するビア導体を形成することと、を行う電子部品内蔵配線板の製造方法であって、
前記電子部品のうち前記層間絶縁層が積層される外面に前記端子電極を３つ以上平行に並べ、隣り合う前記端子電極同士の極性を逆に配置することと、
共通の前記端子電極に接続されて直線状に並んだ複数の前記ビア導体からなるビア導体列を前記端子電極毎に設けて、前記ビア導体列同士を平行に配置することとを行い、
前記平行に並んだ３つ以上の前記端子電極のうち中間に位置する少なくとも一部の前記端子電極において共通の前記端子電極上に２列の前記ビア導体列を配置する。
請求項１２に記載の電子部品内蔵配線板の製造方法であって、
前記キャビティを前記基板の表裏の両面に開口させると共に、前記基板の表裏の両面に前記層間絶縁層、前記導体層及び前記ビア導体を設けることと、
前記電子部品の表裏の両面に前記端子電極を３つ以上平行に並べかつ、隣り合う前記端子電極同士の極性を逆に配置することと、
前記電子部品の表裏の両面で、共通の前記端子電極に接続されて直線状に並んだ複数の前記ビア導体からなるビア導体列を前記端子電極毎に設けられて、前記ビア導体列同士を平行に配置することとを行う。
請求項１２又は１３に記載の電子部品内蔵配線板の製造方法であって、
前記電子部品のうち同じ外面上で前記平行に並んだ３つ以上の前記端子電極のうち中間に位置する全ての前記端子電極においては、共通の前記端子電極上に２列の前記ビア導体列を配置する一方、両端に位置する２つの前記端子電極においては、共通の前記端子電極上に１列の前記ビア導体列を配置する。
請求項１４に記載の電子部品内蔵配線板の製造方法であって、
隣り合う前記端子電極上にそれぞれ配置されて相互に隣り合う前記ビア導体列の全てのペアにおいて、一方の前記ビア導体列を構成する前記ビア導体の数と、他方の前記ビア導体列を構成する前記ビア導体の数とを同じする。
請求項１２乃至１５の何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
２列の前記ビア導体列を上方に有する前記端子電極の幅を、１列の前記ビア導体列を上方に有する端子電極の幅に対して２倍未満の範囲で大きくすると共に、前記２列の前記ビア導体列を構成するビア導体群を千鳥配置にする。
請求項１２乃至１６の何れか１の請求項に記載の電子部品内蔵配線板の製造方法であって、
前記電子部品は、積層セラミックコンデンサである。
基板に形成されるキャビティに収容されて、前記基板上に層間絶縁層を介して積層される導体層にビア導体にて接続される端子電極を有する電子部品であって、
前記端子電極は、前記電子部品のうち前記層間絶縁層が積層される外面に３つ以上平行に並べられかつ、隣り合う前記端子電極同士の極性が逆に配置され、
それら３つ以上平行に並ぶ前記端子電極のうち両端を除く中間の前記端子電極の幅が、両端の前記端子電極の幅に対して２倍未満の範囲で大きくなっている。
請求項１８に記載の電子部品であって、
前記電子部品のうち同じ外面上で平行に並ぶ前記端子電極の数が奇数であると共に、両端の前記端子電極が負極である。
積層セラミックコンデンサである請求項１８又は１９に記載の電子部品。