JP5456060B2 - キャパシタ内蔵配線基板及び部品内蔵配線基板 - Google Patents

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Description

本発明は、コア材に設けられた収容部にキャパシタを収容したキャパシタ内蔵配線基板に関するものである。
従来から、コア材を中央に配置し、その上面側と下面側に導体層及び絶縁層を交互に積層してビルドアップ層を形成した配線基板が用いられている。このような配線基板に半導体素子を載置してパッケージを構成する場合は、外部基板から半導体素子に供給される電源電圧の安定化とノイズの低減を図るため、パッケージにキャパシタを配置して電源配線に接続することが望ましい。この場合、キャパシタと半導体素子との間の配線距離を短縮するために、キャパシタを内蔵した配線基板が提案されている。このようなキャパシタ内蔵配線基板としては、例えば、配線基板に収容部を設け、アレイ状に配置される複数のビア導体を有するビアアレイ型のキャパシタを収容部に収容する構造が採用される（例えば、特許文献１参照）。
一般に、ビアアレイ型のキャパシタは、正極用の内部電極層に接続されるビア導体と、負極用の内部電極層に接続されるビア導体とが交互に配置されている。よって、キャパシタの表面及び裏面に形成される電極層には、正極及び負極に対応する２種類のビア導体に接続される２種類の電極パターンをそれぞれ形成する必要がある。この種のキャパシタの表面電極層は、例えば図１５に示す平面構造で形成される。図１５においては、負極としてのグランドに接続される複数のビア導体Ｖａと、正極としての電源電圧に接続される複数のビア導体Ｖｂが配置されている。負極用の電極パターンＰａは複数のビア導体Ｖａの上端と一体的に接続されるベタ状のパターン形状を有するのに対し、正極用の電極パターンＰｂは各々のビア導体Ｖｂの上端とその近傍における独立した複数のパターン部分に区分されている。図１５の表面電極層の上部には、配線基板における多層の積層部が設けられ、表面電極層と同様の導体パターンが形成された導体層が積層されている。積層部の上部には例えば半導体チップが載置される。それぞれのビア導体Ｖａ、Ｖｂは、上層の積層部を貫くビア導体群を経由して、半導体チップの各々のパッドと電気的に接続される。
特許文献１：特開２００７−３１８０８９号公報
特許文献２：特開２００９−１４７１７７号公報
上記従来の配線基板においては、電源電圧及びグランド電位は、積層方向に多段に連結されたビア導体を含む経路を介して半導体チップに供給される。しかし、このような構造において、ビア導体のクラックに起因する接続不良を生じる恐れがある。例えば、１個のビア導体Ｖａに接続不良が生じたとしても、ベタ状の電極パターンＰａが形成されているのでグランド電位の供給は妨げられない。これに対し、１個のビア導体Ｖｂに接続不良が生じたときは、その位置の上部のビア導体を経由する電源電圧の供給が妨げられることになり、半導体チップの特定のパッドに電源電圧が供給できなくなる恐れがある。あるいは、他の経路により電源電圧を供給できたとしても、ビア導体Ｖｂの接続不良によるインダクタンスの増加は避けられない。また、この場合、グランド電位のパターン面積を十分大きく確保するためには、電源電圧に接続される電極パターンＰｂを面積の大きなベタ状に形成することは望ましくない。
本発明はこれらの問題を解決するためになされたものであり、キャパシタと積層部の間を積層方向に貫くビア導体群に接続不良が生じても、電位を供給するための経路を確保し得る構造を実現し、インダクタンスの増加を回避しつつ接続信頼性を向上させることができるキャパシタ内蔵配線基板を提供することを目的とする。
上記課題を解決するために、本発明のキャパシタ内蔵配線基板は、凹部又は貫通孔として収容部が設けられたコア材と、誘電体層と電極層とが交互に積層され、前記コア材に収容されるキャパシタと、前記コア材の少なくとも上面側に絶縁層及び導体層を交互に積層形成した積層部とを備えたキャパシタ内蔵配線基板であって、第１の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する第１ビア導体群と、第２の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する第２ビア導体群と、前記キャパシタの表面の表面電極層に形成され、前記第１ビア導体群と電気的に接続される第１電極パターンと、前記表面電極層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２電極パターンと、前記積層部のうち前記キャパシタと近接して対向配置される近接導体層に形成され、前記第１ビア導体群と電気的に接続される第１導体パターンと、前記近接導体層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２導体パターンとを備え、前記第２電極パターンは、第１の方向に並んで配置される所定数のキャパシタ側ビア導体を連結するパターン形状であり、前記第２導体パターンは、前記第１の方向と交差する第２の方向に並んで配置される所定数の積層部側ビア導体を連結するパターン形状であることを特徴としている。
本発明のキャパシタ内蔵配線基板によれば、コア材の収容部に収容されるキャパシタの表面電極層には、第１ビア導体群に接続される第１電極パターンと、第２ビア導体群に接続される複数の第２電極パターンが形成され、コア材の上面側の積層部の近接導体層には、第１ビア導体群に接続される第１導体パターンと、第２ビア導体群に接続される複数の第２導体パターンが形成されるので、第１の電位に対しては第１ビア導体群、第１電極パターン、第１導体パターンを含む経路が構成され、第２の電位に対しては第２ビア導体群、第２電極パターン、第２導体パターンを含む経路が構成される。そして、キャパシタの表面電極層と積層部の近接導体層は、複数の第２電極パターンの各列と複数の第２導体パターンの各列が、互いに直交する方向に並ぶ所定数のビア導体を連結するような網目状の関係で形成される。従って、それぞれの第２電極パターン及び第２導体パターンを自在に経由して第２の電位を供給するための多様な経路が存在することになるので、第２ビア導体群においてクラックに起因する接続不良が生じたとしても、第２の電位を供給する経路を確実に確保し、インダクタンスの増加を招くことなく接続信頼性の向上を実現することができる。
本発明において、前記第１ビア導体群及び前記第２ビア導体群を含む複数のビア導体の配置は特に制約されないが、例えば、面方向において格子状又は千鳥状に配置することができる。また、前記第２導体パターンは、例えば、前記第１の方向と直交する第２の方向に並んで配置される所定数の積層部側ビア導体を連結するパターン形状とすることができる。
本発明において、前記第１の電位はグランド電位とし、前記第２の電位は電源電圧とすることができる。また、前記積層部のうち前記近接導体層の上層には、前記表面電極層と同一パターンに形成される導体層と、前記近接導体層と同一パターンに形成される導体層とを交互に積層してもよい。また、前記複数の第２電極パターン及び前記複数の第２導体パターンは、同一の間隔で平行配置される同一の長尺矩形状のパターンとしてもよい。また、前記表面電極層には、前記複数の第２電極パターンと所定のクリアランスを介して前記第１電極パターンをベタ状に形成し、前記近接導体層には、前記複数の第２導体パターンと所定のクリアランスを介して前記第１導体パターンをベタ状に形成してもよい。また、前記積層部の上部に、前記キャパシタより平面方向のサイズが大きい半導体素子を載置してもよい。この場合、当該半導体素子の裏面に、積層方向で前記キャパシタと重なる領域内に、前記第１の電位に接続される端子群と前記第２の電位に接続される端子群とを形成することが望ましい。
また、上記課題を解決するために、本発明のキャパシタ内蔵配線基板の他の態様は、前記コア材と前記積層部とを備えたキャパシタ内蔵配線基板であって、前記第１ビア導体群及び前記第２ビア導体群と、前記第１電極パターンと、前記表面電極層に形成され前記第２ビア導体群を少なくとも２つ以上のビア導体からなる複数のグループに区分したときに各グループそれぞれに接続される複数の第２電極パターンと、前記積層部のうちの前記キャパシタと近接して対向配置される第１導体層に形成され前記第１ビア導体群をなす複数のビア導体それぞれと電気的に接続される複数の第１導体パターンと、前記第１導体層に形成され前記第２ビア導体群と電気的に接続される第２導体パターンと、前記第１導体層の上層側に隣接する第２導体層に形成され前記第１ビア導体群と電気的に接続される第３導体パターンと、前記第２導体層に形成され前記第２ビア導体群をなす複数のビア導体それぞれと電気的に接続される複数の第４導体パターンとを備え、前記第２電極パターンは、所定数のキャパシタ側ビア導体を連結するパターン形状であることを特徴としている。
本発明のキャパシタ内蔵配線基板の上記態様によれば、キャパシタの表面電極の第１電極パターン及び第２電極パターンは上述のように形成され、近接導体層としての第１の導体層には複数の第１導体パターンと第２導体パターンが形成され、その上層の第２導体層には第３導体パターンと複数の第４導体パターンが形成される。そして、第１の電位に対しては、第１ビア導体群、第１電極パターン、複数の第１導体パターン、第３導体パターンを含む経路が構成され、第２の電位に対しては、第２ビア導体群、第２電極パターン、第２導体パターン、複数の第４導体パターンを含む経路が構成される。従って、キャパシタの任意のビア導体に着目したとき、配線積層部を貫くビアに接続不良が生じたとしても、電位を供給する際の経路を確実に確保できるため、接続信頼性の向上を実現することができる。
上記態様においては、前記第２導体パターンと前記第３導体パターンの構造は制約されないが、例えば、前記第２導体パターンを、前記複数の第１導体パターンと所定のクリアランスを介してベタ状に形成し、前記第３導体パターンを、前記複数の第４導体パターンと所定のクリアランスを介してベタ状に形成してもよい。これにより、第１の電位と第２の電位の両方に対してのシールド効果を確保することができる。
さらに本発明は、キャパシタ内蔵基板に加えて、部品をコア材に収容した部品内蔵配線基板に対しても広く適用することができる。本発明の部品内蔵配線基板においても、上述のキャパシタ内蔵基板と同様の作用、効果を実現することができる。
本発明によれば、キャパシタ内蔵配線基板において、キャパシタの表面電極層の複数の第２電極パターンの各々と、積層部の近接導体層の複数の第２導体パターンの各々のパターン形状は、互いに直交する方向に並んで配置される所定数のビア導体を連結する網目状に形成され、両パターンに接続される第２ビア導体群を介して第２の電位を供給することができる。よって、第２の電位を供給する際に、第２電極パターンと第２導体パターンの配置に基づく多様な経路が存在するので、特定のビア導体のクラック等に起因する接続不良が生じたとしても、第２の電位の供給を妨げることなく接続信頼性の向上を図ることができる。また、ビア導体のクラック等に起因する接続不良に伴うインダクタンスの増加を有効に防止することができる。
第１実施形態の配線基板の概略の断面構造を示す図である。 キャパシタ５０の断面構造図である。 キャパシタ５０の表面電極層５１の平面構造の一例を示す図である。 第１ビルドアップ層１２の導体層３１のうち、キャパシタ５０の表面電極層５１と積層方向で対向する領域Ｒａの平面構造の一例を示す図である。 第１実施形態の具体的な効果について説明する図である。 第１実施形態の配線基板の製造方法を説明する第１の断面構造図である。 第１実施形態の配線基板の製造方法を説明する第２の断面構造図である。 第１実施形態の配線基板の製造方法を説明する第３の断面構造図である。 第１実施形態の配線基板の製造方法を説明する第４の断面構造図である。 第１実施形態の配線基板の製造方法を説明する第５の断面構造図である。 第１実施形態の配線基板の製造方法を説明する第６の断面構造図である。 第２実施形態において、第１ビルドアップ層１２の導体層３１のうち、キャパシタ５０の表面電極層５１と積層方向で対向する領域Ｒａの平面構造の一例を示す図である。 第２実施形態において、第１ビルドアップ層１２の導体層３１ａのうち、導体層３１と同様の領域Ｒａの平面構造の一例を示す図である。 第２実施形態の具体的な効果について説明する図である。 従来のキャパシタ内蔵配線基板における表面電極層の平面構造を示す図である。
以下、本発明の好適な実施形態として、本発明を適用した配線基板の２つの実施形態について順次説明する。ただし、以下に述べる各実施形態は本発明の技術思想を適用した形態の例であって、本発明が本実施形態の内容により限定されることはない。
（第１実施形態）
図１は、第１実施形態の配線基板の概略の断面構造を示す図である。図１に示すキャパシタ内蔵配線基板１０（以下、単に配線基板１０と呼ぶ）は、コア材１１と、コア材１１の上面側の第１ビルドアップ層１２（積層部）と、コア材１１の下面側の第２ビルドアップ層１３（積層部）とを含む構造を有している。第１実施形態の配線基板１０は、その内部にチップ部品であるキャパシタ５０が内蔵されているとともに、上部に半導体素子である半導体チップ１００が載置されている。
コア材１１は、例えば、ガラス繊維を含んだエポキシ樹脂からなる。コア材１１には、中央領域を矩形状に貫通する収容穴部１１ａが形成され、この収容穴部１１ａにキャパシタ５０が埋め込まれた状態で収容されている。収容穴部１１ａとキャパシタ５０の側面との間隙部には樹脂充填材２０が充填されている。第１実施形態においてキャパシタ５０は、正極と負極の間に所定の容量を形成するビアアレイ型のキャパシタであり、表面に形成された表面電極層５１を介して第１ビルドアップ層１２と電気的に接続されるとともに、裏面に形成された裏面電極層５２を介して第２ビルドアップ層１３と電気的に接続される。なお、キャパシタ５０の具体的な構造については後述する。樹脂充填材２０は、例えば熱硬化性樹脂からなり、コア材１１に対するキャパシタ５０の変形を吸収するように作用する。
第１ビルドアップ層１２は、コア材１１の上部の樹脂絶縁層１４と、樹脂絶縁層１４の上部の樹脂絶縁層１５と、樹脂絶縁層１５の上部のソルダーレジスト層１６とが積層形成された構造を有する。樹脂絶縁層１４の上面には導体層３１が形成され、樹脂絶縁層１５の上面には複数の端子パッド３３が形成されている。樹脂絶縁層１４の所定箇所には、キャパシタ５０の表面電極層５１と導体層３１を積層方向に接続導通する複数のビア導体３０が設けられている。また、樹脂絶縁層１５の所定箇所には、導体層３１と複数の端子パッド３３を積層方向に接続導通する複数のビア導体３２が設けられている。ソルダーレジスト層１６は、複数箇所が開口されて複数の端子パッド３３が露出し、そこに複数の半田バンプ３４が形成されている。各々の半田バンプ３４は、配線基板１０に載置される半導体チップ１００の各パッド１０１に接続される。
第２ビルドアップ層１３は、コア材１１の下部の樹脂絶縁層１７と、樹脂絶縁層１７の下部の樹脂絶縁層１８と、樹脂絶縁層１８の下部のソルダーレジスト層１９とが積層形成された構造を有する。樹脂絶縁層１７の下面には導体層４１が形成され、樹脂絶縁層１８の下面には複数のＢＧＡ用パッド４３が形成されている。樹脂絶縁層１７の所定箇所には、キャパシタ５０の裏面電極層５２と導体層４１を積層方向に接続導通する複数のビア導体４０が設けられている。また、樹脂絶縁層１８の所定箇所には、導体層４１と複数のＢＧＡ用パッド４３を積層方向に接続導通する複数のビア導体４２が設けられている。ソルダーレジスト層１９は、複数箇所が開口されて複数のＢＧＡ用パッド４３が露出し、そこに複数の半田ボール４４が接続される。配線基板１０をＢＧＡパッケージとして用いる場合、複数の半田ボール４４を介して、図示されない外部基材と配線基板１０の各部との間の電気的接続が可能となる。
また、コア材１１には、外周領域を積層方向に貫通する複数のスルーホール導体２１が形成されている。スルーホール導体２１の内部は、例えばガラスエポキシ等からなる閉塞体２２で埋められている。スルーホール導体２１及び閉塞体２２は、第１ビルドアップ層１２の樹脂絶縁層１４を貫いて導体層３１まで延伸形成されるとともに、第２ビルドアップ層１３の樹脂絶縁層１７を貫いて導体層４１まで延伸形成される。これにより、上側の導体層３１と下側の導体層４１の所定箇所がスルーホール導体２１により積層方向に接続導通される。
次に、図１のキャパシタ５０の構造について、図２及び図３を参照して説明する。図２は、キャパシタ５０の断面構造図を示している。第１実施形態のキャパシタ５０は、例えばチタン酸バリウム等の高誘電率セラミックからなるセラミック焼結体からなり、複数のセラミック誘電体層５３を積層形成した構造を有する。図２に示すように、各々のセラミック誘電体層５３の間には、内部電極層６０と内部電極層６１が交互に形成されている。一方の内部電極層６０は負極用の電極として機能し、他方の内部電極層６１は正極用の電極として機能し、両電極が各セラミック誘電体層５３を挟んで対向することで所定の容量が形成される。
キャパシタ５０には、全てのセラミック誘電体層５３を積層方向に貫通する多数のビアホールにニッケル等を埋め込んだ複数のビア導体７０、７１が形成されている。ビア導体７０は負極用の第１ビア導体群として機能し、ビア導体７１は正極用の第２ビア導体群として機能し、これら２種類のビア導体７０、７１が交互に配置されている。そして、負極用のビア導体７０は内部電極層６０に接続され、正極用のビア導体７１は内部電極層６１に接続される。
キャパシタ５０の表面の表面電極層５１には、第１電極パターン８０と第２電極パターン８１がそれぞれ形成されている。負極用の第１電極パターン８０は複数のビア導体７０の上端と電気的に接続され、正極用の第２電極パターン８１は複数のビア導体７１の上端と電気的に接続されている。一方、キャパシタ５０の裏面の裏面電極層５２には、第１電極パターン８２と第２電極パターン８３がそれぞれ形成されている。負極用の第１電極パターン８２は複数のビア導体７０の下端と電気的に接続され、正極用の第２電極パターン８３は複数のビア導体７１の下端と電気的に接続されている。
第１実施形態においては、半導体チップ１００に供給される電源電圧とグランド電位のうち、電源電圧（第２の電位）をキャパシタ５０の正極に接続し、グランド電位（第１の電位）をキャパシタ５０の負極に接続することを想定する。従って、キャパシタ５０の上側では、図１の半田バンプ３４、端子パッド３３、ビア導体３２、導体層３１、ビア導体３０を経由して、半導体チップ１００のグランド電位用のパッド１０１と第１電極パターン８０の間が電気的に接続されるとともに、半導体チップ１００の電源電圧用のパッド１０１と第２電極パターン８１の間が電気的に接続される。同様に、キャパシタ５０の下側では、図１のビア導体４０、導体層４１、ビア導体４２、ＢＧＡ用パッド４３、半田ボール４４を経由して、第１電極パターン８２と外部基材のグランド電位用の端子の間が電気的に接続されるとともに、第２電極パターン８３と外部基材の電源電圧用の端子の間が電気的に接続される。
次に図３は、キャパシタ５０の表面電極層５１の平面構造の一例を示している。上述したように、表面電極層５１には、グランド電位に接続される第１電極パターン８０と、電源電圧に接続される第２電極パターン８１が形成されている。図３の下部には、便宜上、Ｘ方向及びＹ方向を表示している。表面電極層５１は、Ｘ方向及びＹ方向にそれぞれ平行な各辺に囲まれた略正方形の領域であるとする。第１電極パターン８０は表面電極層５１の全体に形成されたベタ状のパターン形状を有し、第２電極パターン８１を取り囲むように配置されている。また、第２電極パターン８１は、Ｙ方向に細長い２つの列に区分されたパターン形状を有する。
図３に示すように、表面電極層５１の直下で千鳥状に配置される１３個のビア導体７０、７１に対応して、第１電極パターン８０が９個のビア導体７０の上端７０ａと接続され、第２電極パターン８１が４個のビア導体７１の上端７１ａと接続されている。第２電極パターン８１の各列は、Ｙ方向に並んで配置される２個のビア導体７１の上端７１ａを連結している。第２電極パターン８１を構成する２つの列はいずれも同一の長尺矩形状のパターン形状を有し、同一の間隔で平行に配置されている。表面電極層５１において、第１電極パターン８０と第２電極パターン８１の間は所定のクリアランスＣａを介して互いに絶縁されている。
なお、図３においては、９個（３×３）のビア導体７０と、４個（２×２）のビア導体７１が配置されているが、これは一例であって、より多数のビア導体７０、７１を配置する場合も上記と同様の構造を実現できる。例えば、１６個（４×４）のビア導体７０と、９個（３×３）のビア導体７１を配置してもよい。この場合の第２電極パターン８１は、Ｙ方向に並んで配置される３個のビア導体７１の上端７１ａをそれぞれ連結する３つの列に区分される。より一般化すると、Ｘ方向にＭ個、Ｙ方向にＮ個のビア導体７１が配置される場合であっても、例えば、Ｎ個のビア導体７１の上端７１ａをそれぞれ連結するＭ個の列に区分することができる。
次に、図１の第１ビルドアップ層１２のうち、キャパシタ５０に近接する導体層３１（近接導体層）の平面構造について説明する。図４は、導体層３１のうち、キャパシタ５０の表面電極層５１と積層方向で近接して対向する領域Ｒａの平面構造の一例を示している。導体層３１の領域Ｒａには、グランド電位に接続される第１導体パターン９０と、電源電圧に接続される第２導体パターン９１が形成されている。領域Ｒａは、図３の場合と同様、図４の下部に表示されるＸ方向／Ｙ方向にそれぞれ平行な各辺に囲まれた略正方形の領域である。第１導体パターン９０は導体層３１の全体に形成されたベタ状のパターン形状を有し、第２導体パターン９１を取り囲むように配置されている。また、第２導体パターン９１は、Ｘ方向に細長い２つの列に区分されたパターン形状を有する。
図４に示すように、導体層３１の直下の１３個のビア導体３０は、キャパシタ５０の１３個のビア導体７０、７１とＸＹ平面内で同じ位置に千鳥状に配置される。第１導体パターン９０は、グランド電位に接続されるビア導体７０の上方に延伸される９個のビア導体３０の上端３０ａと接続され、第２導体パターン９１は、電源電圧に接続される４個のビア導体７１の上方に延伸される４個のビア導体３０の上端３０ｂと接続されている。第２導体パターン９１の各列は、Ｘ方向に並んで配置される２個のビア導体３０の上端３０ｂを連結している。第２導体パターン９１を構成する２つの列はいずれも同一の長尺矩形状のパターン形状を有し、同一の間隔で平行に配置されている。導体層３１の領域Ｒａにおいて、第１導体パターン９０と第２導体パターン９１の間は所定のクリアランスＣｂを介して互いに絶縁されている。
ここで、図３の第２電極パターン８１の配置と図４の第２導体パターン９１の配置の違いを説明する。図３に示すキャパシタ５０の側では、第２電極パターン８１の各列のビア導体７１がＹ方向に並んで配置されるのに対し、図４に示す導体層３１の側では、第２導体パターン９１の各列のビア導体３０がＸ方向に並んで配置される。換言すれば、キャパシタ５０の第２電極パターン８１と、第１ビルドアップ層１２の導体層３１の第２導体パターン９１とは、それぞれを構成する各列が上下に対向しつつ、それぞれのパターン形状の延伸方向が互いに直交する関係にある。第１実施形態は、図３及び図４に示すパターン配置を採用することにより、キャパシタ５０と半導体チップ１００の間の電位の供給経路における接続信頼性を向上させる効果を得ることができる。
以下、図５を参照して、第１実施形態の具体的な効果について説明する。図５は、図３の第２電極パターン８１と図４の第２導体パターン９１の関係を模式的に表した斜視図である。図５においては、下側のキャパシタ５０の表面電極層５１と上側の導体層３１の領域Ｒａが対向する状態で、第２電極パターン８１の各列に対応する電極パターンＰ１０、Ｐ１１と、第２導体パターン９１の各列に対応する導体パターンＰ２０、Ｐ２１と、電極パターンＰ１０、Ｐ１１の下方のビア導体７１に対応するビア導体Ｖ１０、Ｖ１１、Ｖ１２、Ｖ１３と、電極パターンＰ１０、Ｐ１１と導体パターンＰ２０、Ｐ２１の間のビア導体３０に対応するビア導体Ｖ２０、Ｖ２１、Ｖ２２、Ｖ２３と、導体パターンＰ２０、Ｐ２１の上方のビア導体３２に対応するビア導体Ｖ３０、Ｖ３１、Ｖ３２、Ｖ３３のそれぞれの配置を模式的に示している。なお、グランドに接続される第１電極パターン８０、第１導体パターン９０やクリアランスＣａ、Ｃｂについては、図５では省略している。
図５において、例えば、上部のビア導体Ｖ３０に着目すると、ビア導体Ｖ２０を経由してビア導体Ｖ１０に達する経路と、導体パターンＰ２０及びビア導体Ｖ２１を経由してビア導体Ｖ１１に達する経路と、ビア導体Ｖ２０及び電極パターンＰ１０を経由してビア導体Ｖ１２に達する経路と、導体パターンＰ２０、ビア導体Ｖ２１、電極パターンＰ１１を経由してビア導体Ｖ１３に達する経路が存在する。つまり、ビア導体Ｖ３０は、多様な経路でキャパシタ５０側の４つのビア導体Ｖ１０〜Ｖ１３と電気的に接続されている。上部のビア導体Ｖ３１、Ｖ３２、Ｖ３３についても、ビア導体Ｖ３０の場合と同様、キャパシタ５０側の４つのビア導体Ｖ１０〜Ｖ１３のそれぞれと電気的に接続されている。よって、例えば、中間のビア導体Ｖ２０〜Ｖ２３のいずれかに接続不良が生じたとしても、上部のビア導体Ｖ３０〜Ｖ３３と下部のビア導体Ｖ１０〜Ｖ１３の間の電気的接続を保つことができる。
これに対し、２個のビア導体を連結する電極パターンＰ１０、Ｐ１１及び導体パターンＰ２０、Ｐ２１が形成されない場合を考える。例えば、図５のビア導体Ｖ１０、Ｖ２０、Ｖ３０が積層方向にのみ連結され、他のビア導体群とは電気的に接続されない構造を想定する（例えば、図１５参照）。この場合、図５のような多様な経路は存在しないので、例えばビア導体Ｖ２０に接続不良が生じたとすると、上部のビア導体Ｖ３０と下部のビア導体Ｖ１０の間の電気的接続が保たれなくなる。あるいは、電極パターンＰ１０、Ｐ１１及び導体パターンＰ２０、Ｐ２１が同一のパターン形状（例えば、ともにＹ方向に延伸形成されるパターン）を有する場合を考えると、この場合も図５のような多様な経路は存在しない。すなわち、例えば共通の電極パターン及び導体パターンに含まれる２系統のビア導体群は相互に接続されるが、他の２系統のビア導体群とは電気的に接続されない構造となる。よって、図５の構造に比べると、接続信頼性は低くなる。さらに、多様な経路が存在する図５の構造を採用することは、その分だけインダクタンスの低下を可能にするという効果もある。
なお、図３〜図５では、キャパシタ５０の表面電極層５１の平面構造と、第１ビルドアップ層１２の近接導体層である導体層３１の平面構造との関係のみを説明したが、多層の第１ビルドアップ層１２を構成する場合は、下層側から交互に図３と同一の平面構造と図４と同一の平面構造を持たせて各々の導体層を構成することが望ましい。具体的には、Ｎ層の導体層を含む第１ビルドアップ層１２に対し、最下層が図４の平面構造を有する近接導体層であるとし、それより上層については、下層側から偶数番目の導体層は図３と同じ平面構造とし、下層側から奇数番目の導体層は図４と同じ平面構造とすればよい。なお、各導体層において図３又は図４と同一の平面構造とする領域は、表面電極層５１と積層方向で対向する領域である。このような構造にすることで、配線基板１０においてキャパシタ５０から半導体チップ１００に至るまでの接続信頼性を一層向上させることができる。また、キャパシタ５０の裏面電極層５２と第２ビルドアップ層１３については、半導体チップ１００と直接対向しないので重要性は高くないが、上述の表面電極層５１及び第１ビルドアップ層１２と共通の平面構造を持たせてもよい。
次に、第１実施形態の配線基板１０の製造方法について、図６〜図１１を参照して説明する。まず、図６に示すように、収容穴部１１ａを有するコア材１１を作製して準備する。コア材１１は、例えば、一辺が４００ｍｍの正方形の平面形状と厚さ０．８０ｍｍを有する基材を用いる。このコア材１１の所定位置にルータを用いた穴あけ加工を施すことにより、収容穴部１１ａとなる貫通孔を予め形成しておく。なお、コア材１１としては、必要に応じて両面に銅箔が貼付された銅張積層板を用いてもよい。また、図６に示すコア材１１は、収容穴部１１ａがコア材１１を貫く貫通孔になっているが、コア材１１の上部に形成した凹部からなる収容部を形成してもよい。
一方、図２の構造を有するキャパシタ５０を作製して準備する。キャパシタ５０の作製に際しては、セラミック誘電体層５３となるセラミックグリーンシートにニッケルペーストをスクリーン印刷して乾燥させ、内部電極層６０、６１を形成する。そして、内部電極層６０が形成されたセラミックグリーンシートと内部電極層６１が形成されたセラミックグリーンシートとを交互に積層し、積層方向に押圧力を付与して各グリーンシートを一体化し、積層体を形成する。続いて、レーザー加工機を用いて積層体に複数のビアホールを貫通形成し、ニッケルペーストを各ビアホールに充填してビア導体７０、７１を形成する。そして、積層体の上面にペーストを印刷し、表面電極層５１の第１電極パターン８０及び第２電極パターン８１となるメタライズ層を形成する。また、積層体の下面にペーストを印刷し、裏面電極層５２の第１電極パターン８２及び第２電極パターン８３となるメタライズ層を形成する。次いで、積層体を乾燥させた後に脱脂し、積層体を所定温度で所定時間焼成する。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、セラミック焼結体が得られる。このセラミック焼結体の上下に形成された表面電極層５１と裏面電極層５２に対し、例えば、厚さ１０μｍ程度の電解銅めっきを施して銅めっき層を形成し、キャパシタ５０が完成する。
次に図７に示すように、収容穴部１１ａの底部に、剥離可能な粘着テープ２００を密着配置する。この粘着テープ２００は支持台２０１により支持される。そして、マウント装置を用いて、収容穴部１１ａ内にキャパシタ５０を収容し、粘着テープ２００でキャパシタ５０を貼り付けて仮固定する。次いで、図８に示すように、収容穴部１１ａとキャパシタ５０の側面との間隙に、ディスペンサ装置を用いて熱硬化性樹脂からなる樹脂充填材２０を充填する。加熱処理により樹脂充填材２０を硬化させることで、収容穴部１１ａの内部でキャパシタ５０が固定される。
次に図９に示すように、キャパシタ５０の固定後に、粘着テープ２００を剥離する。その後、コア材１１の下面とキャパシタ５０の裏面電極層５２に残存する粘着材は溶剤洗浄を施して研磨することにより除去する。また、キャパシタの表面電極層５１の銅めっき層の表面を粗化しておく。次いで、コア材１１及びキャパシタ５０の上下の各面に、それぞれエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料を積層する。そして、真空下にて加圧加熱することにより絶縁樹脂材料を硬化させ、上面側の樹脂絶縁層１４と下面側の樹脂絶縁層１７とを形成する。
次に図１０に示すように、ドリル機を用いた孔あけ加工により、コア材１１のスルーホール導体２１の形成位置に貫通孔を形成した後、この貫通孔に対して無電解銅めっき及び電解銅めっきを施すことによりスルーホール導体２１を形成する。また、スルーホール導体２１の空洞部にエポキシ樹脂を主成分とするペーストを印刷した後、硬化することにより閉塞体２２を形成する。一方、コア材１１の上下の樹脂絶縁層１４、１７の所定位置にレーザー加工を施して複数のビアホールを形成し、その中のスミアを除去するデスミア処理を施した後、各ビアホール内にビア導体３０、４０を形成する。
次に図１１に示すように、樹脂絶縁層１４、１７の表面にパターニングを施し、導体層３１、４１をそれぞれ形成する。次いで、樹脂絶縁層１４の上面と樹脂絶縁層１７の下面に、それぞれ上述のフィルム状絶縁樹脂材料を積層し、真空下にて加圧加熱することにより絶縁樹脂材料を硬化させ、樹脂絶縁層１５、１８を形成する。そして、樹脂絶縁層１５、１８に、上述のビア導体３０、４０と同様の手法で、複数のビア導体３２、４２を形成する。
次に図１に戻って、樹脂絶縁層１５の上部に複数の端子パッド３３を形成し、樹脂絶縁層１８の下部に複数のＢＧＡ用パッド４３を形成する。次いで、樹脂絶縁層１５の上面と樹脂絶縁層１８の下面に、それぞれ感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト層１６、１９を形成する。その後、ソルダーレジスト層１６に開口部をパターニングし、複数の端子パッド３３に接続される複数の半田バンプ３４を形成する。また、ソルダーレジスト層１９に開口部をパターニングし、複数のＢＧＡ用パッド４３に接続される複数の半田ボール４４を形成する。以上の手順により第１実施形態の配線基板１０が完成する。
なお、配線基板１０を製造する際、既に説明したように、キャパシタ５０の表面電極層５１の平面構造と第１ビルドアップ層１２の導体層３１の平面構造は図３及び図４に示す関係を持たせるとともに、第１ビルドアップ層１２をより多層化する場合は、図３及び図４の平面構造を有する導体層を交互に積層形成することが前提である。仮に、全ての導体層が共通の平面構造（例えば図４）を有する場合、導体パターンとクリアランスが平面内の同じ位置に形成されるので、積層方向に印加される押圧力により凹凸が発生する可能性がある。これに対し、第１実施形態の構造を採用すれば、各導体層の導体パターンとクリアランスが平面方向でずれた位置に形成されるので、配線基板１０の製造時に上述の凹凸の発生を防止する効果がある。
（第２実施形態）
次に、第２実施形態の配線基板１０について説明する。第２実施形態においては、配線基板１０及びキャパシタ５０の基本的な構造については、第１実施形態の図１〜図３と概ね共通するので説明を省略する。ただし、第２実施形態の配線基板１０は、第１及び第２ビルドアップ層１２、１３の積層数が図１よりも多くなるように形成されることを想定する。この点に関しては後述する。
次に、第２実施形態の配線基板１０の第１ビルドアップ層１２（図１）のうち、キャパシタ５０に近接する導体層３１（第１導体層）の平面構造について説明する。図１２は、導体層３１のうち、キャパシタ５０の表面電極層５１と積層方向で近接して対向する領域Ｒａの平面構造の一例を示している。導体層３１の領域Ｒａには、グランド電位に接続される第１導体パターン９０と、電源電圧に接続される第２導体パターン９１が形成されている。なお、領域Ｒａの形状と方向は、第１実施形態の図４と共通である。また、導体層３１の直下の１３個のビア導体３０の配置については図４と共通であるが、第１導体パターン９０及び第２導体パターン９１の配置が図４とは異なっている。
具体的には、第１導体パターン９０は、９個のビア導体３０の上端３０ａに接続され、それぞれのビア導体３０の配置に対応する９つの孤立したパターン部分からなる。一方、第２導体パターン９１は、導体層３１の全体に形成されたベタ状のパターン形状を有し、４個のビア導体３０の上端３０ｂと接続されている。導体層３１の領域Ｒａにおいて、第１導体パターン９０のそれぞれのパターン部分と第２導体パターン９１との間は所定のクリアランスＣｃを介して互いに絶縁されている。
次に、第２実施形態の配線基板１０の第１ビルドアップ層１２（図１）のうち、導体層３１（第１導体層）のさらに上層側に形成される導体層３１ａ（第２導体層）の平面構造について説明する。図１３は、導体層３１ａのうち、導体層３１の場合と同様の領域Ｒａの平面構造の一例を示している。なお、導体層３１ａは、図１の第１ビルドアップ層１２の導体層３１と共通の断面構造で形成されるものとする。導体層３１ａの領域Ｒａには、グランド電位に接続される第３導体パターン９２と、電源電圧に接続される第４導体パターン９３が形成されている。導体層３１ａの直下の１３個のビア導体３０の配置については図１２と共通である。
図１３に示すように、第３導体パターン９２は、９個のビア導体３０の上端３０ｃに接続され、導体層３１ａの全体に形成されたベタ状のパターン形状を有している。一方、第４導体パターン９３は、４個のビア導体３０の上端３０ｄと接続され、それぞれのビア導体３０の配置に対応する４つの孤立したパターン部分からなる。導体層３１ａの領域Ｒａにおいて、第３導体パターン９２と第４導体パターン９３のそれぞれのパターン部分との間は所定のクリアランスＣｄを介して互いに絶縁されている。
第２実施形態の構造において、下層側から順に、キャパシタ５０の表面電極層５１の第１電極パターン８０（図３）と、導体層３１の第２導体パターン９１と、導体層３１ａの第３導体パターン９２とに、それぞれベタ状のパターン形状が形成されている。このうち、第１電極パターン８０及び第３導体パターン９２はグランド電位に接続されるのに対し、第２導体パターン９１は電源電圧に接続される。つまり、グランド電位に接続されるベタ状のパターン形状と、電源電圧に接続されるベタ状のパターン形状が交互に形成されている点で第１実施形態とは異なっている。また、導体層３１の第１導体パターン９０と、導体層３１ａの第４導体パターン９３とについては、ビア導体群の配置に対応する孤立した複数のパターン部分（複数の導体パターン）からなる点で第１実施形態とは異なっている。
以下、図１４を参照して、第２実施形態の具体的な効果について説明する。図１４は、第１実施形態の図５と同様の観点から、図３の各電極パターン８０、８１と図１２及び図１３の各導体パターン９０〜９３との関係を模式的に表した斜視図である。図１４においては、下側から順に、キャパシタ５０の表面電極層５１、導体層３１の領域Ｒａ、導体層３１ａの領域Ｒａが積層方向で対向する状態にある。図１４では、キャパシタ５０の表面電極層５１の下方において電源電圧の側のビア導体７１に対応する１つのビア導体Ｖ５０に着目し、このビア導体Ｖ５０を起点とする電気的接続を考える。
まず、ビア導体Ｖ５０の上端は、第２電極パターン８１の一方の列に対応する電極パターンＰ５０に接続され、この電極パターンＰ５０を介して上方のビア導体３０に対応する２つのビア導体Ｖ５１、Ｖ５２に接続される。そして、ビア導体Ｖ５１、Ｖ５２は上方の導体層３１に達し、ベタ状の第２導体パターン９１を介して上方のビア導体３０に対応する４本のビア導体Ｖ５３、Ｖ５４、Ｖ５５、Ｖ５６に接続される。そして、これらのビア導体Ｖ５３〜Ｖ５６は上方の導体層３１ａに達し、第４導体パターン９３における４つの孤立したパターン部分Ｐ５１、Ｐ５２、Ｐ５３、Ｐ５４に接続される。
このように、キャパシタ５０の着目した１つのビア導体Ｖ５０に対して上方の多様な経路が存在している。また、図１４では示していないが、キャパシタ５０においてグランドの側のビア導体７０の１つに着目したとしても、上方の導体層３１で第１導体パターン９０を介して９つのビア導体３０に接続されるので、この場合も多様な経路が存在している。以上のように、第２実施形態により、キャパシタ５０との接続に必要なビア導体群に接続不良が生じたとしても、多様な経路により接続信頼性を高めることで、キャパシタ５０の容量値が変動するなどの不具合を防止することができる。また、接続信頼性の面の効果に加えて、第２実施形態ではベタ状の導体パターンがグランドと電源電圧との両方に対して形成されるので、例えば、電源の強化やシールド効果の向上などの効果を得ることができる。
なお、第２実施形態の配線基板１０の製造方法については、第１実施形態の図６〜図１１と概ね同様の手法を適用することができる。この場合、上述したように、キャパシタ５０に近接する導体層３１の上部に、導体層３１と同様の形成方法で導体層３１ａを形成する必要がある。
以上、第１及び第２実施形態に基づき本発明の内容を具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で多様な変更を施すことができる。例えば、図３の平面構造では、千鳥状に配置されるビア導体群のうち、４個のビア導体７１の上端７１ａに接続される第２電極パターン８１を複数列に区分して形成した例を示しているが、９個のビア導体７０の上端７０ａに接続される第１電極パターン８０を複数列に区分（図３の例では、３列）して形成し、第２電極パターン８１をベタ状に形成してもよい。この場合は、図４の平面構造も図３と同様の関係に従って形成する必要がある。また、図３及び図４の例では、第２電極パターン８１の各列の延伸方向がＸ方向で、第２導体パターン９１の各列の延伸方向がＹ方向である場合を示しているが、両者の延伸方向は互いに略直交であればよく、Ｘ方向／Ｙ方向には限定されない。また、第１及び第２の実施形態では、第１の電位としてのグランド電位と第２の電位としての電源電圧を用いる場合を説明したが、両者は逆にしてもよく、さらには第１の電位及び第２の電位をそれぞれ所望の電圧値に設定してもよい。
また、第２実施形態における図１２〜図１４の例では、キャパシタ５０の上層に、キャパシタ５０に近接する導体層３１と、導体層３１の上層側に隣接配置される導体層３１ａとを形成する場合を説明したが、例えば、図１２の導体層３１と図１３の導体層３１ａを交互に積層形成することにより、より多層の配線基板１０を構成してもよい。
さらに、上述の実施形態では、キャパシタ５０を内蔵するキャパシタ内蔵配線基板に対して本発明を適用する場合を説明したが、キャパシタ５０に限らず多様な部品を内蔵する部品内蔵基板に対しても広く本発明を適用することができる。また、配線基板１０の構造や材料あるいは具体的な製造工程については、本実施形態の内容に限定されることなく様々に変更可能であることは当然である。
本明細書は、２００９年１２月１５日出願の特願２００９−２８４６０８に基づく。この内容はすべてここに含めておく。
以上のように、本発明は、部品（キャパシタ）が収容されるコア材と、絶縁層及び導体層を交互に積層形成した積層部とを備えた部品（キャパシタ）内蔵配線基板に対して適用されるものであり、電位供給に際しての接続信頼性を向上させるのに適している。
１０…配線基板
１１…コア材
１１ａ…収容穴部
１２…第１ビルドアップ層
１３…第２ビルドアップ層
１４、１５、１７、１８…樹脂絶縁層
１６、１９…ソルダーレジスト層
２０…樹脂充填材
２１…スルーホール導体
２２…閉塞体
３１、３１ａ、４１…導体層
３０、３２、４０、４２…ビア導体
３３…端子パッド
３４…半田バンプ
４３…ＢＧＡ用パッド
４４…半田ボール
５０…キャパシタ
５１…表面電極層
５２…裏面電極層
５３…セラミック誘電体層
６０、６１…内部電極層
７０、７１…ビア導体
８０、８２…第１電極パターン
８１、８３…第２電極パターン
９０…第１導体パターン
９１…第２導体パターン
９２…第３導体パターン
９３…第４導体パターン
１００…半導体チップ
１０１…パッド
２００…粘着テープ
２０１…支持台
クリアランス…Ｃａ、Ｃｂ、Ｃｃ、Ｃｄ

Claims (11)

  1. 凹部又は貫通孔として収容部が設けられたコア材と、誘電体層と電極層とが交互に積層され、前記コア材に収容されるキャパシタと、前記コア材の少なくとも上面側に絶縁層及び導体層を交互に積層形成した積層部とを備えたキャパシタ内蔵配線基板であって、
    第１の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する第１ビア導体群と、
    第２の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する第２ビア導体群と、
    前記キャパシタの表面の表面電極層に形成され、前記第１ビア導体群と電気的に接続される第１電極パターンと、
    前記表面電極層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２電極パターンと、
    前記積層部のうち前記キャパシタと近接して対向配置される近接導体層に形成され、前記第１ビア導体群と電気的に接続される第１導体パターンと、
    前記近接導体層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２導体パターンと、
    を備え、
    前記第２電極パターンは、第１の方向に並んで配置される所定数のキャパシタ側ビア導体を連結するパターン形状であり、前記第２導体パターンは、前記第１の方向と交差する第２の方向に並んで配置される所定数の積層部側ビア導体を連結するパターン形状であることを特徴とするキャパシタ内蔵配線基板。
  2. 前記第１ビア導体群及び前記第２ビア導体群を含む複数のビア導体は、面方向において格子状又は千鳥状に配置されていることを特徴とする請求項１に記載のキャパシタ内蔵配線基板。
  3. 前記第２導体パターンは、前記第１の方向と直交する第２の方向に並んで配置される前記所定数の積層部側ビア導体を連結するパターン形状であることを特徴とする請求項１又は２に記載のキャパシタ内蔵配線基板。
  4. 前記第１の電位はグランド電位であり、前記第２の電位は電源電圧であることを特徴とする請求項１に記載のキャパシタ内蔵配線基板。
  5. 前記積層部のうち、前記近接導体層の上層には、前記表面電極層と同一パターンに形成される導体層と、前記近接導体層と同一パターンに形成される導体層とが、交互に積層されていることを特徴とする請求項１又は２に記載のキャパシタ内蔵配線基板。
  6. 前記複数の第２電極パターンは、同一の間隔で平行配置される同一の長尺矩形状のパターンであり、前記複数の第２導体パターンは、同一の間隔で平行配置される同一の長尺矩形状のパターン形状であることを特徴とする請求項１から３のいずれかに記載のキャパシタ内蔵配線基板。
  7. 前記表面電極層には、前記複数の第２電極パターンと所定のクリアランスを介して前記第１電極パターンがベタ状に形成され、
    前記近接導体層には、前記複数の第２導体パターンと所定のクリアランスを介して前記第１導体パターンがベタ状に形成されている、
    ことを特徴とする請求項１から４のいずれかに記載のキャパシタ内蔵配線基板。
  8. 前記積層部の上部には、前記キャパシタより平面方向のサイズが大きい半導体素子が載置可能であり、
    当該半導体素子の裏面には、積層方向で前記キャパシタと重なる領域内に前記第１の電位に接続される端子群と前記第２の電位に接続される端子群とが形成されていることを特徴とする請求項１から５のいずれかに記載のキャパシタ内蔵配線基板。
  9. 凹部又は貫通孔として収容部が設けられたコア材と、誘電体層と電極層とが交互に積層され、
    前記コア材に収容されるキャパシタと前記コア材の少なくとも上面側に絶縁層及び導体層を交互に積層形成した積層部とを備えたキャパシタ内蔵配線基板であって、
    第１の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する、第１ビア導体群と、
    第２の電位と電気的に接続される前記電極層および前記導体層を積層方向に連結する、第２ビア導体群と、
    前記キャパシタの表面の表面電極層に形成され、前記第１ビア導体群と電気的に接続される第１電極パターンと、
    前記表面電極層に形成され、前記第２ビア導体群を少なくとも２つ以上のビア導体からなる複数のグループに区分したときに各グループそれぞれに接続される複数の第２電極パターンと、
    前記積層部のうちの前記キャパシタと近接して対向配置される第１導体層に形成され、前記第１ビア導体群をなす複数のビア導体それぞれと電気的に接続される複数の第１導体パターンと、
    前記第１導体層に形成され、前記第２ビア導体群と電気的に接続される第２導体パターンと、
    前記第１導体層の上層側に隣接する第２導体層に形成され、前記第１ビア導体群と電気的に接続される第３導体パターンと、
    前記第２導体層に形成され、前記第２ビア導体群をなす複数のビア導体それぞれと電気的に接続される複数の第４導体パターンと、
    を備え、
    前記第２電極パターンは、所定数のキャパシタ側ビア導体を連結するパターン形状であることを特徴とするキャパシタ内蔵配線基板。
  10. 前記第２導体パターンは、前記複数の第１導体パターンと所定のクリアランスを介してベタ状に形成され、
    前記第３導体パターンは、前記複数の第４導体パターンと所定のクリアランスを介してベタ状に形成される、
    ことを特徴とする請求項９に記載のキャパシタ内蔵配線基板。
  11. 板状のコア材と、少なくとも表面に電極層と、が形成され、前記コア材に収容される部品と、前記コア材の少なくとも上面側に絶縁層及び導体層を交互に積層形成した積層部とを備えた部品内蔵配線基板であって、
    第１の電位と電気的に接続される前記電極層と前記導体層とを積層方向に連結する第１ビア導体群と、
    第２の電位と電気的に接続される前記電極層と前記導体層とを積層方向に連結する第２ビア導体群と、
    前記電極層に形成され、前記第１ビア導体群と電気的に接続される第１電極パターンと、
    前記電極層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２電極パターンと、
    前記積層部のうち前記部品と近接して対向配置される近接導体層に形成され、前記第１ビア導体群と電気的に接続される第１導体パターンと、
    前記近接導体層に形成され、前記第２ビア導体群を複数列に区分したときの各列にそれぞれ接続される複数の第２導体パターンと、
    を備え、
    前記複数の第２電極パターンの各々は、第１の方向に並んで配置される所定数の部品側ビア導体を連結するパターン形状であり、前記複数の第２導体パターンの各々は、前記第１の方向と直交する第２の方向に並んで配置される所定数のビア導体を連結するパターン形状であることを特徴とする部品内蔵配線基板。
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