KR101384082B1 - 캐패시터 내장 배선기판 및 부품 내장 배선기판 - Google Patents

캐패시터 내장 배선기판 및 부품 내장 배선기판 Download PDF

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Abstract

비아도체 그룹에 접속불량이 발생하더라도 전위의 공급경로를 확보하여 접속 신뢰성의 향상이 가능한 캐패시터 내장 배선기판을 제공한다.
본 발명의 캐패시터 내장 배선기판은 코어재(11)에 캐패시터(50)가 수용되고, 그 상하에 제 1 및 제 2 빌드업층(12,13)이 형성되고, 제 1 전위에 접속되는 제 1 비아도체 그룹과 제 2 전위에 접속되는 제 2 비아도체 그룹을 구비하고 있다. 캐패시터(50)의 표면 전극층(51)에는 제 1 비아도체 그룹에 접속되는 제 1 전극패턴과 제 2 비아도체 그룹에 접속되는 복수의 제 2 전극패턴이 형성되고, 제 1 빌드업층(12)의 근접 도체층(31)에는 제 1 비아도체 그룹에 접속되는 제 1 도체패턴과 제 2 비아도체 그룹에 접속되는 복수의 제 2 도체패턴이 형성된다. 제 2 전극패턴과 제 2 도체패턴은 모두 소정 수의 비아도체를 연결하는 패턴 형상을 가지는데, 연장방향이 서로 직교한다.

Description

캐패시터 내장 배선기판 및 부품 내장 배선기판{CAPACITOR-EQUIPPED WIRING SUBSTRATE AND COMPONENT-EQUIPPED WIRING SUBSTRATE}
본 발명은 코어재에 형성된 수용부에 캐패시터를 수용한 캐패시터 내장 배선기판에 관한 것이다.
종래에는 코어재를 중앙에 배치하고 그 상면측과 하면측에 도체층 및 절연층을 교호로 적층하여 빌드업층을 형성한 배선기판이 이용되고 있다. 이와 같은 배선기판에 반도체 소자를 얹어놓아서 패키지를 구성하는 경우에는, 외부 기판으로부터 반도체 소자에 공급되는 전원 전압의 안정화와 노이즈의 저감을 도모하기 위해서, 패키지에 캐패시터를 배치하여 전원 배선에 접속하는 것이 바람직하다. 이 경우, 캐패시터와 반도체 소자 사이의 배선 거리를 단축하기 위해서, 캐패시터를 내장한 배선기판이 제안되어 있다. 이와 같은 캐패시터 내장 배선기판으로서는, 예를 들면 배선기판에 수용부를 형성하고, 어레이 형상으로 배치되는 복수의 비아도체를 가지는 비아 어레이 타입의 캐패시터를 수용부에 수용하는 구조가 채용된다(예를 들면, 특허문헌 1 참조).
일반적으로, 비아 어레이 타입의 캐패시터는 양극용의 내부 전극층에 접속되는 비아도체와 음극용의 내부 전극층에 접속되는 비아도체가 교호로 배치되어 있다. 따라서, 캐패시터의 표면 및 이면에 형성되는 전극층에는 양극 및 음극에 대응하는 2종류의 비아도체에 접속되는 2종류의 전극패턴을 각각 형성할 필요가 있다. 이러한 종류의 캐패시터의 표면 전극층은, 예를 들면 도 15에 나타내는 평면구조로 형성된다. 도 15에서는 음극으로서의 그랜드 전위에 접속되는 복수의 비아도체(Va)와 양극으로서의 전원 전압에 접속되는 복수의 비아도체(Vb)가 배치되어 있다. 음극용의 전극패턴(Pa)은 복수의 비아도체(Va)의 상단과 일체적으로 접속되는 솔리드 형태(solid form)의 패턴 형상을 가지는 것에 대해서, 양극용의 전극패턴(Pb)은 각각의 비아도체(Vb)의 상단과 그 근방에 있어서의 독립된 복수의 패턴 부분으로 구분되어 있다. 도 15의 표면 전극층의 상부에는 배선기판에 있어서의 다층의 적층부가 형성되며, 표면 전극층과 같은 도체패턴이 형성된 도체층이 적층되어 있다. 적층부의 상부에는 예를 들면 반도체 칩이 얹어놓여진다. 각각의 비아도체(Va,Vb)는 상층의 적층부를 관통하는 비아도체 그룹(Via-conductor group)을 경유하여 반도체 칩의 각각의 패드와 전기적으로 접속된다.
특허문헌 1：일본국 특개 2007-318089호 공보 특허문헌 2：일본국 특개 2009-147177호 공보
상기한 종래의 배선기판에서는 전원 전압 및 그랜드 전위가 적층방향으로 다단(多段)으로 연결된 비아도체를 포함하는 경로를 통해서 반도체 칩에 공급된다. 그러나, 이와 같은 구조에 있어서는 비아도체의 크랙에 기인하는 접속불량이 발생할 우려가 있다. 예를 들면, 1개의 비아도체(Va)에 접속불량이 발생하였다 하더라도 솔리드 형태의 전극패턴(Pa)이 형성되어 있기 때문에, 그랜드 전위의 공급에는 지장을 주지 않는다. 이것에 대해서, 1개의 비아도체(Vb)에 접속불량이 발생하였을 때에는 그 위치의 상부의 비아도체를 경유하는 전원 전압의 공급에 지장을 주게 되어, 반도체 칩의 특정 패드에 전원 전압을 공급할 수 없게 될 우려가 있다. 혹은 다른 경로를 통해 전원 전압을 공급할 수 있었다 하더라도 비아도체(Vb)의 접속불량에 의한 인덕턴스의 증가는 피할 수 없다. 또, 이 경우, 그랜드 전위의 패턴 면적을 충분히 크게 확보하기 위해서는 전원 전압에 접속되는 전극패턴(Pb)을 면적이 큰 솔리드 형태로 형성하는 것은 바람직하지 않다.
본 발명은 이와 같은 문제를 해결하기 위해서 이루어진 것으로서, 캐패시터와 적층부 사이를 적층방향으로 관통하는 비아도체 그룹에 접속불량이 발생하더라도 전위를 공급하기 위한 경로를 확보할 수 있는 구조를 실현하여, 인덕턴스의 증가를 회피하면서 접속 신뢰성을 향상시킬 수 있는 캐패시터 내장 배선기판을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 본 발명의 캐패시터 내장 배선기판은, 오목부 또는 관통구멍으로서 수용부가 형성된 코어재와, 유전체층과 전극층이 교호로 적층되며 상기 코어재에 수용되는 캐패시터와, 상기 코어재의 적어도 상면측에 절연층 및 도체층을 교호로 적층 형성한 적층부를 구비한 캐패시터 내장 배선기판으로서, 제 1 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 1 비아도체 그룹과; 제 2 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 2 비아도체 그룹과; 상기 캐패시터의 표면의 표면 전극층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 전극패턴과; 상기 표면 전극층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열(列)로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 전극패턴과; 상기 적층부 중 상기 캐패시터와 근접하게 대향 배치되는 근접 도체층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 도체패턴과; 상기 근접 도체층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 도체패턴;을 구비하며, 상기 제 2 전극패턴은 제 1 방향으로 나란히 배치되는 소정 수의 캐패시터측 비아도체를 연결하는 패턴 형상이고, 상기 제 2 도체패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 나란히 배치되는 소정 수의 적층부측 비아도체를 연결하는 패턴 형상인 것을 특징으로 하고 있다.
본 발명의 캐패시터 내장 배선기판에 의하면, 코어재의 수용부에 수용되는 캐패시터의 표면 전극층에는 제 1 비아도체 그룹에 접속되는 제 1 전극패턴과 제 2 비아도체 그룹에 접속되는 복수의 제 2 전극패턴이 형성되고, 코어재의 상면측의 적층부의 근접 도체층에는 제 1 비아도체 그룹에 접속되는 제 1 도체패턴과 제 2 비아도체 그룹에 접속되는 복수의 제 2 도체패턴이 형성되기 때문에, 제 1 전위에 대해서는 제 1 비아도체 그룹, 제 1 전극패턴, 제 1 도체패턴을 포함하는 경로가 구성되고, 제 2 전위에 대해서는 제 2 비아도체 그룹, 제 2 전극패턴, 제 2 도체패턴을 포함하는 경로가 구성된다. 그리고, 캐패시터의 표면 전극층과 적층부의 근접 도체층은 복수의 제 2 전극패턴의 각 열과 복수의 제 2 도체패턴의 각 열이 서로 직교하는 방향으로 나란한 소정 수의 비아도체를 연결하는 것 같은 망목상(網目狀)의 관계로 형성된다. 따라서, 각각의 제 2 전극패턴 및 제 2 도체패턴을 자유자재로 경유하여 제 2 전위를 공급하기 위한 다양한 경로가 존재하는 것이 되기 때문에, 제 2 비아도체 그룹에 있어서 크랙에 기인하는 접속불량이 발생하였다 하더라도 제 2 전위를 공급하는 경로를 확실하게 확보함으로써, 인덕턴스의 증가를 초래하는 일 없이 접속 신뢰성의 향상을 실현할 수 있다.
본 발명에 있어서, 상기 제 1 비아도체 그룹 및 상기 제 2 비아도체 그룹을 포함하는 복수의 비아도체의 배치는 특히 제약되지 않지만, 예를 들면, 면(面)방향에 있어서 격자상 또는 갈지자형으로 배치할 수 있다. 또, 상기 제 2 도체패턴은, 예를 들면 상기 제 1 방향과 직교하는 제 2 방향으로 나란히 배치되는 소정 수의 적층부측 비아도체를 연결하는 패턴 형상으로 할 수 있다.
본 발명에 있어서, 상기 제 1 전위는 그랜드 전위로 하고, 상기 제 2 전위는 전원 전압으로 할 수 있다. 또, 상기 적층부 중 상기 근접 도체층의 상층에는 상기 표면 전극층과 동일 패턴으로 형성되는 도체층과 상기 근접 도체층과 동일 패턴으로 형성되는 도체층을 교호로 적층하여도 좋다. 또, 상기 복수의 제 2 전극패턴 및 상기 복수의 제 2 도체패턴은 동일한 간격으로 평행 배치되는 동일한 긴 직사각형상의 패턴으로 하여도 좋다. 또, 상기 표면 전극층에는 상기 복수의 제 2 전극패턴과 소정의 클리어런스를 두고서 상기 제 1 전극패턴을 솔리드 형태로 형성하고, 상기 근접 도체층에는 상기 복수의 제 2 도체패턴과 소정의 클리어런스를 두고서 상기 제 1 도체패턴을 솔리드 형태로 형성하여도 좋다. 또, 상기 적층부의 상부에 상기 캐패시터보다 평면방향의 사이즈가 큰 반도체 소자를 얹어놓아도 좋다. 이 경우, 상기 반도체 소자의 이면에 적층방향에서 상기 캐패시터와 겹치는 영역 내에 상기 제 1 전위에 접속되는 단자 그룹과 상기 제 2 전위에 접속되는 단자 그룹을 형성하는 것이 바람직하다.
또, 상기 과제를 해결하기 위한 본 발명의 캐패시터 내장 배선기판의 다른 형태는, 상기 코어재와 상기 적층부를 구비한 캐패시터 내장 배선기판으로서, 상기 제 1 비아도체 그룹 및 상기 제 2 비아도체 그룹과; 상기 제 1 전극패턴과; 상기 표면 전극층에 형성되며, 상기 제 2 비아도체 그룹을 적어도 2개 이상의 비아도체로 이루어지는 복수의 그룹으로 구분하였을 때에 각 그룹 각각에 접속되는 복수의 제 2 전극패턴과; 상기 적층부 중의 상기 캐패시터와 근접하게 대향 배치되는 제 1 도체층에 형성되며, 상기 제 1 비아도체 그룹을 이루는 복수의 비아도체 각각과 전기적으로 접속되는 복수의 제 1 도체패턴과; 상기 제 1 도체층에 형성되며, 상기 제 2 비아도체 그룹과 전기적으로 접속되는 제 2 도체패턴과; 상기 제 1 도체층의 상층 측에 인접하는 제 2 도체층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 3 도체패턴과; 상기 제 2 도체층에 형성되며, 상기 제 2 비아도체 그룹을 이루는 복수의 비아도체 각각과 전기적으로 접속되는 복수의 제 4 도체패턴;을 구비하며, 상기 제 2 전극패턴은 소정 수의 캐패시터측 비아도체를 연결하는 패턴 형상인 것을 특징으로 하고 있다.
본 발명의 캐패시터 내장 배선기판의 상기 형태에 의하면, 캐패시터의 표면 전극의 제 1 전극패턴 및 제 2 전극패턴은 상술한 바와 같이 형성되고, 근접 도체층으로서의 제 1 도체층에는 복수의 제 1 도체패턴과 제 2 도체패턴이 형성되고, 그 상층의 제 2 도체층에는 제 3 도체패턴과 복수의 제 4 도체패턴이 형성된다. 그리고, 제 1 전위에 대해서는 제 1 비아도체 그룹, 제 1 전극패턴, 복수의 제 1 도체패턴, 제 3 도체패턴을 포함하는 경로가 구성되고, 제 2 전위에 대해서는 제 2 비아도체 그룹, 제 2 전극패턴, 제 2 도체패턴, 복수의 제 4 도체패턴을 포함하는 경로가 구성된다. 따라서, 캐패시터의 임의의 비아도체에 착안하였을 때, 배선 적층부를 관통하는 비아에 접속불량이 발생하였다 하더라도, 전위를 공급할 때의 경로를 확실하게 확보할 수 있기 때문에, 접속 신뢰성의 향상을 실현할 수 있다.
상기 형태에서는 상기 제 2 도체패턴과 상기 제 3 도체패턴의 구조가 제약되지 않지만, 예를 들면 상기 제 2 도체패턴을 상기 복수의 제 1 도체패턴과 소정의 클리어런스를 두고서 솔리드 형태로 형성하고, 상기 제 3 도체패턴을 상기 복수의 제 4 도체패턴과 소정의 클리어런스를 두고서 솔리드 형태로 형성하여도 좋다. 이것에 의해서 제 1 전위와 제 2 전위 양방에 대해서의 쉴드(shield) 효과를 확보할 수 있다.
또한, 본 발명은 캐패시터 내장 배선기판에 더하여, 부품을 코어재에 수용한 부품 내장 배선기판에 대해서도 넓게 적용할 수 있다. 본 발명의 부품 내장 배선기판에 있어서도 상기한 캐패시터 내장 배선기판과 같은 작용, 효과를 실현할 수 있다.
본 발명에 의하면, 캐패시터 내장 배선기판에 있어서, 캐패시터의 표면 전극층의 복수의 제 2 전극패턴 각각과 적층부의 근접 도체층의 복수의 제 2 도체패턴 각각의 패턴 형상은 서로 직교하는 방향으로 나란히 배치되는 소정 수의 비아도체를 연결하는 망목상으로 형성되며, 양 패턴에 접속되는 제 2 비아도체 그룹을 통해서 제 2 전위를 공급할 수 있다. 따라서, 제 2 전위를 공급할 때에 제 2 전극패턴과 제 2 도체패턴의 배치에 의거하는 다양한 경로가 존재하기 때문에, 특정의 비아도체의 크랙 등에 기인하는 접속불량이 발생하였다 하더라도 제 2 전위의 공급에 지장을 주는 일이 없어 접속 신뢰성의 향상을 도모할 수 있다. 또, 비아도체의 크랙 등에 기인하는 접속불량에 수반되는 인덕턴스의 증가를 유효하게 방지할 수 있다.
도 1은 제 1 실시형태의 배선기판의 개략적인 단면구조를 나타내는 도면이다.
도 2는 캐패시터(50)의 단면구조도이다.
도 3은 캐패시터(50)의 표면 전극층(51)의 평면구조의 일례를 나타내는 도면이다.
도 4는 제 1 빌드업층(12)의 도체층(31) 중, 캐패시터(50)의 표면 전극층(51)과 적층방향에서 대향하는 영역(Ra)의 평면구조의 일례를 나타내는 도면이다.
도 5는 제 1 실시형태의 구체적인 효과에 대해서 설명하는 도면이다.
도 6은 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 1 단면구조도이다.
도 7은 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 2 단면구조도이다.
도 8은 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 3 단면구조도이다.
도 9는 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 4 단면구조도이다.
도 10은 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 5 단면구조도이다.
도 11은 제 1 실시형태의 배선기판의 제조방법을 설명하는 제 6 단면구조도이다.
도 12는 제 2 실시형태에 있어서, 제 1 빌드업층(12)의 도체층(31) 중 캐패시터(50)의 표면 전극층(51)과 적층방향에서 대향하는 영역(Ra)의 평면구조의 일례를 나타내는 도면이다.
도 13은 제 2 실시형태에 있어서, 제 1 빌드업층(12)의 도체층(31a) 중 도체층(31)과 같은 영역(Ra)의 평면구조의 일례를 나타내는 도면이다.
도 14는 제 2 실시형태의 구체적인 효과에 대해서 설명하는 도면이다.
도 15는 종래의 캐패시터 내장 배선기판에 있어서의 표면 전극층의 평면구조를 나타내는 도면이다.
이하, 본 발명의 최적한 실시형태로서 본 발명을 적용한 배선기판의 2개의 실시형태에 대해서 순차적으로 설명한다. 다만, 이하에서 설명하는 각 실시형태는 본 발명의 기술사상을 적용한 형태의 예로서, 본 발명이 본 실시형태의 내용에 의해서 제한되는 것은 아니다.
(제 1 실시형태)
도 1은 제 1 실시형태의 배선기판의 개략적인 단면구조를 나타내는 도면이다. 도 1에 나타내는 캐패시터 내장 배선기판(10){이하, 간단히 '배선기판(10)'이라 한다}은 코어재(11)와, 코어재(11)의 상면측의 제 1 빌드업층(12){적층부}과, 코어재(11)의 하면측의 제 2 빌드업층(13){적층부}을 포함하는 구조를 가지고 있다. 제 1 실시형태의 배선기판(10)은 그 내부에 칩 부품인 캐패시터(50)가 내장되어 있음과 아울러, 상부에 반도체 소자인 반도체 칩(100)이 얹어놓여져 있다.
코어재(11)는 예를 들면 유리섬유를 포함한 에폭시 수지로 이루어진다. 코어재(11)에는 중앙영역을 직사각형상으로 관통하는 수용 구멍부(11a)가 형성되며, 이 수용 구멍부(11a)에 캐패시터(50)가 매립된 상태로 수용되어 있다. 수용 구멍부(11a)와 캐패시터(50)의 측면 사이의 간극부에는 수지 충전재(20)가 충전되어 있다. 제 1 실시형태에 있어서, 캐패시터(50)는 양극과 음극 사이에 소정의 용량을 형성하는 비아 어레이 타입의 캐패시터이며, 표면에 형성된 표면 전극층(51)을 통해서 제 1 빌드업층(12)과 전기적으로 접속됨과 아울러, 이면에 형성된 이면 전극층(52)을 통해서 제 2 빌드업층(13)과 전기적으로 접속된다. 또한, 캐패시터(50)의 구체적인 구조에 대해서는 후술한다. 수지 충전재(20)는 예를 들면 열경화성 수지로 이루어지며, 코어재(11)에 대한 캐패시터(50)의 변형을 흡수하도록 작용한다.
제 1 빌드업층(12)은 코어재(11)의 상부의 수지 절연층(14)과, 수지 절연층(14)의 상부의 수지 절연층(15)과, 수지 절연층(15)의 상부의 솔더 레지스트층(16)이 적층 형성된 구조를 가진다. 수지 절연층(14)의 상면에는 도체층(31)이 형성되고, 수지 절연층(15)의 상면에는 복수의 단자 패드(33)가 형성되어 있다. 수지 절연층(14)의 소정 개소에는 캐패시터(50)의 표면 전극층(51)과 도체층(31)을 적층방향으로 접속 도통하는 복수의 비아도체(30)가 형성되어 있다. 또, 수지 절연층(15)의 소정 개소에는 도체층(31)과 복수의 단자 패드(33)를 적층방향으로 접속 도통하는 복수의 비아도체(32)가 형성되어 있다. 솔더 레지스트층(16)은 복수 개소가 개구됨으로써 복수의 단자 패드(33)가 노출되게 되며, 여기에 복수의 솔더 범프(34)가 형성되어 있다. 각각의 솔더 범프(34)는 배선기판(10)에 얹어놓여지는 반도체 칩(100)의 각 패드(101)에 접속된다.
제 2 빌드업층(13)은 코어재(11)의 하부의 수지 절연층(17)과, 수지 절연층(17)의 하부의 수지 절연층(18)과, 수지 절연층(18)의 하부의 솔더 레지스트층(19)이 적층 형성된 구조를 가진다. 수지 절연층(17)의 하면에는 도체층(41)이 형성되고, 수지 절연층(18)의 하면에는 복수의 BGA용 패드(43)가 형성되어 있다. 수지 절연층(17)의 소정 개소에는 캐패시터(50)의 이면 전극층(52)과 도체층(41)을 적층방향으로 접속 도통하는 복수의 비아도체(40)가 형성되어 있다. 또, 수지 절연층(18)의 소정 개소에는 도체층(41)과 복수의 BGA용 패드(43)를 적층방향으로 접속 도통하는 복수의 비아도체(42)가 형성되어 있다. 솔더 레지스트층(19)은 복수 개소가 개구됨으로써 복수의 BGA용 패드(43)가 노출되게 되며, 여기에 복수의 솔더 볼(44)이 접속된다. 배선기판(10)을 BGA패키지로서 이용할 경우, 복수의 솔더 볼(44)을 통해서 도시하지 않은 외부 기재와 배선기판(10)의 각부 간의 전기적 접속이 가능하게 된다.
또, 코어재(11)에는 외주 영역을 적층방향으로 관통하는 복수의 스루홀 도체(21)가 형성되어 있다. 스루홀 도체(21)의 내부는 예를 들면 글래스 에폭시 등으로 이루어지는 폐색체(22)로 매립되어 있다. 스루홀 도체(21) 및 폐색체(22)는 제 1 빌드업층(12)의 수지 절연층(14)을 관통하여 도체층(31)까지 연장 형성됨과 아울러, 제 2 빌드업층(13)의 수지 절연층(17)을 관통하여 도체층(41)까지 연장 형성된다. 이것에 의해서, 상측의 도체층(31)과 하측의 도체층(41)의 소정 개소가 스루홀 도체(21)에 의해서 적층방향으로 접속 도통된다.
다음으로, 도 1의 캐패시터(50)의 구조에 대해서 도 2 및 도 3을 참조하여 설명한다. 도 2는 캐패시터(50)의 단면구조도이다. 제 1 실시형태의 캐패시터(50)는 예를 들면 티탄산바륨 등의 고유전율 세라믹으로 이루어지는 세라믹 소결체로 이루어지며, 복수의 세라믹 유전체층(53)을 적층 형성한 구조를 가진다. 도 2에 나타낸 바와 같이 각각의 세라믹 유전체층(53) 사이에는 내부 전극층(60)과 내부 전극층(61)이 교호로 형성되어 있다. 일방의 내부 전극층(60)은 음극용의 전극으로서 기능하고, 타방의 내부 전극층(61)은 양극용의 전극으로서 기능하며, 양 전극이 각 세라믹 유전체층(53)을 사이에 두고서 대향함으로써 소정의 용량이 형성된다.
캐패시터(50)에는 모든 세라믹 유전체층(53)을 적층방향으로 관통하는 다수의 비어 홀에 니켈 등을 매립한 복수의 비아도체(70,71)가 형성되어 있다. 비아도체(70)는 음극용의 제 1 비아도체 그룹으로서 기능하고, 비아도체(71)는 양극용의 제 2 비아도체 그룹으로서 기능하며, 이들 2종류의 비아도체(70,71)가 교호로 배치되어 있다. 그리고, 음극용의 비아도체(70)는 내부 전극층(60)에 접속되고, 양극용의 비아도체(71)는 내부 전극층(61)에 접속된다.
캐패시터(50)의 표면의 표면 전극층(51)에는 제 1 전극패턴(80)과 제 2 전극패턴(81)이 각각 형성되어 있다. 음극용의 제 1 전극패턴(80)은 복수의 비아도체(70)의 상단과 전기적으로 접속되고, 양극용의 제 2 전극패턴(81)은 복수의 비아도체(71)의 상단과 전기적으로 접속되어 있다. 한편, 캐패시터(50)의 이면의 이면 전극층(52)에는 제 1 전극패턴(82)과 제 2 전극패턴(83)이 각각 형성되어 있다. 음극용의 제 1 전극패턴(82)은 복수의 비아도체(70)의 하단과 전기적으로 접속되고, 양극용의 제 2 전극패턴(83)은 복수의 비아도체(71)의 하단과 전기적으로 접속되어 있다.
제 1 실시형태에 있어서는 반도체 칩(100)에 공급되는 전원 전압과 그랜드 전위 중, 전원 전압(제 2 전위)을 캐패시터(50)의 양극에 접속하고, 그랜드 전위(제 1 전위)를 캐패시터(50)의 음극에 접속하는 것을 상정한다. 따라서, 캐패시터(50)의 상측에서는 도 1에 있어서의 솔더 범프(34), 단자 패드(33), 비아도체(32), 도체층(31), 비아도체(30)을 경유하여 반도체 칩(100)의 그랜드 전위용의 패드(101)와 제 1 전극패턴(80) 사이가 전기적으로 접속됨과 아울러, 반도체 칩(100)의 전원 전압용의 패드(101)와 제 2 전극패턴(81) 사이가 전기적으로 접속된다. 마찬가지로, 캐패시터(50)의 하측에서는 도 1에 있어서의 비아도체(40), 도체층(41), 비아도체(42), BGA용 패드(43), 솔더 볼(44)을 경유하여 제 1 전극패턴(82)와 외부 기재의 그랜드 전위용의 단자 사이가 전기적으로 접속됨과 아울러, 제 2 전극패턴(83)과 외부 기재의 전원 전압용의 단자 사이가 전기적으로 접속된다.
다음으로, 도 3은 캐패시터(50)의 표면 전극층(51)의 평면구조의 일례를 나타내는 도면이다. 상기한 바와 같이 표면 전극층(51)에는 그랜드 전위에 접속되는 제 1 전극패턴(80)과 전원 전압에 접속되는 제 2 전극패턴(81)이 형성되어 있다. 도 3의 하부에는 설명의 편의상 X방향 및 Y방향을 표시하고 있다. 표면 전극층(51)은 X방향 및 Y방향으로 각각 평행한 각 변(邊)에 둘러싸인 대략 정사각형의 영역인 것으로 한다. 제 1 전극패턴(80)은 표면 전극층(51) 전체에 형성된 솔리드 형태의 패턴 형상을 가지며, 제 2 전극패턴(81)을 둘러싸도록 배치되어 있다. 또, 제 2 전극패턴(81)은 Y방향으로 길쭉한 2개의 열로 구분된 패턴 형상을 가진다.
도 3에 나타낸 바와 같이 표면 전극층(51) 직하에서 갈지자형(stagger)으로 배치되는 13개의 비아도체(70,71)에 대응하여, 제 1 전극패턴(80)이 9개의 비아도체(70)의 상단(70a)과 접속되고, 제 2 전극패턴(81)이 4개의 비아도체(71)의 상단(71a)과 접속되어 있다. 제 2 전극패턴(81)의 각 열은 Y방향으로 나란히 배치되는 2개의 비아도체(71)의 상단(71a)을 연결하고 있다. 제 2 전극패턴(81)을 구성하는 2개의 열은 모두 동일한 긴 직사각형상의 패턴 형상을 가지며, 동일한 간격으로 평행하게 배치되어 있다. 표면 전극층(51)에 있어서, 제 1 전극패턴(80)과 제 2 전극패턴(81) 사이는 소정의 클리어런스(Ca)를 두고서 서로 절연되어 있다.
또한, 도 3에서는 9개(3×3)의 비아도체(70)와 4개(2×2)의 비아도체(71)가 배치되어 있는데, 이것은 일례이며, 다수의 비아도체(70,71)를 배치하는 경우에도 상기한 바와 같은 구조를 실현할 수 있다. 예를 들면, 16개(4×4)의 비아도체(70)와 9개(3×3)의 비아도체(71)를 배치하여도 좋다. 이 경우의 제 2 전극패턴(81)은 Y방향으로 나란히 배치되는 3개의 비아도체(71)의 상단(71a)을 각각 연결하는 3개의 열로 구분된다. 더욱 일반화하면, X방향으로 M개 Y방향으로 N개의 비아도체(71)가 배치되는 경우에는 예를 들면 N개의 비아도체(71)의 상단(71a)을 각각 연결하는 M개의 열로 구분할 수 있다.
다음으로, 도 1의 제 1 빌드업층(12) 중, 캐패시터(50)에 근접하는 도체층(31)(근접 도체층)의 평면구조에 대해서 설명한다. 도 4는 도체층(31) 중 캐패시터(50)의 표면 전극층(51)과 적층방향에서 근접하게 대향하는 영역(Ra)의 평면구조의 일례를 나타내는 도면이다. 도체층(31)의 영역(Ra)에는 그랜드 전위에 접속되는 제 1 도체패턴(90)과 전원 전압에 접속되는 제 2 도체패턴(91)이 형성되어 있다. 영역(Ra)은 도 3의 경우와 마찬가지로, 도 4의 하부에 표시되는 X방향 및 Y방향으로 각각 평행한 각 변에 둘러싸인 대략 정사각형상의 영역이다. 제 1 도체패턴(90)은 도체층(31) 전체에 형성된 솔리드 형태의 패턴 형상을 가지며, 제 2 도체패턴(91)을 둘러싸도록 배치되어 있다. 또, 제 2 도체패턴(91)은 X방향으로 길쭉한 2개의 열로 구분된 패턴 형상을 가진다.
도 4에 나타낸 바와 같이 도체층(31) 직하의 13개의 비아도체(30)는 캐패시터(50)의 13개의 비아도체(70,71)와 XY평면 내에서 같은 위치에 갈지자형으로 배치된다. 제 1 도체패턴(90)은 그랜드 전위에 접속되는 비아도체(70)의 상방으로 연장되는 9개의 비아도체(30)의 상단(30a)과 접속되고, 제 2 도체패턴(91)은 전원 전압에 접속되는 4개의 비아도체(71)의 상방으로 연장되는 4개의 비아도체(30)의 상단(30b)과 접속되어 있다. 제 2 도체패턴(91)의 각 열은 X방향으로 나란히 배치되는 2개의 비아도체(30)의 상단(30b)을 연결하고 있다. 제 2 도체패턴(91)을 구성하는 2개의 열은 모두 동일한 긴 직사각형상의 패턴 형상을 가지며, 동일한 간격으로 평행하게 배치되어 있다. 도체층(31)의 영역(Ra)에 있어서, 제 1 도체패턴(90)과 제 2 도체패턴(91) 사이는 소정의 클리어런스(Cb)를 두고서 서로 절연되어 있다.
여기서, 도 3의 제 2 전극패턴(81)의 배치와 도 4의 제 2 도체패턴(91)의 배치의 차이점을 설명한다. 도 3에 나타내는 캐패시터(50) 측에서는 제 2 전극패턴(81)의 각 열의 비아도체(71)가 Y방향으로 나란히 배치되는 것에 대해서, 도 4에 나타내는 도체층(31) 측에서는 제 2 도체패턴(91)의 각 열의 비아도체(30)가 X방향으로 나란히 배치된다. 환언하면, 캐패시터(50)의 제 2 전극패턴(81)과 제 1 빌드업층(12)의 도체층(31)의 제 2 도체패턴(91)은 각각을 구성하는 각 열이 상하로 대향하면서 각각의 패턴 형상의 연장방향이 서로 직교하는 관계에 있다. 제 1 실시형태는 도 3 및 도 4에 나타내는 패턴 배치를 채용함으로써, 캐패시터(50)와 반도체 칩(100) 간의 전위의 공급경로에 있어서의 접속 신뢰성을 향상시키는 효과를 얻을 수 있다.
이하, 도 5를 참조하여 제 1 실시형태의 구체적인 효과에 대해서 설명한다. 도 5는 도 3의 제 2 전극패턴(81)과 도 4의 제 2 도체패턴(91)의 관계를 모식적으로 나타낸 사시도이다. 도 5에 있어서는 하측의 캐패시터(50)의 표면 전극층(51)과 상측의 도체층(31)의 영역(Ra)이 대향하는 상태에서, 제 2 전극패턴(81)의 각 열에 대응하는 전극패턴(P10,P11)과, 제 2 도체패턴(91)의 각 열에 대응하는 도체패턴(P20,P21)과, 전극패턴(P10,P11)의 하방의 비아도체(71)에 대응하는 비아도체(V10,V11,V12,V13)와, 전극패턴(P10,P11)과 도체패턴(P20,P21) 사이의 비아도체(30)에 대응하는 비아도체(V20,V21,V22,V23)와, 도체패턴(P20,P21)의 상방의 비아도체(32)에 대응하는 비아도체(V30,V31,V32,V33)의 각각의 배치를 모식적으로 나타내고 있다. 또한, 그랜드 전위에 접속되는 제 1 전극패턴(80), 제 1 도체패턴(90)이나 클리어런스(Ca,Cb)에 대해서는 도 5에서는 생략하고 있다.
도 5에 있어서, 예를 들면 상부의 비아도체(V30)에 착안하면, 비아도체(V20)를 경유하여 비아도체(V10)에 이르는 경로와, 도체패턴(P20) 및 비아도체(V21)를 경유하여 비아도체(V11)에 이르는 경로와, 비아도체(V20) 및 전극패턴(P10)을 경유하여 비아도체(V12)에 이르는 경로와, 도체패턴(P20), 비아도체(V21), 전극패턴(P11)을 경유하여 비아도체(V13)에 이르는 경로가 존재한다. 즉, 비아도체(V30)는 다양한 경로로 캐패시터(50)측의 4개의 비아도체(V10∼V13)와 전기적으로 접속되어 있다. 상부의 비아도체(V31,V32,V33)에 대해서도 비아도체(V30)의 경우와 마찬가지로, 캐패시터(50)측의 4개의 비아도체(V10∼V13)의 각각과 전기적으로 접속되어 있다. 따라서, 예를 들면 중간의 비아도체(V20∼V23) 중 어느 하나에 접속불량이 발생하였다 하더라도, 상부의 비아도체(V30∼V33)와 하부의 비아도체(V10∼V13) 간의 전기적 접속을 유지할 수 있다.
이것에 대해서, 2개의 비아도체를 연결하는 전극패턴(P10,P11) 및 도체패턴(P20,P21)이 형성되지 않은 경우를 생각한다. 예를 들면, 도 5의 비아도체(V10,V20,V30)가 적층방향으로만 연결되고, 다른 비아도체 그룹과는 전기적으로 접속되지 않는 구조를 상정한다(예를 들면, 도 15 참조). 이 경우는 도 5와 같은 다양한 경로가 존재하지 않기 때문에, 예를 들면 비아도체(V20)에 접속불량이 발생하였다고 하면, 상부의 비아도체(V30)와 하부의 비아도체(V10) 간의 전기적 접속이 유지되지 않게 된다. 혹은 전극패턴(P10,P11) 및 도체패턴(P20,P21)이 동일한 패턴 형상(예를 들면, 모두 Y방향으로 연장 형성되는 패턴)을 가지는 경우를 생각하면, 이 경우도 도 5와 같은 다양한 경로가 존재하지 않는다. 즉, 예를 들면 공통의 전극패턴 및 도체패턴에 포함되는 2계통의 비아도체 그룹은 서로 접속되지만, 다른 2계통의 비아도체 그룹과는 전기적으로 접속되지 않는 구조가 된다. 따라서, 도 5의 구조에 비하면, 접속 신뢰성이 낮아지게 된다. 또한, 다양한 경로가 존재하는 도 5의 구조를 채용하는 것은 그 만큼 인덕턴스의 저하를 가능하게 한다는 효과도 있다.
또한, 도 3∼도 5에서는 캐패시터(50)의 표면 전극층(51)의 평면구조와 제 1 빌드업층(12)의 근접 도체층인 도체층(31)의 평면구조의 관계만을 설명하였으나, 다층의 제 1 빌드업층(12)을 구성하는 경우에는 하층측에서부터 교호로 도 3과 동일한 평면구조와 도 4와 동일한 평면구조를 갖도록 각각의 도체층을 구성하는 것이 바람직하다. 구체적으로는 N층의 도체층을 포함하는 제 1 빌드업층(12)에 대해서, 최하층은 도 4의 평면구조를 가지는 근접 도체층으로 하고, 이것보다 상층에 대해서는 하층측에서부터 짝수 번째의 도체층은 도 3과 같은 평면구조로 하고, 하층측에서부터 홀수 번째의 도체층은 도 4와 같은 평면구조로 하는 것이 좋다. 또한, 각 도체층에 있어서 도 3 또는 도 4와 동일한 평면구조로 하는 영역은 표면 전극층(51)과 적층방향에서 대향하는 영역이다. 이와 같은 구조로 함으로써, 배선기판(10)에 있어서 캐패시터(50)에서부터 반도체 칩(100)에 이르기까지의 접속 신뢰성을 한층 더 향상시킬 수 있다. 또, 캐패시터(50)의 이면 전극층(52)과 제 2 빌드업층(13)에 대해서는 반도체 칩(100)과 직접 대향하지 않기 때문에 그 중요성이 높지 않지만, 상술한 표면 전극층(51) 및 제 1 빌드업층(12)과 공통의 평면구조를 갖도록 하여도 좋다.
다음으로, 제 1 실시형태의 배선기판(10)의 제조방법에 대해서 도 6∼도 11을 참조하여 설명한다. 우선, 도 6에 나타낸 바와 같이 수용 구멍부(11a)를 가지는 코어재(11)를 제작하여 준비한다. 코어재(11)는, 예를 들면 1변이 400㎜인 정사각형의 평면형상과 두께 0.80㎜를 가지는 기재(基材)를 이용한다. 상기 코어재(11)의 소정 위치에 루터를 이용한 펀칭가공을 실시하여 수용 구멍부(11a)가 되는 관통구멍을 미리 형성하여 둔다. 또한, 코어재(11)로서는 필요에 따라서 양면에 동박이 점착된 동장 적층판을 이용하여도 좋다. 또, 도 6에 나타내는 코어재(11)는 수용 구멍부(11a)가 코어재(11)를 관통하는 관통구멍으로 되어 있으나, 코어재(11)의 상부에 형성한 오목부로 이루어지는 수용부를 형성하여도 좋다.
한편, 도 2의 구조를 가지는 캐패시터(50)를 제작하여 준비한다. 캐패시터(50)를 제작할 때에는, 세라믹 유전체층(53)이 되는 세라믹 그린시트에 니켈 페이스트를 스크린 인쇄하고 건조시켜서 내부 전극층(60,61)을 형성한다. 그리고, 내부 전극층(60)이 형성된 세라믹 그린시트와 내부 전극층(61)이 형성된 세라믹 그린시트를 교호로 적층하고, 적층방향으로 압압력을 부여하여 각 그린시트를 일체화함으로써 적층체를 형성한다. 이어서, 레이저 가공기를 이용하여 적층체에 복수의 비어 홀을 관통 형성하고, 니켈 페이스트를 각 비어 홀에 충전하여 비아도체(70,71)를 형성한다. 그리고, 적층체의 상면에 페이스트를 인쇄하여 표면 전극층(51)의 제 1 전극패턴(80) 및 제 2 전극패턴(81)이 되는 메탈라이즈층을 형성한다. 또, 적층체의 하면에 페이스트를 인쇄하여 이면 전극층(52)의 제 1 전극패턴(82) 및 제 2 전극패턴(83)이 되는 메탈라이즈층을 형성한다. 이어서, 적층체를 건조시킨 후에 탈지하고, 적층체를 소정 온도로 소정 시간 소성한다. 그 결과, 티탄산바륨 및 페이스트 중의 니켈이 동시 소결되어 세라믹 소결체가 얻어진다. 상기 세라믹 소결체의 상하에 형성된 표면 전극층(51)과 이면 전극층(52)에 대해서, 예를 들면 두께 10㎛ 정도의 전해 구리 도금을 실시하여 구리 도금층을 형성함으로써 캐패시터(50)가 완성된다.
이어서, 도 7에 나타낸 바와 같이 수용 구멍부(11a)의 저부에 박리 가능한 점착 테이프(200)를 밀착 배치한다. 이 점착 테이프(200)는 지지대(201)에 의해서 지지된다. 그리고, 마운트 장치를 이용하여 수용 구멍부(11a) 내에 캐패시터(50)를 수용하되, 점착 테이프(200)로 캐패시터(50)를 부착하여 임시 고정한다. 이어서, 도 8에 나타낸 바와 같이 수용 구멍부(11a)와 캐패시터(50)의 측면 사이의 간극에 디스펜서 장치를 이용하여 열경화성 수지로 이루어지는 수지 충전재(20)를 충전한다. 가열처리에 의해서 수지 충전재(20)를 경화시킴으로써, 수용 구멍부(11a)의 내부에 캐패시터(50)가 고정된다.
이어서, 도 9에 나타낸 바와 같이 캐패시터(50)가 고정된 후에 점착 테이프(200)를 박리한다. 그 후, 코어재(11)의 하면과 캐패시터(50)의 이면 전극층(52)에 잔존하는 점착재는 용제세정을 실시하고 연마함으로써 제거한다. 또, 캐패시터(50)의 표면 전극층(51)의 구리 도금층의 표면을 조화(粗化)하여 둔다. 이어서, 코어재(11) 및 캐패시터(50)의 각 상하면에 각각 에폭시 수지를 주성분으로 하는 필름상의 절연수지재료를 적층한다. 그리고, 진공 하에서 가압 가열함에 의해서 절연수지재료를 경화시켜서 상면측의 수지 절연층(14)과 하면측의 수지 절연층(17)을 형성한다.
이어서, 도 10에 나타낸 바와 같이 드릴기를 이용한 펀칭가공에 의해서 코어재(11)의 스루홀 도체(21)의 형성위치에 관통구멍을 형성한 후, 이 관통구멍에 대해서 무전해 구리 도금 및 전해 구리 도금을 실시함으로써 스루홀 도체(21)를 형성한다. 또, 스루홀 도체(21)의 공동부에 에폭시 수지를 주성분으로 하는 페이스트를 인쇄한 후, 경화함으로써 폐색체(22)를 형성한다. 한편, 코어재(11)의 상하의 수지 절연층(14,17)의 소정 위치에 레이저 가공을 실시하여 복수의 비어 홀을 형성하고, 이 비어 홀 내의 스미어를 제거하는 디스미어 처리를 실시한 후, 각 비어 홀 내에 비아도체(30,40)를 형성한다.
이어서, 도 11에 나타낸 바와 같이 수지 절연층(14,17)의 표면에 패터닝하여 도체층(31,41)을 각각 형성한다. 이어서, 수지 절연층(14)의 상면과 수지 절연층(17)의 하면에 각각 상술한 필름상의 절연수지재료를 적층하고, 진공 하에서 가압 가열함에 의해서 절연수지재료를 경화시켜서 수지 절연층(15,18)을 형성한다. 그리고, 수지 절연층(15,18)에 상술한 비아도체(30,40)와 같은 수법으로 복수의 비아도체(32,42)를 형성한다.
이어서, 도 1에 나타낸 바와 같이 수지 절연층(15)의 상부에 복수의 단자 패드(33)를 형성하고, 수지 절연층(18)의 하부에 복수의 BGA용 패드(43)를 형성한다. 이어서, 수지 절연층(15)의 상면과 수지 절연층(18)의 하면에 각각 감광성 에폭시 수지를 도포하고 경화시킴으로써 솔더 레지스트층(16,19)을 형성한다. 그 후, 솔더 레지스트층(16)에 개구부를 패터닝하고, 복수의 단자 패드(33)에 접속되는 복수의 솔더 범프(34)를 형성한다. 또, 솔더 레지스트층(19)에 개구부를 패터닝하고, 복수의 BGA용 패드(43)에 접속되는 복수의 솔더 볼(44)을 형성한다. 이상의 순서에 의하여 제 1 실시형태의 배선기판(10)이 완성된다.
또한, 배선기판(10)을 제조할 때에는 이미 설명한 바와 같이 캐패시터(50)의 표면 전극층(51)의 평면구조와 제 1 빌드업층(12)의 도체층(31)의 평면구조가 도 3 및 도 4에 나타내는 관계를 갖도록 함과 아울러, 제 1 빌드업층(12)을 더 다층화할 경우에는 도 3 및 도 4의 평면구조를 가지는 도체층을 교호로 적층 형성하는 것이 전제(前提)이다. 만일 모든 도체층이 공통의 평면구조(예를 들면, 도 4)를 갖는 경우에는 도체패턴과 클리어런스가 평면 내의 같은 위치에 형성되기 때문에, 적층방향으로 인가되는 압압력에 의해서 요철이 발생할 가능성이 있다. 이것에 대해서, 제 1 실시형태의 구조를 채용하면, 각 도체층의 도체패턴과 클리어런스가 평면방향으로 어긋난 위치에 형성되기 때문에, 배선기판(10)의 제조시에 상기한 요철의 발생을 방지하는 효과가 있다.
(제 2 실시형태)
다음으로, 제 2 실시형태의 배선기판(10)에 대해서 설명한다. 제 2 실시형태에 있어서는, 배선기판(10) 및 캐패시터(50)의 기본적인 구조에 대해서는 제 1 실시형태의 도 1∼도 3과 거의 공통되기 때문에 그 설명을 생략한다. 다만, 제 2 실시형태의 배선기판(10)은 제 1 및 제 2 빌드업층(12,13)의 적층수가 도 1의 것보다 많게 되도록 형성되는 것을 상정한다. 이 점에 관해서는 후술한다.
제 2 실시형태의 배선기판(10)의 제 1 빌드업층(12)(도 1) 중 캐패시터(50)에 근접하는 도체층(31)(제 1 도체층)의 평면구조에 대해서 설명한다. 도 12는 도체층(31) 중 캐패시터(50)의 표면 전극층(51)과 적층방향에서 근접하게 대향하는 영역(Ra)의 평면구조의 일례를 나타내는 도면이다. 도체층(31)의 영역(Ra)에는 그랜드 전위에 접속되는 제 1 도체패턴(90)과 전원 전압에 접속되는 제 2 도체패턴(91)이 형성되어 있다. 또한, 영역(Ra)의 형상과 방향은 제 1 실시형태의 도 4와 공통이다. 또, 도체층(31) 직하의 13개의 비아도체(30)의 배치에 대해서는 도 4와 공통이지만, 제 1 도체패턴(90) 및 제 2 도체패턴(91)의 배치가 도 4와는 다르다.
구체적으로는, 제 1 도체패턴(90)은 9개의 비아도체(30)의 상단(30a)에 접속되며, 각각의 비아도체(30)의 배치에 대응하는 9개의 고립된 패턴 부분으로 이루어진다. 한편, 제 2 도체패턴(91)은 도체층(31) 전체에 형성된 솔리드 형태의 패턴 형상을 가지며, 4개의 비아도체(30)의 상단(30b)과 접속되어 있다. 도체층(31)의 영역(Ra)에 있어서, 제 1 도체패턴(90)의 각각의 패턴 부분과 제 2 도체패턴(91) 사이는 소정의 클리어런스(Cc)를 두고서 서로 절연되어 있다.
이어서, 제 2 실시형태의 배선기판(10)의 제 1 빌드업층(12)(도 1) 중 도체층(31)(제 1 도체층)의 상층측에 더 형성되는 도체층(31a)(제 2 도체층)의 평면구조에 대해서 설명한다. 도 13은 도체층(31a) 중 도체층(31)의 경우와 같은 영역(Ra)의 평면구조의 일례를 나타내는 도면이다. 또한, 도체층(31a)은 도 1의 제 1 빌드업층(12)의 도체층(31)과 공통의 단면구조로 형성되는 것으로 한다. 도체층(31a)의 영역(Ra)에는 그랜드 전위에 접속되는 제 3 도체패턴(92)과 전원 전압에 접속되는 제 4 도체패턴(93)이 형성되어 있다. 도체층(31a) 직하의 13개의 비아도체(30)의 배치에 대해서는 도 12와 공통이다.
도 13에 나타낸 바와 같이, 제 3 도체패턴(92)은 9개의 비아도체(30)의 상단(30c)에 접속되며, 도체층(31a) 전체에 형성된 솔리드 형태의 패턴 형상을 가지고 있다. 한편, 제 4 도체패턴(93)은 4개의 비아도체(30)의 상단(30d)과 접속되며, 각각의 비아도체(30)의 배치에 대응하는 4개의 고립된 패턴 부분으로 이루어진다. 도체층(31a)의 영역(Ra)에 있어서, 제 3 도체패턴(92)과 제 4 도체패턴(93)의 각각의 패턴 부분 사이는 소정의 클리어런스(Cd)를 두고서 서로 절연되어 있다.
제 2 실시형태의 구조에 있어서, 하층측에서부터 순서대로 캐패시터(50)의 표면 전극층(51)의 제 1 전극패턴(80)(도 3)과, 도체층(31)의 제 2 도체패턴(91)과, 도체층(31a)의 제 3 도체패턴(92)에 각각 솔리드 형태의 패턴 형상이 형성되어 있다. 그 중 제 1 전극패턴(80) 및 제 3 도체패턴(92)이 그랜드 전위에 접속되는 것에 대해서 제 2 도체패턴(91)은 전원 전압에 접속된다. 즉, 그랜드 전위에 접속되는 솔리드 형태의 패턴 형상과 전원 전압에 접속되는 솔리드 형태의 패턴 형상이 교호로 형성되어 있는 점에서 제 1 실시형태와는 다르다. 또, 도체층(31)의 제 1 도체패턴(90)과 도체층(31a)의 제 4 도체패턴(93)에 대해서는 비아도체 그룹의 배치에 대응하는 고립된 복수의 패턴 부분(복수의 도체패턴)으로 이루어지는 점에서 제 1 실시형태와는 다르다.
이하, 도 14를 참조하여 제 2 실시형태의 구체적인 효과에 대해서 설명한다. 도 14는 제 1 실시형태의 도 5와 같은 관점에서, 도 3의 각 전극패턴(80,81)과 도 12 및 도 13의 각 도체패턴(90∼93)과의 관계를 모식적으로 나타낸 사시도이다. 도 14에서는 하측에서부터 순서대로 캐패시터(50)의 표면 전극층(51), 도체층(31)의 영역(Ra), 도체층(31a)의 영역(Ra)이 적층방향에서 대향하는 상태에 있다. 도 14에서는 캐패시터(50)의 표면 전극층(51)의 하측에 있어서 전원 전압 측의 비아도체(71)에 대응하는 1개의 비아도체(V50)에 착안하고, 이 비아도체(V50)를 기점으로 하는 전기적 접속을 생각한다.
우선, 비아도체(V50)의 상단은 제 2 전극패턴(81)의 일방의 열(列)에 대응하는 전극패턴(P50)에 접속되며, 이 전극패턴(P50)을 통해서 상방의 비아도체(30)에 대응하는 2개의 비아도체(V51,V52)에 접속된다. 그리고, 비아도체(V51,V52)는 상방의 도체층(31)에 도달하여 솔리드 형태의 제 2 도체패턴(91)을 통해서 상방의 비아도체(30)에 대응하는 4개의 비아도체(V53,V54,V55,V56)에 접속된다. 그리고, 이와 같은 비아도체(V53∼V56)는 상방의 도체층(31a)에 도달하여 제 4 도체패턴(93)에 있어서의 4개의 고립된 패턴 부분(P51,P52,P53,P54)에 접속된다.
이와 같이 캐패시터(50)에서 착안한 1개의 비아도체(V50)에 대해서 상방의 다양한 경로가 존재하고 있다. 또, 도 14에서는 도시하지 않았으나, 캐패시터(50)에 있어서 그랜드 전위 측의 비아도체(70) 중 1개에 착안하였다 하더라도, 상방의 도체층(31)에서 제 1 도체패턴(90)을 통해서 9개의 비아도체(30)에 접속되기 때문에, 이 경우도 다양한 경로가 존재한다.
이상과 같이 제 2 실시형태에 의하면, 캐패시터(50)와의 접속에 필요한 비아도체 그룹에 접속불량이 발생하였다 하더라도 다양한 경로에 의해서 접속 신뢰성을 높임으로써, 캐패시터(50)의 용량값이 변동하는 등의 문제를 방지할 수 있다. 또, 접속 신뢰성의 면에서의 효과에 더하여, 제 2 실시형태에서는 솔리드 형태의 도체패턴이 그랜드 전위와 전원 전압 양방에 대해서 형성되기 때문에, 예를 들면 전원의 강화나 쉴드 효과의 향상 등의 효과를 얻을 수 있다.
또한, 제 2 실시형태의 배선기판(10)의 제조방법에 대해서는 제 1 실시형태의 도 6∼도 11과 거의 같은 수법을 적용할 수 있다. 이 경우, 상술한 바와 같이 캐패시터(50)에 근접하는 도체층(31)의 상부에 도체층(31)과 같은 형성방법으로 도체층(31a)을 형성할 필요가 있다.
이상, 제 1 및 제 2 실시형태에 의거하여 본 발명의 내용을 구체적으로 설명하였으나, 본 발명은 상술한 각 실시형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양한 변경을 실시할 수 있다.
예를 들면, 도 3의 평면구조에서는 갈지자형으로 배치되는 비아도체 그룹 중 4개의 비아도체(71)의 상단(71a)에 접속되는 제 2 전극패턴(81)을 복수 열로 구분하여 형성한 예를 나타내고 있으나, 9개의 비아도체(70)의 상단(70a)에 접속되는 제 1 전극패턴(80)을 복수 열로 구분(도 3의 예에서는 3열)하여 형성하고, 제 2 전극패턴(81)을 솔리드 형태로 형성하여도 좋다. 이 경우에는 도 4의 평면구조도 도 3과 같은 관계에 따라서 형성할 필요가 있다. 또, 도 3 및 도 4의 예에서는 제 2 전극패턴(81)의 각 열의 연장방향이 X방향이고, 제 2 도체패턴(91)의 각 열의 연장방향이 Y방향인 경우를 나타내고 있으나, 양자의 연장방향은 서로 거의 직교하면 되며, X방향/Y방향에 한정되지 않는다. 또, 제 1 및 제 2 실시형태에서는 제 1 전위로서의 그랜드 전위와 제 2 전위로서의 전원 전압을 이용하는 경우를 설명하였으나, 양자는 반대로 하여도 좋고, 또 제 1 전위 및 제 2 전위를 각각 소망하는 전위값으로 설정하여도 좋다.
또, 제 2 실시형태에 있어서의 도 12∼도 14의 예에서는 캐패시터(50)의 상층에, 캐패시터(50)에 근접하는 도체층(31)과 이 도체층(31)의 상층측에 인접 배치되는 도체층(31a)을 형성하는 경우를 설명하였으나, 예를 들면 도 12의 도체층(31)과 도 13의 도체층(31a)을 교호로 적층 형성함에 의해서 더욱더 다층의 배선기판(10)을 구성하여도 좋다.
또한, 상기한 실시형태에서는 캐패시터(50)를 내장하는 캐패시터 내장 배선기판에 대해서 본 발명을 적용하는 경우를 설명하였으나, 캐패시터(50)에 한정하지 않고 다양한 부품을 내장하는 부품 내장 기판에 대해서도 넓게 본 발명을 적용할 수 있다. 또, 배선기판(10)의 구조나 재료 혹은 구체적인 제조공정에 대해서는 본 실시형태의 내용에 한정되는 일 없이 여러 가지로 변경 가능한 것은 당연하다.
본 명세서는 2009년 12월 15일에 출원한 일본국 특허출원 2009-284608에 의거한다. 그 내용은 모두 여기에 포함하여 둔다.
이상과 같이, 본 발명은 부품(캐패시터)이 수용되는 코어재와, 절연층 및 도체층을 교호로 적층 형성한 적층부를 구비한 부품(캐패시터) 내장 배선기판에 대해서 적용되는 것이며, 전위 공급시의 접속 신뢰성을 향상시키는 것에 적합하다.
10 - 배선기판 11 - 코어재
11a - 수용 구멍부 12 - 제 1 빌드업층
13 - 제 2 빌드업층 14,15,17,18 - 수지 절연층
16, 19 - 솔더 레지스트층 20 - 수지 충전재
21 - 스루홀 도체 22 - 폐색체(閉塞體)
31,31a,41 - 도체층 30,32,40,42 - 비아도체
33 - 단자 패드 34 - 솔더 범프
43 - BGA용 패드 44 - 솔더 볼
50 - 캐패시터 51 - 표면 전극층
52 - 이면 전극층 53 - 세라믹 유전체층
60,61 - 내부 전극층 70,71 - 비아도체
80,82 - 제 1 전극패턴 81,83 - 제 2 전극패턴
90 - 제 1 도체패턴 91 - 제 2 도체패턴
92 - 제 3 도체패턴 93 - 제 4 도체패턴
100 - 반도체 칩 101 - 패드
200 - 점착 테이프 201 - 지지대
Ca,Cb,Cc,Cd - 클리어런스

Claims (11)

  1. 오목부 또는 관통구멍으로서 수용부가 형성된 코어재와, 유전체층과 전극층이 교호로 적층되며 상기 코어재에 수용되는 캐패시터와, 상기 코어재의 적어도 상면측에 절연층 및 도체층을 교호로 적층 형성한 적층부를 구비한 캐패시터 내장 배선기판으로서,
    제 1 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 1 비아도체 그룹과;
    제 2 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 2 비아도체 그룹과;
    상기 캐패시터의 표면의 표면 전극층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 전극패턴과;
    상기 표면 전극층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열(列)로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 전극패턴과;
    상기 적층부 중 상기 캐패시터와 근접하게 대향 배치되는 근접 도체층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 도체패턴과;
    상기 근접 도체층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 도체패턴;을 구비하며,
    상기 제 2 전극패턴은 제 1 방향으로 나란히 배치되는 소정 수의 캐패시터측 비아도체를 연결하는 패턴 형상이고, 상기 제 2 도체패턴은 상기 제 1 방향과 교차하는 제 2 방향으로 나란히 배치되는 소정 수의 적층부측 비아도체를 연결하는 패턴 형상인 것을 특징으로 하는 캐패시터 내장 배선기판.
  2. 청구항 1에 있어서,
    상기 제 1 비아도체 그룹 및 상기 제 2 비아도체 그룹을 포함하는 복수의 비아도체는 면(面)방향에 있어서 격자상 또는 갈지자형으로 배치되어 있는 것을 특징으로 하는 캐패시터 내장 배선기판.
  3. 청구항 1에 있어서,
    상기 제 2 도체패턴은 상기 제 1 방향과 직교하는 제 2 방향으로 나란히 배치되는 상기 소정 수의 적층부측 비아도체를 연결하는 패턴 형상인 것을 특징으로 하는 캐패시터 내장 배선기판.
  4. 청구항 1에 있어서,
    상기 제 1 전위는 그랜드 전위이고, 상기 제 2 전위는 전원 전압인 것을 특징으로 하는 캐패시터 내장 배선기판.
  5. 청구항 1에 있어서,
    상기 적층부 중, 상기 근접 도체층의 상층에는 상기 표면 전극층과 동일 패턴으로 형성되는 도체층과 상기 근접 도체층과 동일 패턴으로 형성되는 도체층이 교호로 적층되어 있는 것을 특징으로 하는 캐패시터 내장 배선기판.
  6. 청구항 1 또는 청구항 3에 있어서,
    상기 복수의 제 2 전극패턴은 동일한 간격으로 평행 배치되는 동일한 긴 직사각형상의 패턴 형상이고,
    상기 복수의 제 2 도체패턴은 동일한 간격으로 평행 배치되는 동일한 긴 직사각형상의 패턴 형상인 것을 특징으로 하는 캐패시터 내장 배선기판.
  7. 청구항 1 또는 청구항 3에 있어서,
    상기 표면 전극층에는 상기 복수의 제 2 전극패턴과 소정의 클리어런스를 두고서 상기 제 1 전극패턴이 솔리드 형태로 형성되고,
    상기 근접 도체층에는 상기 복수의 제 2 도체패턴과 소정의 클리어런스를 두고서 상기 제 1 도체패턴이 솔리드 형태로 형성되어 있는 것을 특징으로 하는 캐패시터 내장 배선기판.
  8. 청구항 1, 청구항 4 또는 청구항 5 중 어느 한 항에 있어서,
    상기 적층부의 상부에는 상기 캐패시터보다 평면방향의 사이즈가 큰 반도체 소자가 얹어놓이는 것이 가능하고, 상기 반도체 소자의 이면에는 적층방향에서 상기 캐패시터와 겹치는 영역 내에 상기 제 1 전위에 접속되는 단자 그룹과 상기 제 2 전위에 접속되는 단자 그룹이 형성되어 있는 것을 특징으로 하는 캐패시터 내장 배선기판.
  9. 오목부 또는 관통구멍으로서 수용부가 형성된 코어재와, 유전체층과 전극층이 교호로 적층되며 상기 코어재에 수용되는 캐패시터와, 상기 코어재의 적어도 상면측에 절연층 및 도체층을 교호로 적층 형성한 적층부를 구비한 캐패시터 내장 배선기판으로서,
    제 1 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 1 비아도체 그룹과;
    제 2 전위와 전기적으로 접속되는 상기 전극층 및 상기 도체층을 적층방향으로 연결하는 제 2 비아도체 그룹과;
    상기 캐패시터의 표면의 표면 전극층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 전극패턴과;
    상기 표면 전극층에 형성되며, 상기 제 2 비아도체 그룹을 적어도 2개 이상의 비아도체로 이루어지는 복수의 그룹으로 구분하였을 때에 각 그룹 각각에 접속되는 복수의 제 2 전극패턴과;
    상기 적층부 중의 상기 캐패시터와 근접하게 대향 배치되는 제 1 도체층에 형성되며, 상기 제 1 비아도체 그룹을 이루는 복수의 비아도체 각각과 전기적으로 접속되는 복수의 제 1 도체패턴과;
    상기 제 1 도체층에 형성되며, 상기 제 2 비아도체 그룹과 전기적으로 접속되는 제 2 도체패턴과;
    상기 제 1 도체층의 상층 측에 인접하는 제 2 도체층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 3 도체패턴과;
    상기 제 2 도체층에 형성되며, 상기 제 2 비아도체 그룹을 이루는 복수의 비아도체 각각과 전기적으로 접속되는 복수의 제 4 도체패턴;을 구비하며,
    상기 제 2 전극패턴은 소정 수의 캐패시터측 비아도체를 연결하는 패턴 형상인 것을 특징으로 하는 캐패시터 내장 배선기판.
  10. 청구항 9에 있어서,
    상기 제 2 도체패턴은 상기 복수의 제 1 도체패턴과 소정의 클리어런스를 두고서 솔리드 형태로 형성되고,
    상기 제 3 도체패턴은 상기 복수의 제 4 도체패턴과 소정의 클리어런스를 두고서 솔리드 형태로 형성되는 것을 특징으로 하는 캐패시터 내장 배선기판.
  11. 판형상의 코어재와, 적어도 표면에 전극층이 형성되며 상기 코어재에 수용되는 부품과, 상기 코어재의 적어도 상면측에 절연층 및 도체층을 교호로 적층 형성한 적층부를 구비한 부품 내장 배선기판으로서,
    제 1 전위와 전기적으로 접속되는 상기 전극층과 상기 도체층을 적층방향으로 연결하는 제 1 비아도체 그룹과;
    제 2 전위와 전기적으로 접속되는 상기 전극층과 상기 도체층을 적층방향으로 연결하는 제 2 비아도체 그룹과;
    상기 전극층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 전극패턴과;
    상기 전극층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 전극패턴과;
    상기 적층부 중 상기 부품과 근접하게 대향 배치되는 근접 도체층에 형성되며, 상기 제 1 비아도체 그룹과 전기적으로 접속되는 제 1 도체패턴과;
    상기 근접 도체층에 형성되며, 상기 제 2 비아도체 그룹을 복수 열로 구분하였을 때의 각 열에 각각 접속되는 복수의 제 2 도체패턴;을 구비하며,
    상기 복수의 제 2 전극패턴 각각은 제 1 방향으로 나란히 배치되는 소정 수의 부품측 비아도체를 연결하는 패턴 형상이고, 상기 복수의 제 2 도체패턴 각각은 상기 제 1 방향과 직교하는 제 2 방향으로 나란히 배치되는 소정 수의 비아도체를 연결하는 패턴 형상인 것을 특징으로 하는 부품 내장 배선기판.
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