CN102474992B - 电容内置布线基板及配件内置布线基板 - Google Patents

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Abstract

提供一种即使通路导体组产生连接不良也可确保电位的供给路径并提高连接可靠性的电容内置布线基板，本发明的电容内置布线基板在芯材(11)中收容电容(50)，在其上下形成第1/第2堆积层(12、13)，具有连接到第1电位的第1通路导体组以及连接到第2电位的第2通路导体组，在电容(50)的表面电极层(51)上形成和第1通路导体组连接第1电极图案及与第2通路导体组连接的多个第2电极图案，在第1堆积层(12)的接近导体层(31)上形成连接到第1通路导体组的第1导体图案及连接到第2通路导体组的多个第2导体图案，第2电极图案和第2导体图案均具有连接规定个数的通路导体的图案形状，但延伸方向彼此正交。

Description

电容内置布线基板及配件内置布线基板
技术领域
本发明涉及一种在芯材上设置的收容部中收容了电容的电容内置布线基板。
背景技术
一直以来使用下述布线基板：将芯材配置在中央，在其上表面侧和下表面侧交互层积导体层及绝缘层，形成堆积(build-up)层。在该布线基板上放置半导体元件并构成封装时，为实现从外部基板提供到半导体元件的电源电压的稳定化和降低噪声，优选在封装上配置电容并连接到电源布线。这种情况下，为缩短电容和半导体元件之间的布线距离，提出了内置电容的布线基板的方案。作为这种电容内置布线基板，例如采用以下构造：在布线基板上设置收容部，将具有阵列状配置的多个通路导体(via-conductor)的通路阵列型电容收容到收容部的构造(例如参照专利文献1)。
一般情况下，通路阵列型的电容中，连接到正极用内部电极层的通路导体、及连接到负极用内部电极层的通路导体交互配置。因此，在形成于电容表面及背面的电极层上，需要分别形成与正极及负极对应的二种通路导体所连接的二种电极图案。这种电容的表面电极层例如以图15所示的平面构造形成。在图15中配置：连接到作为负极的接地的多个通路导体Va；以及连接到作为正极的电源电压的多个通路导体Vb。负极用的电极图案Pa具有与多个通路导体Va的上端一体连接的固体状的图案形状，与之相对，正极用的电极图案Pb划分为各通路导体Vb的上端、及其附近的独立的多个图案部分。在图15的表面电极层的上部设置布线基板中的多层的层积部，层积形成了与表面电极层同样的导电图案的导体层。层积部的上部例如放置半导体芯片。各自的通路导体Va、Vb经由贯通上层层积部的通路导体组，电连接到半导体芯片的各焊盘。
专利文献1：特开2007-318089号公报
专利文献2：特开2009-147177号公报
发明内容
在上述现有的布线基板中，电源电压及接地电位借助含有在层积方向上连接多段的通路导体的路径，提供到半导体芯片。但是在该构造中，可能产生通路导体的裂缝造成的连接不良。例如，即使一个通路导体Va产生连接不良，因形成固体状的电极图案Pa，所以不妨碍接地电位的供给。与之相对，在一个通路导体Vb产生连接不良时，妨碍了经由该位置的上部的通路导体的电源电压的供给，会无法向半导体芯片的特定的焊盘提供电源电压。或者即使可通过其他路径提供电源电压，也无法避免通路导体Vb的连接不良造成的阻抗增加。并且，这种情况下，为了确保接地电位的图案面积足够大，不希望与电源电压连接的电极图案Pb形成为面积大的固体状。
本发明用于解决这些问题，其目的在于提供一种电容内置布线基板，即使电容和层积部之间产生与在层积方向贯通的通路导体组的连接不良，也可实现可确保用于提供电位的路径的构造，避免阻抗增加的同时提高连接可靠性。
为解决上述课题，本发明的电容内置布线基板具有：芯材，作为凹部或贯通孔设置了收容部；电容，电介质层和电极层交互层积，被收容到上述芯材；层积部，在上述芯材的至少上表面侧上交互层积形成绝缘层及导体层，其特征在于，具有：第1通路导体组，在层积方向上连接与第1电位电连接的上述电极层及上述导体层；第2通路导体组，在层积方向上连接与第2电位电连接的上述电极层及上述导体层；第1电极图案，形成于上述电容的表面的表面电极层，与上述第1通路导体组电连接；多个第2电极图案，形成于上述表面电极层，分别连接到将上述第2通路导体组划分为多列时的各列；第1导体图案，形成于上述层积部中接近上述电容地相对配置的接近导体层，与上述第1通路导体组电连接；以及多个第2导体图案，形成于上述接近导体层，分别连接到将上述第2通路导体组划分为多列时的各列，上述第2电极图案是连接在第1方向排列配置的规定个数的电容侧通路导体的图案形状，上述第2导体图案是连接在和上述第1方向交叉的第2方向排列配置的规定个数的层积部侧通路导体的图案形状。
根据本发明的电容内置布线基板，在收容到芯材的收容部的电容的表面电极层上，形成与第1通路导体组连接的第1电极图案以及与第2通路导体组连接的多个第2电极图案，在芯材的上表面一侧的层积部的接近导体层上，形成与第1通路导体组连接的第1导体图像及与第2通路导体组连接的多个第2导体图案，因此相对第1电位构成包括第1通路导体组、第1电极图案、第1导体图案的路径，相对第2电位构成包括第2通路导体组、第2电极图案、第2导体图案的路径。并且，电容的表面电极层和层积部的接近导体层中，多个第2电极图案的各列和多个第2导体图案的各列以连接在彼此正交的方向排列的规定个数的通路导体的网眼状的关系形成。因此，存在经由各自的第2电极图案及第2导体图案而提供第2电位的多种路径，所以即使在第2通路导体组中产生裂缝造成的连接不良，也可切实确保提供第2电位的路径，可不导致阻抗增加地实现连接可靠性的提高。
在本发明中，含有上述第1通路导体组及上述第2通路导体组的多个通路导体的配置没有特别制约，例如可在面方向上栅格状或交错状配置。并且，上述第2导体图案例如可以是连接在和上述第1方向正交的第2方向排列配置的规定个数的层积部侧通路导体的图案形状。
在本发明中，上述第1电位可以是接地电位，上述第2电位可以是电源电压。并且，也可以是，上述层积部中，在上述接近导体层的上层，与上述表面电极层形成同一图案的导体层以及与上述接近导体层形成同一图案的导体层可交互层积。并且，上述多个第2电极图案及上述多个第2导体图案可是以同一间隔平行配置的同一长尺矩形的图案。并且，上述表面电极层中，上述第1电极图案与上述多个第2电极图案经由规定的间隙固体状形成，上述接近导体层中，上述第1导体图案与上述多个第2导体图案经由规定的间隙固体状形成。并且，在上述层积部的上部能够放置平面方向的尺寸大于上述电容的半导体元件。此时优选，在该半导体元件的背面，在层积方向上与上述电容重叠的区域内，形成与上述第1电位连接的端子组以及与上述第2电位连接的端子组。
并且，为解决上述课题，本发明的电容内置布线基板的其他方式是具有上述芯材和上述层积部的电容内置布线基板，其特征在于，具有：上述第1通路导体组及上述第2通路导体组；上述第1电极图案；多个第2电极图案，形成于上述表面电极层，在将上述第2通路导体组划分为至少由2个以上的通路导体构成的多组时，连接到各个组的每一个；多个第1导体图案，形成于上述层积部中接近上述电容地相对配置的第1导体层，与构成上述第1通路导体组的多个通路导体分别电连接；第2导体图案，形成于上述第1导体层，与上述第2通路导体组电连接；第3导体图案，形成于与上述第1导体层的上层侧邻接的第2导体层，与上述第1通路导体组电连接；以及第4导体图案，形成于上述第2导体层，与构成上述第2通路导体组的多个通路导体分别电连接，上述第2电极图案是连接规定个数的电容侧通路导体的图案形状。
根据本发明的电容内置布线基板的上述方式，电容的表面电极的第1电极图案及第2电极图案如上形成，在作为接近导体层的第1导体层上形成多个第1导体图案和第2导体图案，在其上层的第2导体层上形成第3导体图案和多个第4导体图案。并且，相对第1电位构成包括第1通路导体组、第1电极图案、多个第1导体图案、第3导体图案的路径，相对第2电位构成包括第2通路导体组、第2电极图案、第2导体图案、多个第4导体图案的路径。因此，当着眼于电容的任意的通路导体时，即使在贯通布线层积部的通路中产生连接不良，也可切实确保提供电位时的路径，可实现连接可靠性的提高。
在上述方式中，上述第2导体图案和上述第3导体图案的构成没有制约，例如可使上述第2导体图案与上述多个第1导体图案经由规定的间隙固体状形成，使上述第3导体图案和上述多个第4导体图案经由规定的间隙固体状形成。这样一来，可确保相对第1电位和第2电位两者的屏蔽效果。
进一步，本发明除了电容内置基板外，也可广泛适用于将配件收容到芯材的配件内置布线基板。在本发明的配件内置布线基板中，可实现和上述电容内置基板同样的作用、效果。
根据本发明，在电容内置布线基板中，电容的表面电极层的多个第2电极图案的每一个及层积部的接近导体层的多个第2导体图案的每一个的图案形状，形成连接在彼此正交的方向排列配置的规定个数的通路导体的网眼状，可通过与两个图案连接的第2通路导体组提供第2电位。因此，在提供第2电位时，存在基于第2电极图案和第2导体图案的配置的多种路径，所以即使因特定的通路导体的裂缝等产生连接不良，也可不妨碍第2电位的供给地实现连接可靠性的提高。并且，也可有效防止伴随因通路导体的裂缝等造成的连接不良的阻抗增加。
附图说明
图1是表示第1实施方式的布线基板的概要截面构造的图。
图2是电容50的截面构造图。
图3是表示电容50的表面电极层51的平面构造的一例的图。
图4是表示第1堆积层12的导体层31中、与电容50的表面电极层51在层积方向上相对的区域Ra的平面构造的一例的图。
图5是说明第1实施方式的具体效果的图。
图6是说明第1实施方式的布线基板的制造方法的第1截面构造图。
图7是说明第1实施方式的布线基板的制造方法的第2截面构造图。
图8是说明第1实施方式的布线基板的制造方法的第3截面构造图。
图9是说明第1实施方式的布线基板的制造方法的第4截面构造图。
图10是说明第1实施方式的布线基板的制造方法的第5截面构造图。
图11是说明第1实施方式的布线基板的制造方法的第6截面构造图。
图12是表示在第2实施方式中，第1堆积层12的导体层31中，在层积方向上与电容50的表面电极层51相对的区域Ra的平面构造的一例的图。
图13是表示在第2实施方式中，第1堆积层12的导体层31a中，与导体层31同样的区域Ra的平面构造的一例的图。
图14是说明第2实施方式的具体效果的图。
图15是表示现有的电容内置布线基板中的表面电极层的平面构造的图。
具体实施方式
以下作为本发明的优选实施方式，依次说明适用了本发明的布线基板的二种实施方式。但以下所述的各实施方式是适用了本发明的技术思想的方式的例子，本发明不受本实施方式的内容的限定。
(第1实施方式)
图1是表示第1实施方式的布线基板的概要的截面构造的图。图1所示的电容内置布线基板10(以下简称为布线基板10)具有包括芯材11、芯材11的上表面侧的第1堆积层12(层积部)、芯材11的下表面侧的第2堆积层13(层积部)的构造。第1实施方式的布线基板10在其内部内置作为芯片配件的电容50，并且在上部放置作为半导体元件的半导体芯片100。
芯材11例如由含有玻璃纤维的环氧树脂构成。芯材11上形成收容孔部11a，该收容孔部11a将中央区域以矩形贯通，在该收容孔部11a中，电容50以埋入的状态被收容。收容孔部11a和电容50的侧面之间的间隙部中，填充树脂填充材料20。在第1实施方式中，电容50是在正极和负极之间形成规定容量的通路阵列型的电容，借助表面形成的表面电极层51与第1堆积层12电连接，并借助背面形成的背面电极层52与第2堆积层13电连接。此外，稍后论述电容50的具体构造。树脂填充材料20例如由热硬化性树脂构成，吸收电容50相对芯材11的变形地进行作用。
第1堆积层12具有层积形成以下层的构造：芯材11的上部的树脂绝缘层14；树脂绝缘层14的上部的树脂绝缘层15；树脂绝缘层15的上部的阻焊层16。在树脂绝缘层14的上表面形成导体层31，树脂绝缘层15的上表面形成多个端子焊盘33。在树脂绝缘层14的规定处设置多个通路导体30，该通路导体30在层积方向上连接导通电容50的表面电极层51和导体层31。并且，在树脂绝缘层15的规定处设置多个通路导体32，该通路导体32在层积方向上连接导通导体层31和多个端子焊盘33。阻焊层16在多处开口，露出多个端子焊盘33，在此形成多个焊锡凸块34。各焊锡凸块34连接到放置在布线基板10上的半导体芯片100的各焊盘101。
第2堆积层13具有层积形成以下层的构造：芯材11的下部的树脂绝缘层17；树脂绝缘层17的下部的树脂绝缘层18；树脂绝缘层18的下部的阻焊层19。在树脂绝缘层17的下表面形成导体层41，树脂绝缘层18的下表面形成多个BGA用焊盘43。在树脂绝缘层17的规定处设置多个通路导体40，该通路导体40在层积方向上连接导通电容50的背面电极层52和导体层41。并且，在树脂绝缘层18的规定处设置多个通路导体42，该通路导体42在层积方向上连接导体层41和多个BGA用焊盘43。阻焊层19在多处开口，露出多个BGA用焊盘43，在此形成多个焊锡球44。将布线基板10作为BGA封装使用时，借助多个焊锡球44，未图示的外部基材和布线基板10的各部之间可电连接。
并且，芯材11上形成在层积方向上贯通外周区域的多个通孔导体21。通孔导体21的内部例如被玻璃环氧等构成的闭塞体22掩埋。通孔导体21及闭塞体22贯通第1堆积层12的树脂绝缘层14而延伸形成到导体层31为止，并且贯通第2堆积层13的树脂绝缘层17而延伸形成到导体层41为止。这样一来，上侧的导体层31和下侧的导体层41的规定处通过通孔导体21在层积方向上连接导通。
接着参照图2及图3说明图1的电容50的构造。图2表示电容50的截面构造。第1实施方式的电容50由陶瓷烧结体构成，具有层积形成多个陶瓷电介质层53的构造，该陶瓷烧结体例如由钛酸钡等高介电率陶瓷构成。如图2所示，在各陶瓷电介质层53之间，内部电极层60和内部电极层61交互形成。一个内部电极层60作为负极用电极作用，另一个内部电极层61作为正极用电极作用，两个电极夹持各陶瓷电介质层53而相对，从而形成规定的电容。
电容50中形成多个通路导体70、71，该多个通路导体70、71在层积方向上贯通所有陶瓷电介质层53的多个通路孔中埋入镍等。通路导体70作为负极用的第1通路导体组作用，通路导体71作为正极用的第2通路导体组作用，这两种通路导体70、71交互配置。并且，负极用的通路导体70与内部电极层60连接，正极用的通路导体71与内部电极层61连接。
在电容50的表面的表面电极层51上，第1电极图案80和第2电极图案81分别形成。负极用的第1电极图案80与多个通路导体70的上端电连接，正极用的第2电极图案81与多个通路导体71的上端电连接。另一方面，在电容50的背面的背面电极层52上，第1电极图案82和第2电极图案83分别形成。负极用的第1电极图案82与多个通路导体70的下端电连接，正极用的第2电极图案83与多个通路导体71的下端电连接。
在第1实施方式中，提供到半导体芯片100的电源电压和接地电位中，假设将电源电压(第2电位)连接到电容50的正极，将接地电位(第1电位)连接到电容50的负极。因此，在电容50的上侧，经由图1的焊锡凸块34、端子焊盘33、通路导体32、导体层31、通路导体30，半导体芯片100的接地电位用的焊盘101和第1电极图案80之间电连接，并且半导体芯片100的电源电压用焊盘101和第2电极图案81之间电连接。同样，在电容50的下侧，经由图1的通路导体40、导体层41、通路导体42、BGA用焊盘43、焊锡球44，第1电极图案82和外部基材的接地电位用的端子之间电连接，并且第2电极图案83和外部基材的电源电压用的端子之间电连接。
其次，图3表示电容50的表面电极层51的平面构造的一例。如上所述，表面电极层51中形成与接地电位连接的第1电极图案80、与电源电压连接的第2电极图案81。在图3的下部，为方便图示，显示X方向及Y方向。表面电极层51是被与X方向及Y方向分别平行的各条边包围的大致正方形的区域。第1电极图案80具有在整个表面电极层51上形成的固体状的图案形状，包围第2电极图案81地配置。并且，第2电极图案81具有在Y方向上划分为细长的2列的图案形状。
如图3所示，与在表面电极层51正下方交错状配置的13个通路导体70、71对应，第1电极图案80与9个通路导体70的上端70a连接，第2电极图案81与4个通路导体71的上端71a连接。第2电极图案81的各列连接在Y方向排列配置的2个通路导体71的上端71a。构成第2电极图案81的2列均具有同一长尺矩形的图案形状，以同一间隔平行配置。在表面电极层51中，第1电极图案80和第2电极图案81之间借助规定的间隙Ca彼此绝缘。
此外在图3中，配置了9个(3×3)通路导体70、及4个(2×2)通路导体71，但这仅是一例，配置较多通路导体70、71时，也可实现和上述一样的构造。例如，也可配置16个(4×4)通路导体70、及9个(3×3)通路导体71。此时的第2电极图案81划分为分别连接在Y方向上排列配置的3个通路导体71的上端71a的3列。将其普遍化，则当X方向配置M个、Y方向配置N个通路导体71时，例如可划分为分别连接N个通路导体71的上端71a的M个列。
接着说明图1的第1堆积层12中，靠近电容50的导体层31(接近导体层)的平面构造。图4表示导体层31中，在层积方向上与电容50的表面电极层51靠近并相对的区域Ra的平面构造的一例。导体层31的区域Ra上形成：与接地电位连接的第1导体图案90；与电源电压连接的第2导体图案91。区域Ra和图3时一样，是图4的下部显示的、分别被与X方向/Y方向平行的各边包围的大致正方形的区域。第1导体图案90具有在整个导体层31上形成的固体状的图案形状，包围第2导体图案91地配置。并且，第2导体图案91具有在X方向上划分为细长的2列的图案形状。
如图4所示，导体层31的正下方的13个通路导体30与电容50的13个通路导体70、71在XY平面内，在同一位置上交错状配置。第1导体图案90与连接到接地电位的、延伸到通路导体70上方的9个通路导体30的上端30a连接，第2导体图案91与连接到电源电压的、延伸到4个通路导体71的上方的4个通路导体30的上端30b连接。第2导体图案91的各列连接在X方向上排列配置的2个通路导体30的上端30b。构成第2导体图案91的2列均具有同一长尺矩形的图案形状，以同一间隔平行配置。在导体层31的区域Ra中，第1导体图案90和第2导体图案91之间借助规定的间隙Cb彼此绝缘。
在此说明图3的第2电极图案81的配置和图4的第2导体图案91的配置的不同。在图3所示的电容50一侧，第2电极图案81的各列的通路导体71在Y方向上排列配置，与之相对，在图4所示的导体层31一侧，第2导体图案91的各列的通路导体30在X方向上排列配置。换言之，电容50的第2电极图案81、及第1堆积层12的导体层31的第2导体图案91的关系是：构成它们的各列上下相对，同时各自的图案形状的延伸方向彼此正交。第1实施方式通过采用图3及图4所示的图案配置，可获得以下效果：提高电容50和半导体芯片100之间的电位的供给路径中的连接可靠性。
以下参照图5说明第1实施方式的具体效果。图5是表示图3的第2电极图案81和图4的第2导体图案91的关系的示意透视图。在图5中，在下侧的电容50的表面电极层51和上侧的导体层31的区域Ra相对的状态下，示意了和第2电极图案81的各列对应的电极图案P10、P11，和第2导体图案91的各列对应的导体图案P20、P21，和电极图案P10、P11的下方的通路导体71对应的通路导体V10、V11、V12、V13，和电极图案P10、P11与导体图案P20、P21之间的通路导体30对应的通路导体V20、V21、V22、V23，和导体图案P20、P21的上方的通路导体32对应的通路导体V30、V31、V32、V33的各自的配置示意图。此外，对于和接地连接的第1电极图案80、第1导体图案90、间隙Ca、Cb在图5中省略。
在图5中，例如着眼于上部的通路导体V30时，存在以下路径：经由通路导体V20到达通路导体V10的路径；经由导体图案P20及通路导体V21到达通路导体V11的路径；经由通路导体V20及电极图案P10到达通路导体V12的路径；经由导通图案P20、通路导体V21、电极图案P11到达通路导体V13的路径。即，通路导体V30以多种路径与电容50一侧的4个通路导体V10～V13电连接。对于上部通路导体V31、V32、V33，也和通路导体V30中一样，电连接到电容50一侧的4个通路导体V10～V13的每一个。因此，例如即使中间通路导体V20～V23的任意一个产生连接不良，也可保持上部的通路导体V30～V33和下部的通路导体V10～V13之间的电连接。
与之相对，考虑未形成连接2个通路导体的电极图案P10、P11及导体图案P20、P21的情况。例如假设以下构造：图5的通路导体V10、V20、V30仅在层积方向上连接，不电连接到其他通路导体组(例如参照图15)。这种情况下，因不存在图5的多种路径，所以例如当通路导体V20中产生连接不良时，难以保持上部的通路导体V30和下部的通路导体V10之间的电连接。或者，考虑电极图案P10、P11及导体图案P20、P21具有同一图案形状(例如均向Y方向延伸形成的图案)的情况，这种情况下也不存在图5所示的多种路径。即其构造是：例如通用的电极图案及导体图案中含有的双系统的通路导体组相互连接，但与其他的双系统的通路导体组没有电连接。因此，和图5的构造相比，连接可靠性变低。进一步，通过采用存在多种路径的图5的构造，还具有可降低阻抗的效果。
此外在图3～图5中，仅说明了电容50的表面电极层51的平面构造、与作为第1堆积层12的接近导体层的导体层31的平面构造的关系，但构成多层的第1堆积层12时，优选：从下层开始交互具有和图3相同的平面构造及和图4相同的平面构造，构成各自的导体层。具体而言，相对包括N层导体层的第1堆积层12，最下层是具有图4的平面构造的接近导体层，与其相比，对于上层，从下层一侧开始，第偶数个的导体层是和图3相同的平面构造，从下层一侧开始，第奇数个的导体层是和图4相同的平面构造即可。此外，在各导体层中，和图3或图4相同的平面构造的区域，是在层积方向上与表面电极层51相对的区域。通过这一构造，在布线基板10中可进一步提高从电容50到半导体芯片100为止的连接可靠性。并且，对于电容50的表面电极层52和第2堆积层13，因不与半导体芯片100直接相对，所以重要性不高，但具有与上述表面电极层51及第1堆积层12通用的平面构造即可。
接着参照图6～图11说明第1实施方式的布线基板10的构造方法。首先，如图6所示，制作并准备好具有收容孔部11a的芯材11。芯材11例如使用具有一边为400mm的正方形的平面形状和厚0.80mm的基材。通过对该芯材11的规定位置实施利用了槽刨机的开孔加工，提前形成作为收容孔部11a的贯通孔。此外，作为芯材11根据需要也可使用双面粘贴了铜箔的粘铜层积板。并且，图6所示的芯材11中，收容孔部11a是贯通芯材11的贯通孔，但也可形成由形成于芯材11的上部的凹部构成的收容部。
另一方面，制作并准备好具有图2的构造的电容50。在制作电容50时，向作为陶瓷电介质层53的陶瓷印制电路基板丝网印刷镍膏并使之干燥，形成内部电极层60、61。并且，交互层积形成了内部电极层60的陶瓷印制电路基板和形成了内部电极层61的陶瓷印制电路基板，在层积方向上施加推压力，使各印制电路基板一体化，形成层积体。接着使用激光加工设备对层积体贯通形成多个通孔，将镍膏填充到各通孔，形成通路导体70、71。并且，在层积体的上表面印刷膏剂，形成作为表面电极层51的第1电极图案80及第2电极图案81的喷镀金属层。并且，在层积体的下表面印刷膏剂，形成作为背面电极层52的第1电极图案82及第2电极图案83的喷镀金属层。接着在使层积体干燥后脱脂，以规定温度和规定时间烧制层积体。其结果是，钛酸钡及膏剂中的镍同时烧结，获得陶瓷烧结体。对形成在该陶瓷烧结体上下的表面电极层51和背面电极层52，例如进行厚10μm左右的镀电解铜，形成镀铜层，完成电容50。
接着如图7所示，将可剥离的胶带200紧密接触地配置到收容孔部11a的底部。该胶带200由支持台201支持。并且，使用装配装置在收容孔部11a内收容电容50，用胶带200粘贴并临时固定电容50。接着如图8所示，向收容孔部11a和电容50的侧面之间的间隙使用分配器装置填充由热硬化性树脂构成的树脂填充材料20。利用加热处理使树脂填充材料20硬化，从而在收容孔部11a内部固定电容50。
接着如图9所示，电容50固定后，剥离胶带200。之后，残留在芯材11的下表面和电容50的背面电极层52的粘合材料通过进行溶剂清洗并研磨而被去除。并且，使电容的表面电极层51的镀铜层的表面粗糙化。接着在芯材11及电容50的上下各面上分别层积以环氧树脂为主要成分的薄膜状绝缘树脂材料。并且，在真空下加压加热，从而使绝缘树脂材料硬化，形成上表面侧的树脂绝缘层14和下表面侧的树脂绝缘层17。
接着如图10所示，通过利用了钻头机的开孔加工，在芯材11的通孔导体21的形成位置上形成了贯通孔后，对该贯通孔实施无电解镀铜及电解镀铜，从而形成通孔导体21。并且，对通孔导体21的空洞部印刷了以环氧树脂为主要成分的膏剂后，通过硬化形成闭塞体22。另一方面，对芯材11的上下树脂绝缘层14、17的规定位置实施激光加工，形成多个通孔，在实施去除其中的污渍的去钻污处理后，在各通孔内形成通路导体30、40。
接着如图11所示，对树脂绝缘层14、17的表面实施图案形成，分别形成导体层31、41。接着在树脂绝缘层14的上表面和树脂绝缘层17的下表面分别层积上述薄膜状绝缘树脂材料，通过在真空下加压加热，使绝缘树脂材料硬化，形成树脂绝缘层15、18。并且，在树脂绝缘层15、18上，通过和上述通路导体30、40同样的方法形成多个通路导体32、42。
接着返回到图1，在树脂绝缘层15的上部形成多个端子焊盘33，在树脂绝缘层18的下部形成多个BGA用焊盘43。接着在树脂绝缘层15的上表面和树脂绝缘层18的下表面分别涂布感光性环氧树脂并使其硬化，从而形成阻焊层16、19。之后，在阻焊层16上将开口部进行图案形成，形成与多个端子焊盘33连接的多个焊锡凸块34。并且，在阻焊层19上将开口部进行图案形成，形成与多个BGA用焊盘43连接的多个焊锡球44。通过以上步骤完成第1实施方式的布线基板10。
此外，在制造布线基板10时，如上所述，电容50的表面电极层51的平面构造和第1堆积层12的导体层31的平面构造保持图3及图4所示的关系，并且在使第1堆积层12多层化时，前提是使具有图3及图4的平面构造的导体层交互层积形成。如果所有导体层具有共同的平面构造(例如图4)时，导体图案和间隙形成在平面内相同的位置，因此通过施加到层积方向的推压力，可能产生凹凸。与之相对，如采用第1实施方式的构造，则各导体层的导体图案和间隙在平面方向上形成在错开的位置，因此制造布线基板10时，具有防止发生上述凹凸的效果。
(第2实施方式)
接着说明第2实施方式的布线基板10。在第2实施方式中，布线基板10及电容50的基本构造基本与第1实施方式的图1～图3相同，因此省略说明。但假设第2实施方式的布线基板10中，第1及第2堆积层12、13的层积数比图1多地形成。对此稍后论述。
接着说明第2实施方式的布线基板10的第1堆积层12(图1)中、接近电容50的导体层31(第1导体层)的平面构造。图12表示导体层31中、与电容50的表面电极层51在层积方向上接近并相对的区域Ra的平面构造的一例。导体层31的区域Ra中形成：与接地电位连接的第1导体图案90；与电源电压连接的第2导体图案91。此外，区域Ra的形状和方向和第1实施方式的图4相同。并且，导体层31正下方的13个通路导体30的配置和图4相同，但第1导体图案90及第2导体图案91的配置和图4不同。
具体而言，第1导体图案90由连接到9个通路导体30的上端30a、与各通路导体30的配置对应的9个孤立的图案部分构成。另一方面，第2导体图案91具有形成在整个导体层31的固体状的图案形状，与4个通路导体30的上端30b连接。在导体层31的区域Ra中，第1导体图案90的各自的图案部分和第2导体图案91之间，借助规定的间隙Cc彼此绝缘。
接着说明第2实施方式的布线基板10的第1堆积层12(图1)中、形成在导体层31(第1导体层)的进一步上层一侧的导体层31a(第2导体层)的平面构造。图13表示导体层31a中和导体层31同样的区域Ra的平面构造的一例。此外，导体层31a通过与图1的第1堆积层12的导体层31共同的截面构造形成。导体层31a的区域Ra中形成与接地电位连接的第3导体图案92、与电源电压连接的第4导体图案93。导体层31a的正下方的13个通路导体30的配置和图12相同。
如图13所示，第3导体图案92与9个通路导体30的上端30c连接，具有形成在整个导体层31a的固体状的图案形状。而第4导体图案93由与4个通路导体30的上端30d连接、与各自的通路导体30的配置对应的4个孤立的图案部分构成。在导体层31a的区域Ra中，第3导体图案92和第4导体图案93的各图案部分之间，借助规定的间隙Cd彼此绝缘。
在第2实施方式的构造中，从下层一侧开始依次在电容50的表面电极层51的第1电极图案80(图3)、导体层31的第2导体图案91、及导体层31a的第3导体图案92上，分别形成固体状的图案形状。其中，第1电极图案80及第3导体图案92与接地电位连接，与之相对，第2导体图案91与电源电压连接。即，与第1实施方式的不同点在于：连接到接地电位的固体状的图案形状、及连接到电源电压的固体状的图案形状交互地形成。并且，对于导体层31的第1导体图案90、及导体层31a的第4导体图案93，与第1实施方式的不同点在于，由与通路导体组的配置对应的孤立的多个图案部分(多个导体图案)构成。
以下参照图14说明第2实施方式的具体效果。图14是从和第1实施方式的图5同样的观点出发，示意性地表示图3的各电极图案80、81和图12及图13的各导体图案90～93的关系的透视图。在图14中，从下侧开始，电容50的表面电极层51、导体层31的区域Ra、导体层31a的区域Ra依次在层积方向上变为相对的状态。在图14中，着眼于在电容50的表面电极层51的下方中、与电源电压一侧的通路导体71对应的1个通路导体V50，考虑以该通路导体V50为起点的电连接。
首先，通路导体V50的上端连接到和第2电极图案81的一列对应的电极图案P50，借助该电极图案P50连接到和上方的通路导体30对应的2个通路导体V51、V52。并且，通路导体V51、V52到达上方的导体层31，借助固体状的第2导体图案91连接到和上方的通路导体30对应的4个通路导体V53、V54、V55、V56。并且，这些通路导体V53～V56到达上方的导体层31a，连接到第4导体图案93中的4个孤立的图案部件P51、P52、P53、P54。
因此，对于电容50所着眼的1个通路导体V50，存在上方的多种路径。并且，图14中虽未图示，在电容50中即使着眼于接地一侧的通路导体70的一个，在上方的导体层31中，借助第1导体图案90连接到9个通路导体30，因此此时也存在多种路径。如上所述，通过第2实施方式，在与电容50连接时必需的通路导体组即使产生连接不良，也可通过多种路径提高连接可靠性，从而可防止电容50的容量值变动等问题。并且，除了连接可靠性的效果外，在第2实施方式中，固体状的导体图案相对接地和电源电压两者形成，因此例如可获得电源的强化效果、提高屏蔽效果等的效果。
此外，对第2实施方式的布线基板10的制造方法，可适用和第1实施方式的图6～图11基本相同的方法。这种情况下，如上所述，需要在接近电容50的导体层31的上部，以和导体层31相同的形成方法形成导体层31a。
以上根据第1及第2实施方式具体说明了本发明的内容，但本发明不限于上述各实施方式，在不脱离其主旨的范围内可进行多种变更。例如，在图3的平面构造中，交错状配置的通路导体组中，示例了将连接到4个通路导体71的上端71a的第2电极图案81划分为多列而形成的例子，也可以是：将连接到9个通路导体70的上端70a的第1电极图案80划分为多列(图3的例子中是3列)并形成，固体状形成第2电极图案81。这种情况下，图4的平面构造也需要和图3一样的关系形成。并且，在图3及图4的例子中，表示第2电极图案81的各列的延伸方向是X方向、第2导体图案91的各列的延伸方向是Y方向的情况，但两者的延伸方向只要彼此大致正交即可，不限定X方向/Y方向。并且，在第1及第2实施方式中，说明了使用作为第1电位的接地电位和作为第2电位的电源电压的情况，两者也可相反，进一步也可将第1电位及第2电位分别设定为所需的电压值。
并且，在第2实施方式中的图12～图14的例子中，说明了在电容50的上层形成接近电容50的导体层31、及与导体层31的上层一侧邻接配置的导体层31a的情况，例如也可以是，通过交互层积形成图12的导体层31和图13的导体层31a，构成较多层的布线基板10。
进一步，在上述实施方式中，说明了将本发明适用于内置电容50的电容内置布线基板的情况，本发明不限于电容50，也可广泛应用于内置多种配件的配件内置基板。并且，布线基板10的构造、材料或具体制造工艺不限于本实施方式的内容，当然可进行各种变更。
本说明书基于2009年12月15日申请的特愿2009-284608。其内容全部包含于本说明书中。
如上所述，本发明适用于配件(电容)内置布线基板，适于提供电位时提高连接可靠性，该配件(电容)具有收容了配件(电容)的芯材及交互层积形成绝缘层及导体层的层积部。
标记的说明
10布线基板
11芯材
11a收容孔部
12第1堆积层
13第2堆积层
14、15、17、18树脂绝缘层
16、19阻焊层
20树脂填充材料
21通孔导体
22闭塞体
31、31a、41导体层
30、32、40、42通路导体
33端子焊盘
34焊锡凸块
43BGA用焊盘
44焊锡球
50电容
51表面电极层
52背面电极层
53陶瓷电介质层
60、61内部电极层
70、71通路导体
80、82第1电极图案
81、83第2电极图案
90第1导体图案
91第2导体图案
92第3导体图案
93第4导体图案
100半导体芯片
101焊盘
200胶带
201支持台
间隙Ca、Cb、Cc、Cd

Claims (11)

1.一种电容内置布线基板，具有：芯材，作为凹部或贯通孔设置了收容部；电容，电介质层和电极层交互层积，被收容到上述芯材；以及层积部，在上述芯材的至少上表面侧上交互层积形成绝缘层及导体层，
该电容内置布线基板的特征在于，具有：
第1通路导体组，在层积方向上连接与第1电位电连接的上述电极层及上述导体层；
第2通路导体组，在层积方向上连接与第2电位电连接的上述电极层及上述导体层；
第1电极图案，形成于上述电容的表面的表面电极层上，与上述第1通路导体组电连接；
多个第2电极图案，形成于上述表面电极层上，分别连接到将上述第2通路导体组划分为多列时的各列；
第1导体图案，形成于上述层积部中接近上述电容地相对配置的接近导体层上，与上述第1通路导体组电连接；以及
多个第2导体图案，形成于上述接近导体层上，分别连接到将上述第2通路导体组划分为多列时的各列，
上述第2电极图案是连接在第1方向排列配置的规定个数的电容侧通路导体的图案形状，上述第2导体图案是连接在和上述第1方向交叉的第2方向排列配置的规定个数的层积部侧通路导体的图案形状。
2.根据权利要求1所述的电容内置布线基板，其特征在于，含有上述第1通路导体组及上述第2通路导体组的多个通路导体在面方向上栅格状或交错状配置。
3.根据权利要求1或2所述的电容内置布线基板，其特征在于，上述第2导体图案是连接在和上述第1方向正交的第2方向排列配置的上述规定个数的层积部侧通路导体的图案形状。
4.根据权利要求1所述的电容内置布线基板，其特征在于，上述第1电位是接地电位，上述第2电位是电源电压。
5.根据权利要求1或2所述的电容内置布线基板，其特征在于，上述层积部中，在上述接近导体层的上层，与上述表面电极层形成同一图案的导体层以及与上述接近导体层形成同一图案的导体层交互层积。
6.根据权利要求1或2所述的电容内置布线基板，其特征在于，上述多个第2电极图案是以同一间隔平行配置的同一长尺矩形的图案，上述多个第2导体图案是以同一间隔平行配置的同一长尺矩形的图案形状。
7.根据权利要求1或2所述的电容内置布线基板，其特征在于，
上述表面电极层中，上述第1电极图案与上述多个第2电极图案经由规定的间隙固体状形成，
上述接近导体层中，上述第1导体图案与上述多个第2导体图案经由规定的间隙固体状形成。
8.根据权利要求1或2所述的电容内置布线基板，其特征在于，
在上述层积部的上部能够放置平面方向的尺寸大于上述电容的半导体元件，
在该半导体元件的背面，在层积方向上与上述电容重叠的区域内，形成与上述第1电位连接的端子组以及与上述第2电位连接的端子组。
9.一种电容内置布线基板，具有：芯材，作为凹部或贯通孔设置了收容部；电容，电介质层和电极层交互层积，被收容到上述芯材；以及层积部，在上述芯材的至少上表面侧上交互层积形成绝缘层及导体层，
该电容内置布线基板的特征在于，具有：
第1通路导体组，在层积方向上连接与第1电位电连接的上述电极层及上述导体层；
第2通路导体组，在层积方向上连接与第2电位电连接的上述电极层及上述导体层；
第1电极图案，形成于上述电容的表面的表面电极层上，与上述第1通路导体组电连接；
多个第2电极图案，形成于上述表面电极层上，在将上述第2通路导体组划分为至少由2个以上的通路导体构成的多组时，连接到各个组的每一个；
多个第1导体图案，形成于上述层积部中接近上述电容地相对配置的第1导体层上，与构成上述第1通路导体组的多个通路导体分别电连接；
第2导体图案，形成于上述第1导体层上，将构成上述第2通路导体组的多个通路导体电连接；
第3导体图案，形成于与上述第1导体层的上层侧邻接的第2导体层上，将构成上述第1通路导体组的多个通路导体电连接；以及
第4导体图案，形成在上述第2导体层上，与构成上述第2通路导体组的多个通路导体分别电连接，
上述第2电极图案是连接规定个数的电容侧通路导体的图案形状。
10.根据权利要求9所述的电容内置布线基板，其特征在于，
上述第2导体图案和上述多个第1导体图案经由规定的间隙固体状形成，
上述第3导体图案和上述多个第4导体图案经由规定的间隙固体状形成。
11.一种配件内置布线基板，形成有板状的芯材及至少在表面形成的电极层，具有：收容在上述芯材中的配件；以及在上述芯材的至少上表面侧上交互层积形成有绝缘层及导体层的层积部，
该配件内置布线基板的特征在于，具有：
第1通路导体组，在层积方向上连接与第1电位电连接的上述电极层及上述导体层；
第2通路导体组，在层积方向上连接与第2电位电连接的上述电极层及上述导体层；
第1电极图案，形成于上述电极层上，与上述第1通路导体组电连接；
多个第2电极图案，形成于上述电极层上，分别连接到将上述第2通路导体组划分为多列时的各列；
第1导体图案，形成于上述层积部中接近上述配件地相对配置的接近导体层上，与上述第1通路导体组电连接；以及
多个第2导体图案，形成于上述接近导体层上，分别连接到将上述第2通路导体组划分为多列时的各列，
上述多个第2电极图案的每一个是连接在第1方向排列配置的规定个数的电容侧通路导体的图案形状，上述多个第2导体图案的每一个是连接在和上述第1方向交叉的第2方向排列配置的规定个数的通路导体的图案形状。
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