JP3540976B2 - 電気素子内蔵配線基板 - Google Patents
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Description
【発明の属する技術分野】
本発明は、LSIチップなどの電子部品を表面に実装可能であり、絶縁基板の内部にコンデンサなどの電気素子を内蔵した電気素子内蔵配線基板に関するものである。
【0002】
【従来技術】
近年、通信機器の普及に伴い、高速動作が求められる電子機器が広く使用されるようになり、さらにこれに伴って高速動作が可能なパッケージが求められている。このような高速動作を行うために、コンデンサ等の受動性の電気素子を絶縁基板内部に内蔵させて、受動性電気素子および配線部のインダクタンスを低減することが必要とされている。
【0003】
このような問題に対処する方法として、例えば、特開平11−220262号には、回路部品内蔵モジュールおよびその製造方法において、絶縁基板を構成する絶縁層をすべて無機フィラーと熱硬化性樹脂とを含む混合物によって形成した配線基板が提案されている。
【0004】
【発明が解決しようとする課題】
しかしながら、この特開平11−220262号の回路基板では、基板の絶対強度が弱く、また、剛性が低いために、例えば、配線基板表面に半導体素子をフリップチップ工法により実装する場合、配線基板が変形し、フリップチップ部が反ってしまう問題があった。
【0005】
また、強度を高める方法として、絶縁基板をガラスクロスに樹脂を含浸させたいわゆるプリプレグによって絶縁基板を構成することも提案されている。しかしながら、繊維体としてはガラスなど非常に限られた物質からなり、そのためにこのプリプレグ内に内蔵させたコンデンサ素子などの電気素子との熱膨張差が大きくなる場合があり、その結果、電気素子と配線基板内の配線回路層との接続性が変化したり、両者の熱膨張差によって発生する応力によって配線基板が変形し、そのために、配線基板表面の平坦性が失われ、半導体素子をフリップチップ実装することができないという問題があった。
【0006】
従って、本発明は、絶縁基板の内部にコンデンサなどの電気素子を内蔵してなる配線基板において、基板表面に半導体素子などをフリップチップ実装する場合においても優れた実装性と実装信頼性を具備するとともに、内蔵された電気素子と配線基板に設けられた配線回路層との接続信頼性に優れた電気素子内蔵配線基板を得ることを目的とするものである。
【0007】
【課題を解決するための手段】
本発明者らは、絶縁基板の内部に、コンデンサ素子などの電気素子を内蔵するとともに、前記絶縁基板の表面に電子部品を搭載する搭載面を具備してなる電気素子内蔵配線基板における上記の課題に対して検討を重ねた結果、絶縁基板を熱硬化性樹脂と無機フィラーとの混合物からなる第1の絶縁層と、繊維体中に熱硬化性樹脂を含浸してなる第2の絶縁層との積層構造体によって構成し、前記第1の絶縁層中に空隙部を形成し、該空隙部内に電気素子を内蔵するとともに、前記第2の絶縁層を前記絶縁基板の最表面に配置し、前記電気素子の電極と前記絶縁基板表面に形成されたランドとを前記第2の絶縁層を貫通して形成された金属粉末を充填したビアホール導体によって電気的に接続するとともに、電気素子と前記第1の絶縁層との熱膨張差を7×10−6/℃以下とすることによって上記目的が達成される。
【0008】
即ち、電気素子を熱硬化性樹脂と無機フィラーとの混合物からなる第1の絶縁層に内蔵させることによって、この絶縁体がフィラーの種類、量などによって絶縁層の熱膨張係数を容易に変えることができるために、内蔵する電気素子の熱膨張係数に容易に整合させることができる。そのために、熱膨張差に起因する応力の発生を抑制し、配線基板の変形や配線基板の配線回路層と電気素子との接続信頼性を高めることができる。
【0009】
しかし、熱硬化性樹脂と無機フィラーとの混合物からなる第1の絶縁層のみよって絶縁基板を構成すると、基板全体の強度が低く、特に表面の平坦性も損なわれやすい。そこで、本発明によれば、この熱硬化性樹脂と無機フィラーとの混合物からなる絶縁層の上面あるいは下面に、繊維体中に熱硬化性樹脂を含浸してなる第2の絶縁層を積層することによって、第1の絶縁層による強度の低下を抑制するとともに、配線基板の表面の平坦性をも向上し、半導体素子などののフリップチップ実装する場合においても十分に適用できる配線基板を得ることができる。
【0010】
特に、上記の構成において、前記第1の絶縁層が、熱硬化性樹脂を30〜65体積%と、無機フィラーを35〜70体積%の割合で含有することが望ましく、前記無機フィラーが、SiO2、Al2O3、AlNおよびSi3N4から選ばれる少なくとも1種であることが望ましい。
【0011】
また、前記第1の絶縁層および第2の絶縁層中の熱硬化性樹脂としては、ポリフェニレンエーテル系樹脂、エポキシ系樹脂、シアネート系樹脂から選ばれる少なくとも1種が好適に用いられる。
【0012】
さらに、前記電気素子としては、積層セラミックコンデンサを内蔵させることによって信号のノイズ除去を行なうことができる。
【0013】
また、前記第1の絶縁層に、金属粉末を充填したビアホール導体が形成されてなることによって配線基板の小型化を図ることができる。
【0014】
【発明の実施の形態】
本発明の電気素子内蔵配線基板の一実施例における概略断面図を示す図1をもとに詳細に説明する。本発明における配線基板Aは、絶縁基板1の内部にキャビティ2が形成されており、そのキャビティ2内にコンデンサ素子3が内蔵されている。また、配線基板Aのコンデンサ素子3が内蔵される直上には、電子部品として半導体素子4が実装されている。
【0015】
本発明において、配線基板Aにおける絶縁基板1は、コンデンサ素子3を内蔵する部分が熱硬化性樹脂と無機フィラーとの混合物からなる第1の絶縁層(以下、単にCPC層という。)1aによって構成されており、絶縁基板1の半導体素子4が実装される表面側、および/またはハンダボールパッドや接続ピンなどの接続端子が配設される裏面側に、少なくとも1層以上の繊維体中に熱硬化性樹脂を含浸してなる第2の絶縁層(以下、単にプリプレグ層という。)1bが積層形成されている。
(CPC層)
コンデンサ素子3を内蔵するCPC層1aは、熱硬化性樹脂と無機質フィラーとの複合体からなるものであるが、無機フィラーには、例えば、SiO2、Al2O3、AlNおよびSi3N4の群から選ばれる少なくとも1種を好適に用いることができる。無機フィラーは熱硬化性樹脂に対して、35〜70体積%の割合で含有させることが望ましく、用いる無機フィラーの平均粒径は1.0〜20μmの範囲が最適である。このCPC層は、1層当たりの厚みが50〜150μm程度であって、内蔵するコンデンサ素子などの電気素子の大きさに応じて適宜積層されて所定の厚みに形成されている。
【0016】
また、このCPC層は、熱膨張係数を任意に制御できる利点を生かし、内蔵する電気素子との−65〜250℃の熱膨張差を7×10−6/℃以下、特に5.5以下とすることが必要である。これは、CPC層に電気素子を内蔵してもこの熱膨張差が大きいとこの熱膨張差によって発生する応力が大きくなり、これによって配線基板の変形などによってフリップチッフ゜実装が難しく、また電気素子と配線基板内の配線回路層との接続性が損なわれてしまい、電気素子による特性が得られないためである。
(プリプレグ層)
一方、プリプレグ層1bは、繊維体とこの繊維体に熱硬化性樹脂が含浸されたものであり、1層あたりの厚さは約150μm以下であり、繊維体が40〜60体積%、熱硬化性樹脂が60〜40体積%の割合からなる。
【0017】
繊維体としては、ガラス、アラミド樹脂の群から選ばれる少なくとも1種が用いられる。なお繊維体の線径は10μm以下であることが強度を高める上で望ましい。
【0018】
また、この繊維体は均一に分散してなるものでもよいが、基板の剛性を高める上では、織布または不織布からなることが望ましい。
【0019】
上記のCPC層およびプリプレグ層に含まれる熱硬化性樹脂としては、APPE(アリル化ポリフェニレンエーテル)樹脂、エポキシ系樹脂およびシアネート系樹脂の群から選ばれる少なくとも1種が好ましい。APPE樹脂は比誘電率が低く、誘電損失が低く、吸水率が低く、さらに、ガラス転移点が高いために、特に高耐熱性であることから、特に好ましい。さらに、混合物はフィラーとのぬれ性を改善するために分散剤やカップリング剤を含んでもよい。
【0020】
CPC層中に内蔵されるコンデンサ素子3は、2つ以上の正電極と2つ以上の負電極を具備するものが好適である。このようなコンデンサ素子3の一例を図2の概略斜視図に示した。
【0021】
この図2のコンデンサ素子3は、BaTiO3を主成分とするセラミック誘電体層5を積層して形成された直方状の積層体からなる積層型セラミックコンデンサからなるものであって、その積層体の外表面には、4つの正電極6aと4つの負電極6bとが独立して均等に配置形成されている。図2(a)のコンデンサ素子においては、負電極6bは各辺の中央部に、正電極6aは、各角部に形成されている。
【0022】
また、積層体の各セラミック誘電体層5間には、図2(b)に示されるようなパターンの正極用内部電極7aと図2(c)に示されるようなパターンの負極用内部電極7bとが交互に形成されており、正極用内部電極7aは、正電極6aと、負極用内部電極7bは負電極6bと積層体の端面でそれぞれ電気的に接続されている。
【0023】
一方、CPC層1a中に内蔵された上記の構造のコンデンサ素子3の電子部品搭載面表面との間のプリプレグ層1bには、第1の導体層8、および第2の導体層9が形成されている。そして、この第1の導体層8は、図3(a)のパターン図に示すように、コンデンサ素子3の4つの正電極6aと、この正電極6aから直上に絶縁層を垂直に貫通して形成されたビアホール導体10を介して電気的に接続されている。
【0024】
また、同様に、第2の導体層9は、図3(b)に示すパターン図に示すように、コンデンサ素子3の4つの負電極6bと、この負電極6bから直上に絶縁層を垂直に貫通して形成されたビアホール導体11を介して電気的に接続されている。なお、第1の導体層8には、負電極6bと第2の導体層9とを接続するビアホール導体11と接触しないように導体が形成された開口12が形成されている。
【0025】
そして、コンデンサ素子3の正電極6aと接続された第1の導体層8には、さらに、電子部品搭載面にかけてビアホール導体13が形成されており、基板表面に設けられた正電極用ランド14と接続されており、また同様に、コンデンサ素子3の負電極6bと接続された第2の導体層9には、さらに、電子部品搭載面にかけてビアホール導体15が形成されており、基板表面に設けられた負電極用ランド16と接続されている。
【0026】
そして、絶縁基板1の表面に搭載された半導体素子4のバンプと、前記正電極用ランド14および負電極用ランド16と電気的に接続されている。
(製造方法)
次に本発明の電気素子内蔵配線基板の製造方法について説明する。まず、CPc層形成用として、エポキシ系樹脂、ポリフェニレンエーテル樹脂などの熱硬化性樹脂とシリカ、アルミナなどの無機質フィラーとの混合材料からなる未硬化状態の絶縁シートを作製する。また、プリプレグ層用として、ガラス繊維やアラミド繊維などの織布または不織布からなる繊維体にエポキシ樹脂などの熱硬化性樹脂を含浸した、未硬化状態の絶縁シートを作製する。
【0027】
そして、まず図4の工程図に示すように、上記CPC層絶縁シート20に対して、コンデンサ素子を内蔵するキャビティ21をパンチングなどによって形成する(a)。一方、プリプレグ層絶縁シート22に対してレーザー加工法により、ビアホール23を形成し、そのビアホール23にCu粉末などの導電性粉末を含有する導電性ペーストを充填してビアホール導体24を形成する(b)。その後、このプリプレグ層絶縁シート22の表面に、導体層25を形成する(c)。この導体層25は例えば、Cu箔、Al箔などの金属箔をに絶縁シートの表面に貼着した後、レジスト塗布、露光、現像、エッチング、レジスト除去の工程によって所定のパターンの導体層を形成する方法、またはあらかじめ、樹脂フィルムの表面に前記金属箔を貼着して上記と同様にして所定のパターンの導体層を形成したものを前記絶縁シートの表面に転写する方法がある。このうち、後者の方法は、絶縁シートがエッチング液などにさらされることがなく、絶縁シートが劣化することがない点で後者の方が好適である。
【0028】
そして、CPC層用絶縁シート20のキャビティ21内にコンデンサ素子26を設置するとともに、この絶縁シート20の上下に、前記(b)(c)の製造方法を応用して前記ビアホール導体27や導体層28、半導体素子との接続用パッド29を形成したプリプレグ層用絶縁シート30a、30b、30c、30d、30eを積層し、この積層物を前記CPC用絶縁シートおよびプリプレグ層絶縁シート中の熱硬化性樹脂が硬化するに充分な温度で加熱することにより、図1に示したようなコンデンサ素子を内蔵した配線基板を作製することができる。
【0029】
なお、CPC層用絶縁シート20内に配設されたコンデンサ素子26の正電極および負電極とプリプレグ層用絶縁シート30のビアホール導体27との電気的な接続を行なうために、ビアホール導体27のコンデンサ素子26との接続部および/またはコンデンサ素子26の正電極および負電極表面に熱硬化温度で溶融可能な半田を塗布しておくことによって、コンデンサ素子とビアホール導体との接続を確実に行なうことができる。
【0030】
【実施例】
実施例
(1)BaTiO3系の複数のセラミック誘電体シートの表面に、Ag−Pdの金属ペーストを用いて図2に示したような正極用内部電極や負極用内部電極のパターンをスクリーン印刷した。その後、それらのシートを温度55℃、圧力150kg/cm2下で積層密着させ、グリーンの状態でカッターを用いて切断した後、大気雰囲気1220℃の温度において焼成してコンデンサ素体を作製した。そして、このコンデンサ素体の外表面に、Ag−Pdのペーストを正電極形成部および負電極形成部に塗布して温度850℃で焼き付け、複数の正電極および負電極を具備する図2で示したような8端子の積層セラミックコンデンサを作製した。
【0031】
なお、このコンデンサ素子は、−65〜250℃における熱膨張係数が10.2×10−6/℃、寸法が1.6×1.6×0.59(mm3)、静電容量が0.22μF、自己インダクタンスが80(pH)であり、4箇所の正電極と4箇所の負電極とが形成されたものである。
(2)PPE(ポリフェニレンエーテル)樹脂に対しシリカ粉末50体積%の割合となるように、ワニス状態の樹脂と粉末を混合しドクターブレード法により、厚さ150μmの複数の絶縁シートAを作製し、それらの絶縁シートAに、炭酸ガスレーザーによるトレパン加工により、収納するコンデンサの大きさよりもわずかに大きい縦1.6mm×横1.6mmのキャビティを形成した。
【0032】
また、同じく、炭酸ガスレーザにより、ビアホールを形成し、そのビアホールにCu粉末などの導電性粉末を含有する導電性ペーストを充填してビアホール導体を形成する。導体層と半導体素子のバンプと接続するためのビアホール導体、およびコンデンサ素子と導体層とを接続するためのビアホール導体として、表面に銀をメッキした平均粒径が5μmの銅粉末を含む導体ペーストを充填してビアホール導体を形成した。なお、ビアホール導体としては、半導体素子のバンプの数に適合して、252個のビアホール導体を形成した。
(3)A−PPE(熱硬化型ポリフェニレンエーテル)樹脂(硬化温度=220)52〜68体積%、ガラスクロス32〜48体積%のプリプレグからなる絶縁シートBを準備した。また、同じくプリプレグの一部に炭酸ガスレーザーによるトレパン加工によりビアホール23を形成し、そのビアホール23にCu粉末などの導電性粉末を含有する導電性ペーストを充填してビアホール導体24を形成する。
(4)一方、ポリエチレンテレフタレート(PET)樹脂からなる転写シートの表面に接着剤を塗布し、厚さ12μm、表面粗さ0.8μmの銅箔を一面に接着した。そして、フォトレジスト(ドライフィルム)を塗布し露光現像を行った後、これを塩化第二鉄溶液中に浸漬して非パターン部をエッチング除去して正極用導体層および負極用導体層を形成した。また、合わせて線幅が20μm、配線と配線との間隔が20μmの微細なパターンからなる配線回路層も形成した。
(5)そして、(3)で作製した絶縁シートBの表面に、転写シートの導体層側を絶縁シートBに30kg/cm2の圧力で圧着した後、転写シートを剥がして、導体層を絶縁シートBに転写させた。
(6)次に、(2)で作製したキャビティが形成された絶縁シートAをコンデンサ素子の厚み分積層し、そのキャビティ内に(1)で作製した積層セラミックコンデンサチップを仮設置し、チップの周りの隙間にエポキシ樹脂40体積%、シリカ60体積%を充填して仮固定した。
(7)そして、このコンデンサ素子を収納した絶縁シートAの表面および裏面にに、(3)(4)を経て作製された導体層およびビアホール導体を有する絶縁シートBを仮積層した。
(8)そして、この積層物を220℃で1時間加熱して完全硬化させて多層配線基板を作製した。なお、加熱による樹脂の流動で絶縁シートの空隙が収縮して絶縁層とコンデンサチップとが密着しチップと絶縁層との隙間はほとんどなくなっていた。こうして全体厚みが1.2mmのコンデンサ内蔵配線基板を作製した。
【0033】
そして、作製したコンデンサ内蔵配線基板に対して以下の検討を行なった。
【0034】
そして、作製した基板全体の−65〜250℃の線熱膨張係数を測定した。また、Auスタッドバンプを形成したSiチップを約60℃の加熱した基板にフリップチップ実装し、基板のパッドとSiチップ側の回路との周回した導通抵抗を測定し、導通の有無を確認した。また、配線基板全体の機械的強度をインストロン評価装置を用いて測定した。
【0035】
さらに、インピーダンスアナライザを用いて、周波数1.0MHz〜1.8MHzにおいて、インピーダンスの周波数特性を測定し、同時に、1MHzでのコンデンサの容量値を測定し、そして、f0=1/(2π(L・C)1/2)(式中、f0:共振周波数(Hz)、C:静電容量(F)、L:インダクタンス(H))に基づいて、共振周波数からインダクタンスを計算で求めた。
【0036】
なお、この測定は、室温および熱衝撃試験300サイクル後におけるインピーダンスも測定した。また、コンデンサ素子の上面の絶縁層の厚みを表1のように変えて特性の変化を測定した。熱衝撃試験は、炭酸ガスを冷媒とし、電気ヒータを加熱源として圧力1atmのチャンバー内で−55〜125℃の温度サイクルを5分毎のサイクルを100回付与した。
【0037】
比較例1
実施例における(3)の熱硬化性樹脂と無機フィラーとの混合物からなる絶縁シートのみを用いて配線基板を作製し、上記と同様の評価を行った。
【0038】
比較例2
実施例において、絶縁シートA、と絶縁シートBとの配置を全く逆にし、絶縁シートBにコンデンサ素子を内蔵させる以外は、全く同様にして配線基板を作製し、上記と同様の評価を行った。
【0039】
【表1】
【0040】
表1の結果から明らかなように、本発明に基づき、配線基板の表層部にプリプレグからなる絶縁層と、コンデンサ素子を内蔵する内層部を無機フィラーと熱硬化性樹脂との混合物からなる絶縁層(CPC)によって形成した本発明の配線基板は、基板の機械的強度が300MPa以上と高く、しかもフリップチップ実装が可能であった。また、コンデンサ素子によるインダクタンスの変化についても、室温での初期特性と熱衝撃試験後においても変化がなく、信頼性の高いものであった。
【0041】
【発明の効果】
上述した通り、本発明によれば、コンデンサ素子などの電気素子を内蔵した配線基板において、半導体素子などを実装する表層部の絶縁層に高強度のプリプレグを用いて、また、電気素子を内蔵する内層の絶縁層に無機フィラーと熱硬化性樹脂との混合物からなる絶縁層を用いることによって、配線基板の表層部に半導体素子をフリップチップ実装すると同時に、内層の絶縁層にコンデンサ素子を内蔵した、低インダクタンスの多層配線基板を作製することができる。
【図面の簡単な説明】
【図1】本発明の電気素子内蔵配線基板の概略断面図である。
【図2】本発明で用いられるコンデンサ素子を説明するためのものであって、(a)は、概略斜視図、(b)は正極用内部電極のパターン図、(c)は負極用内部電極パターン図である。
【図3】本発明の配線基板における(a)第1の導体層のパターン図と、(b)第2の導体層のパターン図である。
【図4】本発明の電気素子内蔵配線基板を製造するために工程図である。
【符号の説明】
A 配線基板
1 絶縁基板
1a 第1の絶縁層
1b 第2の絶縁層
2 キャビティ
3 コンデンサ素子
4 半導体素子
5 セラミック誘電体層
6a 正電極
6b 負電極
7a 正極用内部電極
7b 負極用内部電極
8 第1の導体層
9 第2の導体層
10、11、17 ビアホール導体
Claims (6)
- 絶縁基板の表面および/または内部に配線回路層を形成してなり、前記絶縁基板内に電気素子を内蔵してなる配線基板であって、前記絶縁基板が、熱硬化性樹脂と無機フィラーとの混合物からなる第1の絶縁層と、繊維体中に熱硬化性樹脂を含浸してなる第2の絶縁層との積層構造体からなり、前記第1の絶縁層中に電気素子を内蔵し、前記第2の絶縁層を前記絶縁基板の最表面に配置してなり、前記電気素子の電極と前記絶縁基板表面に形成されたランドとが前記第2の絶縁層を貫通して形成された金属粉末を充填したビアホール導体によって電気的に接続されているとともに、前記電気素子と前記第1の絶縁層との熱膨張差が7×10−6/℃以下であることを特徴とする電気素子内蔵配線基板。
- 前記第1の絶縁層が、熱硬化性樹脂を30〜65体積%と、無機フィラーを35〜70体積%の割合で含有することを特徴とする請求項1記載の電気素子内蔵配線基板。
- 前記無機フィラーが、SiO2、Al2O3、AlNおよびSi3N4から選ばれる少なくとも1種であることを特徴とする請求項1または請求項2記載の電気素子内蔵配線基板。
- 前記第1の絶縁層および第2の絶縁層中の熱硬化性樹脂が、ポリフェニレンエーテル系樹脂、エポキシ系樹脂、シアネート系樹脂から選ばれる少なくとも1種を含む請求項1または請求項3のいずれか電気素子内蔵配線基板。
- 前記電気素子が、積層セラミックコンデンサからなることを特徴とする請求項1乃至請求項4のいずれか記載の電気素子内蔵配線基板。
- 前記第1の絶縁層に、金属粉末を充填したビアホール導体が形成されてなることを特徴とする請求項1乃至請求項6のいずれか記載の電気素子内蔵配線基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054000A JP3540976B2 (ja) | 2000-02-29 | 2000-02-29 | 電気素子内蔵配線基板 |
US09/717,541 US6370013B1 (en) | 1999-11-30 | 2000-11-21 | Electric element incorporating wiring board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054000A JP3540976B2 (ja) | 2000-02-29 | 2000-02-29 | 電気素子内蔵配線基板 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003374806A Division JP2004072124A (ja) | 2003-11-04 | 2003-11-04 | 電気素子内蔵配線基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001244368A JP2001244368A (ja) | 2001-09-07 |
JP3540976B2 true JP3540976B2 (ja) | 2004-07-07 |
Family
ID=18575312
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000054000A Expired - Lifetime JP3540976B2 (ja) | 1999-11-30 | 2000-02-29 | 電気素子内蔵配線基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3540976B2 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090068389A (ko) | 1999-09-02 | 2009-06-26 | 이비덴 가부시키가이샤 | 프린트배선판 및 그 제조방법 |
CN101232776B (zh) | 1999-09-02 | 2011-04-20 | 揖斐电株式会社 | 印刷布线板 |
JP4945842B2 (ja) * | 2000-04-05 | 2012-06-06 | イビデン株式会社 | プリント配線板及びプリント配線板の製造方法 |
JP4968404B2 (ja) * | 2000-04-05 | 2012-07-04 | イビデン株式会社 | プリント配線板 |
JP2002111226A (ja) * | 2000-09-26 | 2002-04-12 | Tdk Corp | 複合多層基板およびそれを用いたモジュール |
JP2003249763A (ja) | 2002-02-25 | 2003-09-05 | Fujitsu Ltd | 多層配線基板及びその製造方法 |
JP4016039B2 (ja) * | 2005-06-02 | 2007-12-05 | 新光電気工業株式会社 | 配線基板および配線基板の製造方法 |
WO2009031262A1 (ja) | 2007-09-03 | 2009-03-12 | Panasonic Corporation | 配線基板 |
JP5203451B2 (ja) * | 2008-03-24 | 2013-06-05 | 日本特殊陶業株式会社 | 部品内蔵配線基板 |
US8130507B2 (en) * | 2008-03-24 | 2012-03-06 | Ngk Spark Plug Co., Ltd. | Component built-in wiring board |
JP2010080671A (ja) * | 2008-09-26 | 2010-04-08 | Dainippon Printing Co Ltd | 電子素子実装体 |
JP4772132B2 (ja) * | 2009-01-13 | 2011-09-14 | 京セラ株式会社 | コンデンサ素子内蔵多層配線基板 |
JP5456060B2 (ja) * | 2009-12-15 | 2014-03-26 | 日本特殊陶業株式会社 | キャパシタ内蔵配線基板及び部品内蔵配線基板 |
-
2000
- 2000-02-29 JP JP2000054000A patent/JP3540976B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001244368A (ja) | 2001-09-07 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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