JP2001339163A - 電気素子内蔵型配線基板 - Google Patents
電気素子内蔵型配線基板Info
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- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】
【課題】本発明は、電気素子を内蔵した配線基板のイン
ダクタンスを効果的に低減した電気素子内蔵型配線基板
の構造を提供する。 【解決手段】複数の電気素子２３が、それぞれ第1外部
電極２７ａおよび第2外部電極２７ｂを具備するととも
に、前記電気素子２３と前記絶縁基板１１表面との間の
絶縁基板１１内部に、その厚み方向に所定間隔を置いて
第1導体層１７および第2導体層を形成してなり、前記複
数の電気素子２３の前記第１、第2外部電極２７ａ、２
７ｂを、前記第１、第2導体層にビアホール導体１５を
介して電気的に接続するとともに、隣設する前記電気素
子間において、最も近接する一対のビアホール導体１５
を、それぞれ異なる導体層１７、１９に接続したことに
より電気素子内蔵型配線基板Ａのインダクタンスを低減
することができる。
ダクタンスを効果的に低減した電気素子内蔵型配線基板
の構造を提供する。 【解決手段】複数の電気素子２３が、それぞれ第1外部
電極２７ａおよび第2外部電極２７ｂを具備するととも
に、前記電気素子２３と前記絶縁基板１１表面との間の
絶縁基板１１内部に、その厚み方向に所定間隔を置いて
第1導体層１７および第2導体層を形成してなり、前記複
数の電気素子２３の前記第１、第2外部電極２７ａ、２
７ｂを、前記第１、第2導体層にビアホール導体１５を
介して電気的に接続するとともに、隣設する前記電気素
子間において、最も近接する一対のビアホール導体１５
を、それぞれ異なる導体層１７、１９に接続したことに
より電気素子内蔵型配線基板Ａのインダクタンスを低減
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気素子内蔵型配
線基板に関し、高周波特性に優れ、小型、高密度実装を
可能にするために、電気素子を内蔵してなる低インダク
タンスの電気素子内蔵型配線基板に関するものである。
線基板に関し、高周波特性に優れ、小型、高密度実装を
可能にするために、電気素子を内蔵してなる低インダク
タンスの電気素子内蔵型配線基板に関するものである。
【０００２】
【従来技術】近年、電子機器の高性能化、小型化の要求
に伴い、回路部品の高密度、高機能化に対応した配線基
板が要求されている。このような配線基板としては、例
えば、特開平１１−２２０２６２号公報に開示されてい
るようなものが知られている。
に伴い、回路部品の高密度、高機能化に対応した配線基
板が要求されている。このような配線基板としては、例
えば、特開平１１−２２０２６２号公報に開示されてい
るようなものが知られている。
【０００３】この公報に開示された配線基板では、樹脂
製の配線基板内部に、チップ状のコンデンサやインダク
タから選ばれる少なくとも一つの電気素子を埋設して構
成されており、半導体素子とはビアホール導体により電
気的に接続されている。
製の配線基板内部に、チップ状のコンデンサやインダク
タから選ばれる少なくとも一つの電気素子を埋設して構
成されており、半導体素子とはビアホール導体により電
気的に接続されている。
【０００４】このような配線基板では、コンデンサ等の
電気素子を半導体素子の近傍に配置し、電子回路の配線
長を短くできるため、配線部のインダクタンスを低減す
ることができる。
電気素子を半導体素子の近傍に配置し、電子回路の配線
長を短くできるため、配線部のインダクタンスを低減す
ることができる。
【０００５】
【発明が解決しようとする課題】近年においては、半導
体素子に関して、動作周波数のより高周波化が進むにつ
れて、電気素子自体のインダクタンスの低減のみなら
ず、その配線部の低インダクタンス化が要求されるよう
になってきているが、上記特開平１１−２２０２６２号
公報では、電気素子を内蔵した配線基板のインピーダン
スが大きくなり、効果的なノイズ除去が困難であった。
体素子に関して、動作周波数のより高周波化が進むにつ
れて、電気素子自体のインダクタンスの低減のみなら
ず、その配線部の低インダクタンス化が要求されるよう
になってきているが、上記特開平１１−２２０２６２号
公報では、電気素子を内蔵した配線基板のインピーダン
スが大きくなり、効果的なノイズ除去が困難であった。
【０００６】即ち、上記特開平１１−２２０２６２号公
報では、半導体素子やチップ状の電気素子を配線基板に
内蔵する構造についての記載はあるものの、配線基板の
ビアホール導体や電気回路を形成する導体層との関係、
さらには、複数の電気素子に接続されたビアホール導体
間の関係については記載されておらず、例えば、電気の
流れる向きが同一方向のビアホール導体が近接した場合
には、低周波では、ビアホール導体間における相互イン
ダクタンスの影響は殆ど無いが、高周波になると、それ
らの影響が顕著となり配線部のインダクタンスが増加す
るという問題があった。
報では、半導体素子やチップ状の電気素子を配線基板に
内蔵する構造についての記載はあるものの、配線基板の
ビアホール導体や電気回路を形成する導体層との関係、
さらには、複数の電気素子に接続されたビアホール導体
間の関係については記載されておらず、例えば、電気の
流れる向きが同一方向のビアホール導体が近接した場合
には、低周波では、ビアホール導体間における相互イン
ダクタンスの影響は殆ど無いが、高周波になると、それ
らの影響が顕著となり配線部のインダクタンスが増加す
るという問題があった。
【０００７】従って、本発明は、電気素子を内蔵した配
線基板のインダクタンスを効果的に低減できる電気素子
内蔵型配線基板を提供することを目的とする。
線基板のインダクタンスを効果的に低減できる電気素子
内蔵型配線基板を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の電気素子内蔵型
配線基板は、絶縁基板の内部に複数のチップ状の電気素
子を内蔵した配線基板おいて、前記複数の電気素子が、
それぞれ第1外部電極および第2外部電極を具備するとと
もに、前記電気素子と前記絶縁基板表面との間の絶縁基
板内部に、その厚み方向に所定間隔を置いて、第1導体
層および第2導体層を形成してなり、各電気素子の前記
第１、第2外部電極を、前記第１、第2導体層に、ビアホ
ール導体を介して電気的に接続するとともに、隣設する
前記電気素子間における最も近接する一対のビアホール
導体を、それぞれ異なる導体層に接続したものである。
配線基板は、絶縁基板の内部に複数のチップ状の電気素
子を内蔵した配線基板おいて、前記複数の電気素子が、
それぞれ第1外部電極および第2外部電極を具備するとと
もに、前記電気素子と前記絶縁基板表面との間の絶縁基
板内部に、その厚み方向に所定間隔を置いて、第1導体
層および第2導体層を形成してなり、各電気素子の前記
第１、第2外部電極を、前記第１、第2導体層に、ビアホ
ール導体を介して電気的に接続するとともに、隣設する
前記電気素子間における最も近接する一対のビアホール
導体を、それぞれ異なる導体層に接続したものである。
【０００９】このような構成によれば、配線基板に、複
数のチップ状の電気素子を内蔵することにより、高機能
化した配線基板を提供できるとともに、隣設する電気素
子間において、電気素子の外部電極に接続されたビアホ
ール導体のうち、最も近接する一対のビアホール導体
を、それぞれ異なる導体層に接続することにより、即
ち、最も近接する一対のビアホール導体を流れる電流の
向きを逆にすることにより、ビアホール導体を含む配線
部の相互インダクタンスを低減することができる。
数のチップ状の電気素子を内蔵することにより、高機能
化した配線基板を提供できるとともに、隣設する電気素
子間において、電気素子の外部電極に接続されたビアホ
ール導体のうち、最も近接する一対のビアホール導体
を、それぞれ異なる導体層に接続することにより、即
ち、最も近接する一対のビアホール導体を流れる電流の
向きを逆にすることにより、ビアホール導体を含む配線
部の相互インダクタンスを低減することができる。
【００１０】例えば、電気素子としてコンデンサを用い
た場合、複数のコンデンサを並列接続し、さらに、最も
近接する一対のビアホール導体において、電流の向きを
逆にすることにより、コンデンサならびに配線部のイン
ダクタンスを低減することができる。
た場合、複数のコンデンサを並列接続し、さらに、最も
近接する一対のビアホール導体において、電流の向きを
逆にすることにより、コンデンサならびに配線部のイン
ダクタンスを低減することができる。
【００１１】上記電気素子内蔵型配線基板は、隣設する
電気素子間において、最も近接する一対のビアホール導
体の間隔が０．５ｍｍ以下の場合に好適に用いることが
できる。この場合、配線基板の小型、高密度化ができ、
そのような形態においても、インダクタンスの低い配線
基板を形成することができる。
電気素子間において、最も近接する一対のビアホール導
体の間隔が０．５ｍｍ以下の場合に好適に用いることが
できる。この場合、配線基板の小型、高密度化ができ、
そのような形態においても、インダクタンスの低い配線
基板を形成することができる。
【００１２】上記電気素子内蔵型配線基板では、電気素
子が、電気素子本体の主面に導体を形成してなる外部電
極を具備することが望ましい。このような構成を採用す
ることにより配線基板内に形成したビアホール導体の一
端を電気素子本体の主面に形成された導体に容易且つ強
固に接合できる。
子が、電気素子本体の主面に導体を形成してなる外部電
極を具備することが望ましい。このような構成を採用す
ることにより配線基板内に形成したビアホール導体の一
端を電気素子本体の主面に形成された導体に容易且つ強
固に接合できる。
【００１３】上記電気素子内蔵型配線基板では、電気素
子が、それぞれ複数の第１外部電極および複数の第２外
部電極を具備することが望ましい。例えば、コンデンサ
の主面に複数の第1、第２外部電極を形成することによ
り、電気素子内を流れる電流を分散できることから、コ
ンデンサの電磁界分布を均一化し、自己インダクタンス
を低くすることができる。さらには、例えば、電気素子
本体の表面に交互に異なる極性の外部電極を形成した場
合には、さらに、電磁界分布が均等化され、自己インダ
クタンスを大きく低減することができる。
子が、それぞれ複数の第１外部電極および複数の第２外
部電極を具備することが望ましい。例えば、コンデンサ
の主面に複数の第1、第２外部電極を形成することによ
り、電気素子内を流れる電流を分散できることから、コ
ンデンサの電磁界分布を均一化し、自己インダクタンス
を低くすることができる。さらには、例えば、電気素子
本体の表面に交互に異なる極性の外部電極を形成した場
合には、さらに、電磁界分布が均等化され、自己インダ
クタンスを大きく低減することができる。
【００１４】上記電気素子内蔵型配線基板では、電気素
子として、コンデンサを用いることにより、デカップリ
ングコンデンサとして機能させることができ、配線基板
に搭載した半導体素子が動作した際のスイッチングノイ
ズを効果的に低減できる。
子として、コンデンサを用いることにより、デカップリ
ングコンデンサとして機能させることができ、配線基板
に搭載した半導体素子が動作した際のスイッチングノイ
ズを効果的に低減できる。
【００１５】上記電気素子内蔵型配線基板では、絶縁基
板の内部に静電容量の異なるコンデンサを内蔵すること
が望ましい。これは、異なる共振周波数を有する複数の
コンデンサを、一体化した形態で機能させることができ
るために、低インピーダンスの領域を広域化でき、広い
周波数の領域において、インダクタンスを低く抑えるこ
とができる。
板の内部に静電容量の異なるコンデンサを内蔵すること
が望ましい。これは、異なる共振周波数を有する複数の
コンデンサを、一体化した形態で機能させることができ
るために、低インピーダンスの領域を広域化でき、広い
周波数の領域において、インダクタンスを低く抑えるこ
とができる。
【００１６】上記電気素子内蔵型配線基板では、絶縁基
板として、熱硬化性樹脂からなる有機樹脂が望ましい。
有機樹脂を用いることで、低温での熱処理が可能とな
り、電気素子の特性を変化させることなく、電気素子を
容易に埋設して内蔵できる。
板として、熱硬化性樹脂からなる有機樹脂が望ましい。
有機樹脂を用いることで、低温での熱処理が可能とな
り、電気素子の特性を変化させることなく、電気素子を
容易に埋設して内蔵できる。
【００１７】
【発明の実施の形態】（配線基板の構造）本発明の配線
基板の一形態について、図１の概略断面図をもとに詳細
に説明する。本発明の配線基板Ａは、絶縁層１、３、
５、７、９を５層積層して構成された絶縁基板１１の両
表面に表面導体層１３ａ、１３ｂを形成して構成されて
いる。また、これらの絶縁層１、３、５、７、９には、
その厚み方向にビアホール導体１５が形成されている。
基板の一形態について、図１の概略断面図をもとに詳細
に説明する。本発明の配線基板Ａは、絶縁層１、３、
５、７、９を５層積層して構成された絶縁基板１１の両
表面に表面導体層１３ａ、１３ｂを形成して構成されて
いる。また、これらの絶縁層１、３、５、７、９には、
その厚み方向にビアホール導体１５が形成されている。
【００１８】絶縁基板１１の上面の表面導体層１３ａに
は、例えば、半導体素子２がはんだバンプ４により接続
されている。
は、例えば、半導体素子２がはんだバンプ４により接続
されている。
【００１９】ビアホール導体１５は、絶縁基板１１の表
面の表面導体層１３ａ、１３ｂと、絶縁基板１１の内部
の導体層１７、１９を電気的に接続したり、絶縁基板１
１の両表面の表面導体層１３ａ、１３ｂを電気的に接続
している。
面の表面導体層１３ａ、１３ｂと、絶縁基板１１の内部
の導体層１７、１９を電気的に接続したり、絶縁基板１
１の両表面の表面導体層１３ａ、１３ｂを電気的に接続
している。
【００２０】絶縁層７には、２つのキャビティ２１が形
成されており、その内部には、それぞれコンデンサ素子
からなる電気素子２３が、相互に短絡しない程度の適当
な間隔をおいて埋設され、キャビティ２１の上下面の絶
縁層５、９に樹脂接着剤２４により接着されている。
成されており、その内部には、それぞれコンデンサ素子
からなる電気素子２３が、相互に短絡しない程度の適当
な間隔をおいて埋設され、キャビティ２１の上下面の絶
縁層５、９に樹脂接着剤２４により接着されている。
【００２１】絶縁基板１１中に内蔵されている電気素子
２３は、例えば、図２に示すように、複数の内部電極層
２５ａ、２５ｂと複数の誘電体層２６とを交互に積層し
てなる電気素子本体２８と、該電気素子本体２８の外周
部にそれぞれ設けられた4個の第1外部電極２７ａ、4個
の第2外部電極２７ｂとから構成されており、内部電極
層２５ａは第1外部電極２７ａと、内部電極層２５ｂは
第2外部電極２７ｂとそれぞれ電気的に接続されてい
る。尚、外部電極２７ａ、２７ｂは電気素子本体２８の
外周に所定間隔を置いて交互に設けられている。
２３は、例えば、図２に示すように、複数の内部電極層
２５ａ、２５ｂと複数の誘電体層２６とを交互に積層し
てなる電気素子本体２８と、該電気素子本体２８の外周
部にそれぞれ設けられた4個の第1外部電極２７ａ、4個
の第2外部電極２７ｂとから構成されており、内部電極
層２５ａは第1外部電極２７ａと、内部電極層２５ｂは
第2外部電極２７ｂとそれぞれ電気的に接続されてい
る。尚、外部電極２７ａ、２７ｂは電気素子本体２８の
外周に所定間隔を置いて交互に設けられている。
【００２２】尚、上記のように、外部電極２７ａ、２７
ｂが電気素子２３の端面から主面にかけて形成されてい
る構造であれば、図３（ａ）に示すように、外部電極２
９を４つ形成した電気素子、図３（ｂ）に示すように外
部電極３０を２つ形成した電気素子も用いることができ
る。
ｂが電気素子２３の端面から主面にかけて形成されてい
る構造であれば、図３（ａ）に示すように、外部電極２
９を４つ形成した電気素子、図３（ｂ）に示すように外
部電極３０を２つ形成した電気素子も用いることができ
る。
【００２３】そして、図１に示したように、電気素子２
３と半導体素子搭載面表面との間の絶縁基板１１内部に
は、その厚み方向に所定間隔をおいて、即ち、絶縁層３
を挟持するように、第1導体層１７、および第2導体層１
９が形成されており、図４（ａ）に示すように、電気素
子２３ａの２３ｂと対向する端部には手前側から外部電
極２７ａ、２７ｂ、２７ａが形成されている。電気素子
２３ａの外部電極２７ａはビアホール導体１５ａにより
第１導体層１７に接続され、外部電極２７ｂは第２導体
層１９にビアホール導体１５ｂにより接続されている。
３と半導体素子搭載面表面との間の絶縁基板１１内部に
は、その厚み方向に所定間隔をおいて、即ち、絶縁層３
を挟持するように、第1導体層１７、および第2導体層１
９が形成されており、図４（ａ）に示すように、電気素
子２３ａの２３ｂと対向する端部には手前側から外部電
極２７ａ、２７ｂ、２７ａが形成されている。電気素子
２３ａの外部電極２７ａはビアホール導体１５ａにより
第１導体層１７に接続され、外部電極２７ｂは第２導体
層１９にビアホール導体１５ｂにより接続されている。
【００２４】一方、隣設している電気素子２３ｂの端部
には手前側から電気素子２３ａの場合と同じく外部電極
２７ａ、２７ｂ、２７ａが形成され、外部電極２７ａは
ビアホール導体１５ｂにより第２導体層１９に接続さ
れ、外部電極２７ｂは第１導体層１７にビアホール導体
１５ａにより接続されている。
には手前側から電気素子２３ａの場合と同じく外部電極
２７ａ、２７ｂ、２７ａが形成され、外部電極２７ａは
ビアホール導体１５ｂにより第２導体層１９に接続さ
れ、外部電極２７ｂは第１導体層１７にビアホール導体
１５ａにより接続されている。
【００２５】図４（ｂ）に示しているように、電気素子
の各外部電極に接続されたビアホール導体のうち、最も
近接する一対のビアホール導体１５ａ、１５ｂは、それ
ぞれ異なる導体層に接続されており、この場合には、最
も近接するビアホール導体に流れる電流は対向した向き
に流れる。一方、図４（ｃ）に示しているように、各電
気素子の外部電極に接続された最近接するビアホール導
体１５ａ、１５ｂを、同じ第１導体層１７に接続した場
合には、電流は同じ方向へ流れる。
の各外部電極に接続されたビアホール導体のうち、最も
近接する一対のビアホール導体１５ａ、１５ｂは、それ
ぞれ異なる導体層に接続されており、この場合には、最
も近接するビアホール導体に流れる電流は対向した向き
に流れる。一方、図４（ｃ）に示しているように、各電
気素子の外部電極に接続された最近接するビアホール導
体１５ａ、１５ｂを、同じ第１導体層１７に接続した場
合には、電流は同じ方向へ流れる。
【００２６】そして、最も近接するビアホール導体１５
ａ、１５ｂの間隔をＬとした場合、この間隔Ｌは０．５
ｍｍ以下とされている。なお、第１導体層１７には、第
２導体層１９に接続するビアホール導体１５ｂと接触し
ないように開口部３９が形成されている。
ａ、１５ｂの間隔をＬとした場合、この間隔Ｌは０．５
ｍｍ以下とされている。なお、第１導体層１７には、第
２導体層１９に接続するビアホール導体１５ｂと接触し
ないように開口部３９が形成されている。
【００２７】（絶縁層材料）本発明の配線基板Ａにおけ
る絶縁基板１１の材質としては、上記のような電気素子
内蔵構造が形成可能であれば、いわゆる焼結体からなる
セラミック系絶縁材料、または絶縁成分として、少なく
とも有機樹脂を含有する有機系絶縁材料のいずれであっ
てもよいが、予め形成された複数の電極を具備する電気
素子２３を基板内部に埋設した構造を形成する上では、
焼成工程を必要としない有機樹脂を含有するもの、特に
無機フィラーと有機樹脂からなる絶縁材料が望ましい。
る絶縁基板１１の材質としては、上記のような電気素子
内蔵構造が形成可能であれば、いわゆる焼結体からなる
セラミック系絶縁材料、または絶縁成分として、少なく
とも有機樹脂を含有する有機系絶縁材料のいずれであっ
てもよいが、予め形成された複数の電極を具備する電気
素子２３を基板内部に埋設した構造を形成する上では、
焼成工程を必要としない有機樹脂を含有するもの、特に
無機フィラーと有機樹脂からなる絶縁材料が望ましい。
【００２８】また、配線基板Ａにおける絶縁基板１１
は、熱硬化性樹脂と無機フィラーとの複合体からなる絶
縁層１、３、５、７、９によって構成されている。無機
フィラーは、例えば、ＳｉＯ2、Ａｌ2Ｏ3、ＢａＴｉＯ3
の群から選ばれる少なくとも１種を好適に用いることが
できる。
は、熱硬化性樹脂と無機フィラーとの複合体からなる絶
縁層１、３、５、７、９によって構成されている。無機
フィラーは、例えば、ＳｉＯ2、Ａｌ2Ｏ3、ＢａＴｉＯ3
の群から選ばれる少なくとも１種を好適に用いることが
できる。
【００２９】無機フィラーとして、ＳｉＯ2を用いた場
合は絶縁層の比誘電率を小さくすることができる。ま
た、無機フィラーとして、Ａｌ2Ｏ3を用いた場合には配
線基板の熱伝導率を高めることができる。無機フィラー
として、ＢａＴｉＯ3を用いた場合には絶縁層の比誘電
率を高めることができる。特に、電子機器の小型化、高
性能化を目的として、高速伝送を行うためには、低誘電
率のＳｉＯ2を用いることが望ましい。
合は絶縁層の比誘電率を小さくすることができる。ま
た、無機フィラーとして、Ａｌ2Ｏ3を用いた場合には配
線基板の熱伝導率を高めることができる。無機フィラー
として、ＢａＴｉＯ3を用いた場合には絶縁層の比誘電
率を高めることができる。特に、電子機器の小型化、高
性能化を目的として、高速伝送を行うためには、低誘電
率のＳｉＯ2を用いることが望ましい。
【００３０】上記の絶縁層に含まれる熱硬化性樹脂とし
ては、ポリフェニレンエーテル（ＡＰＰＥ）系樹脂、エ
ポキシ系樹脂およびシアネート系樹脂の群から選ばれる
少なくとも１種が好ましい。ＡＰＰＥ樹脂は比誘電率が
低く、誘電損失が低く、吸水率が低く、さらに、ガラス
転移点が高いために、高耐熱性であることから、特に好
ましい。さらに、混合物はフィラーとのぬれ性を改善す
るために、分散剤やカップリング剤を含んでもよい。
ては、ポリフェニレンエーテル（ＡＰＰＥ）系樹脂、エ
ポキシ系樹脂およびシアネート系樹脂の群から選ばれる
少なくとも１種が好ましい。ＡＰＰＥ樹脂は比誘電率が
低く、誘電損失が低く、吸水率が低く、さらに、ガラス
転移点が高いために、高耐熱性であることから、特に好
ましい。さらに、混合物はフィラーとのぬれ性を改善す
るために、分散剤やカップリング剤を含んでもよい。
【００３１】（製法）絶縁層形成用として、ポリフェニ
レンエーテル系樹脂、エポキシ系樹脂などの熱硬化性樹
脂と、ＳｉＯ2、Ａｌ2Ｏ3などの不定形の無機質フィラ
ーとの混合材料からなる未硬化状態の絶縁シートを作製
する。
レンエーテル系樹脂、エポキシ系樹脂などの熱硬化性樹
脂と、ＳｉＯ2、Ａｌ2Ｏ3などの不定形の無機質フィラ
ーとの混合材料からなる未硬化状態の絶縁シートを作製
する。
【００３２】そして、図５（ａ）、（ｂ）、（ｃ）、
（ｅ）に示すように、絶縁層１、３、５、９となる絶縁
シート４５、４７、４９、５１にビアホール５３を炭酸
ガスレーザーやパンチングなどによって形成する。次
に、図３（ｄ）に示すように、上記絶縁層７となる絶縁
シート５５に対して、電気素子２３を内蔵するキャビテ
ィ５７、およびビアホール５９を形成する。
（ｅ）に示すように、絶縁層１、３、５、９となる絶縁
シート４５、４７、４９、５１にビアホール５３を炭酸
ガスレーザーやパンチングなどによって形成する。次
に、図３（ｄ）に示すように、上記絶縁層７となる絶縁
シート５５に対して、電気素子２３を内蔵するキャビテ
ィ５７、およびビアホール５９を形成する。
【００３３】次に、図５（ｆ）に示すように、絶縁層４
５、４７、４９、５１、５５のビアホール５３、５９
に、Ｃｕ粉末を含有する導電性ペーストを充填して、ビ
アホール導体６１を形成する。
５、４７、４９、５１、５５のビアホール５３、５９
に、Ｃｕ粉末を含有する導電性ペーストを充填して、ビ
アホール導体６１を形成する。
【００３４】その後、この絶縁シート４５、４７、４
９、５１の表面に、導体層６３を形成する。これらの導
体層６３は、例えば、銅箔、Ａｌ箔などの金属箔を絶縁
シート４５、４７、４９、５１の表面に転写した後、レ
ジスト塗布、露光、現像、エッチング、レジスト除去の
工程によって、所定のパターンの導体層を形成する方
法、または、あらかじめ、樹脂フィルムの表面に前記絶
縁シートの表面に転写する方法がある。このうち、後者
の方法は、絶縁シートがエッチング液などにさらされる
ことがなく、絶縁シートが劣化することがない点で後者
の方が好適である。
９、５１の表面に、導体層６３を形成する。これらの導
体層６３は、例えば、銅箔、Ａｌ箔などの金属箔を絶縁
シート４５、４７、４９、５１の表面に転写した後、レ
ジスト塗布、露光、現像、エッチング、レジスト除去の
工程によって、所定のパターンの導体層を形成する方
法、または、あらかじめ、樹脂フィルムの表面に前記絶
縁シートの表面に転写する方法がある。このうち、後者
の方法は、絶縁シートがエッチング液などにさらされる
ことがなく、絶縁シートが劣化することがない点で後者
の方が好適である。
【００３５】そして、絶縁シート５５のキャビティ５
７、ビアホール５９内に電気素子２３を設置し、電気素
子２３の両表面に球状の無機フィラーを含む樹脂接着剤
２４を塗布した後、この絶縁シート５５の上下に、前記
絶縁シート４５、４７、４９、５１を積層し、この積層
物を前記絶縁シート中の熱硬化性樹脂が硬化する温度よ
りも、低い温度で予め予備加熱を行い、電気素子２３に
塗布した樹脂接着剤２４を硬化することにより、内蔵し
た電気素子２３と絶縁層の界面の接着を強固にし、後の
硬化過程における基板の変形を抑えることができる。こ
の後、熱硬化性樹脂が硬化する温度で加熱加圧して配線
基板を硬化する。
７、ビアホール５９内に電気素子２３を設置し、電気素
子２３の両表面に球状の無機フィラーを含む樹脂接着剤
２４を塗布した後、この絶縁シート５５の上下に、前記
絶縁シート４５、４７、４９、５１を積層し、この積層
物を前記絶縁シート中の熱硬化性樹脂が硬化する温度よ
りも、低い温度で予め予備加熱を行い、電気素子２３に
塗布した樹脂接着剤２４を硬化することにより、内蔵し
た電気素子２３と絶縁層の界面の接着を強固にし、後の
硬化過程における基板の変形を抑えることができる。こ
の後、熱硬化性樹脂が硬化する温度で加熱加圧して配線
基板を硬化する。
【００３６】このように、無機フィラーと熱硬化性樹脂
との混合材料からなる未硬化の絶縁シートにビアホール
導体や配線回路層を形成した後、積層して配線基板を作
製することから、高密度の配線基板を作製することがで
きる。
との混合材料からなる未硬化の絶縁シートにビアホール
導体や配線回路層を形成した後、積層して配線基板を作
製することから、高密度の配線基板を作製することがで
きる。
【００３７】（作用）以上のように構成された電気素子
内蔵型配線基板には、電気素子２３として、例えば、高
周波化、低電圧化する半導体素子の電源補償回路部品と
なるコンデンサを用いることができる。さらに、小型、
高容量でしかも低インダクタンスのセラミックコンデン
サが好適に用いられる。
内蔵型配線基板には、電気素子２３として、例えば、高
周波化、低電圧化する半導体素子の電源補償回路部品と
なるコンデンサを用いることができる。さらに、小型、
高容量でしかも低インダクタンスのセラミックコンデン
サが好適に用いられる。
【００３８】また、電気素子内蔵型配線基板に複数のコ
ンデンサを内蔵することもできる。例えば、並列に接続
したコンデンサの特性は、コンデンサの数をｎとした場
合、静電容量はｎ倍に、一方、自己インダクタンスは１
／ｎ倍になる性質を示すことにより、低インダクタンス
のデカップリングコンデンサを配線基板の内部に形成す
ることができる。
ンデンサを内蔵することもできる。例えば、並列に接続
したコンデンサの特性は、コンデンサの数をｎとした場
合、静電容量はｎ倍に、一方、自己インダクタンスは１
／ｎ倍になる性質を示すことにより、低インダクタンス
のデカップリングコンデンサを配線基板の内部に形成す
ることができる。
【００３９】更に、静電容量の異なるコンデンサを内蔵
した場合にも、コンデンサ同士を一体化した形態で機能
させることができることから、静電容量の違いにより、
共振周波数が異なることを利用して、共振周波数の領
域、即ち、低インピーダンスの周波数領域を拡大できる
ことから、電気素子内蔵型配線基板の低インダクタンス
化を効果的に図ることができる。
した場合にも、コンデンサ同士を一体化した形態で機能
させることができることから、静電容量の違いにより、
共振周波数が異なることを利用して、共振周波数の領
域、即ち、低インピーダンスの周波数領域を拡大できる
ことから、電気素子内蔵型配線基板の低インダクタンス
化を効果的に図ることができる。
【００４０】図４（ａ）、（ｂ）に示したように、隣設
する電気素子２３ａ、２３ｂにおいて、最も近接し、対
を成しているビアホール導体１５ａ、１５ｂの間隔をＬ
とした場合、この間隔Ｌが狭いほどビアホール導体を流
れる電流による磁界が強くなる。そこで、電流の向きを
逆方向にすることにより、磁界を相殺することができ、
ビアホール導体に起因したインダクタンスを低減するこ
とができる。このため、最も近接する一対のビアホール
導体の間隔を０．５ｍｍ以下として、小型、高密度化を
図る場合に、特に、本発明の構造が効果的である。
する電気素子２３ａ、２３ｂにおいて、最も近接し、対
を成しているビアホール導体１５ａ、１５ｂの間隔をＬ
とした場合、この間隔Ｌが狭いほどビアホール導体を流
れる電流による磁界が強くなる。そこで、電流の向きを
逆方向にすることにより、磁界を相殺することができ、
ビアホール導体に起因したインダクタンスを低減するこ
とができる。このため、最も近接する一対のビアホール
導体の間隔を０．５ｍｍ以下として、小型、高密度化を
図る場合に、特に、本発明の構造が効果的である。
【００４１】他方、図４（ｃ）に示しているように、各
電気素子の外部電極に接続された最近接するビアホール
導体１５ａ、１５ｂを、同じ第１導体層１７に接続した
場合には、電流は同じ方向へ流れるため、ビアホール導
体間の磁界が大きくなり相互インダクタンスが高くなる
が、本発明では、最も近接する一対のビアホール導体を
それぞれ異なる導体層に接続したため、電流の向きが逆
になり、インダクタンスを低減できる。
電気素子の外部電極に接続された最近接するビアホール
導体１５ａ、１５ｂを、同じ第１導体層１７に接続した
場合には、電流は同じ方向へ流れるため、ビアホール導
体間の磁界が大きくなり相互インダクタンスが高くなる
が、本発明では、最も近接する一対のビアホール導体を
それぞれ異なる導体層に接続したため、電流の向きが逆
になり、インダクタンスを低減できる。
【００４２】さらに、電気素子内蔵型配線基板のインダ
クタンスを低減する方法としては、内蔵した電気素子２
３と半導体素子搭載面との間の絶縁層の厚みを薄くする
ことが効果的である。具体的には、基板表面から電気素
子との間の距離を０．３ｍｍ以下とすることが望まし
い。
クタンスを低減する方法としては、内蔵した電気素子２
３と半導体素子搭載面との間の絶縁層の厚みを薄くする
ことが効果的である。具体的には、基板表面から電気素
子との間の距離を０．３ｍｍ以下とすることが望まし
い。
【００４３】これらの絶縁層は、１層当りの厚みが、５
０〜１５０μｍ程度であって、電気素子内蔵型配線基板
の電気設計において、インピーダンス整合を行う場合に
任意に調整することも可能である。また、電気素子２３
を内蔵する絶縁層にあっては、電気素子などの大きさに
応じて適宜所定の厚みに積層形成することができる。
０〜１５０μｍ程度であって、電気素子内蔵型配線基板
の電気設計において、インピーダンス整合を行う場合に
任意に調整することも可能である。また、電気素子２３
を内蔵する絶縁層にあっては、電気素子などの大きさに
応じて適宜所定の厚みに積層形成することができる。
【００４４】尚、本発明では、絶縁基板１１内に電気素
子２３として、コンデンサを内蔵した例について説明し
たが、電気素子としてコンデンサ以外のインダクタ、Ｌ
Ｃ部品等を内蔵してもよい。
子２３として、コンデンサを内蔵した例について説明し
たが、電気素子としてコンデンサ以外のインダクタ、Ｌ
Ｃ部品等を内蔵してもよい。
【００４５】
【実施例】先ず、内蔵する電気素子として、例えば、セ
ラミックコンデンサを次のように作製した。ＢａＴｉＯ
3系の複数のセラミック誘電体シートの表面に、Ｎｉの
金属ペーストを用いて図２（ｂ）、（ｃ）に示したよう
な内部電極パターンをスクリーン印刷した。その後、そ
れらのシートを温度５５℃、圧力１５０ｋｇ／ｃｍ 2下
で積層密着させ、グリーンの状態でカッターを用いて切
断した後、還元雰囲気１２５０℃の温度において焼成し
てコンデンサ素体を作製した。
ラミックコンデンサを次のように作製した。ＢａＴｉＯ
3系の複数のセラミック誘電体シートの表面に、Ｎｉの
金属ペーストを用いて図２（ｂ）、（ｃ）に示したよう
な内部電極パターンをスクリーン印刷した。その後、そ
れらのシートを温度５５℃、圧力１５０ｋｇ／ｃｍ 2下
で積層密着させ、グリーンの状態でカッターを用いて切
断した後、還元雰囲気１２５０℃の温度において焼成し
てコンデンサ素体を作製した。
【００４６】そして、このコンデンサ素体の表面に、Ｃ
ｕ／Ｎｉのペーストを外部電極形成部に塗布して温度８
５０℃で焼付け、図２（ａ）に示したようなセラミック
コンデンサを作製した。なお、このコンデンサは、その
寸法が１．６ｍｍ×１．６ｍｍ×０．３ｍｍ、静電容量
が１０ｎＦ、自己インダクタンスが８０ｐＨのものと同
じサイズで、静電容量が５ｎＦ、自己インダクタンスが
８０ｐＨのものであった。
ｕ／Ｎｉのペーストを外部電極形成部に塗布して温度８
５０℃で焼付け、図２（ａ）に示したようなセラミック
コンデンサを作製した。なお、このコンデンサは、その
寸法が１．６ｍｍ×１．６ｍｍ×０．３ｍｍ、静電容量
が１０ｎＦ、自己インダクタンスが８０ｐＨのものと同
じサイズで、静電容量が５ｎＦ、自己インダクタンスが
８０ｐＨのものであった。
【００４７】次に、図１に示すような電気素子内蔵型配
線基板を、表１に示すように、コンデンサの外部電極個
数、絶縁基板内に内蔵するコンデンサの個数、最も近接
するビアホール導体間の間隔、そして、対向するビアホ
ール導体を流れる電流の向きを変更して作製した。
線基板を、表１に示すように、コンデンサの外部電極個
数、絶縁基板内に内蔵するコンデンサの個数、最も近接
するビアホール導体間の間隔、そして、対向するビアホ
ール導体を流れる電流の向きを変更して作製した。
【００４８】先ず、ＡＰＰＥ樹脂に対し、不定形のシリ
カ粉末を所定量の割合となるように、ワニス状態の樹脂
と粉末を混合し、ドクターブレード法により、厚さ１２
０μｍの絶縁シートを作製し、それらの絶縁シートに、
炭酸ガスレーザーにより、ビアホール（直径０．１ｍ
ｍ）を形成し、そのビアホールに、Ｃｕ粉末を含有する
導電性ペーストを充填してビアホール導体を形成し、図
１の絶縁層１、３、５、９となる絶縁シート４５、４
７、４９、５１を作製した。
カ粉末を所定量の割合となるように、ワニス状態の樹脂
と粉末を混合し、ドクターブレード法により、厚さ１２
０μｍの絶縁シートを作製し、それらの絶縁シートに、
炭酸ガスレーザーにより、ビアホール（直径０．１ｍ
ｍ）を形成し、そのビアホールに、Ｃｕ粉末を含有する
導電性ペーストを充填してビアホール導体を形成し、図
１の絶縁層１、３、５、９となる絶縁シート４５、４
７、４９、５１を作製した。
【００４９】次に、上記絶縁シート４５、４７、４９、
５１と同等の試料厚の絶縁シート５５に、炭酸ガスレー
ザーによるトレパン加工により、収納するコンデンサの
大きさよりもわずかに大きいキャビティ用貫通孔と、同
じく、炭酸ガスレーザーにより、ビアホール（直径０．
１ｍｍ）を形成し、そのビアホールに、Ｃｕ粉末を含有
する導電性ペーストを充填してビアホール導体を形成
し、図１の絶縁層７となる絶縁シート５５を作製した。
５１と同等の試料厚の絶縁シート５５に、炭酸ガスレー
ザーによるトレパン加工により、収納するコンデンサの
大きさよりもわずかに大きいキャビティ用貫通孔と、同
じく、炭酸ガスレーザーにより、ビアホール（直径０．
１ｍｍ）を形成し、そのビアホールに、Ｃｕ粉末を含有
する導電性ペーストを充填してビアホール導体を形成
し、図１の絶縁層７となる絶縁シート５５を作製した。
【００５０】次に、ポリエチレンテレフタレート（ＰＥ
Ｔ）樹脂からなる転写シートの表面に接着剤を塗布し、
厚さ１２μｍ、表面粗さ０．８μｍの銅箔を一面に接着
した。そして、ドライフィルムレジストを貼り、露光、
現像を行った後、これを塩化第二鉄溶液を用いたスプレ
ー式エッチング装置を用いて、非パターン部をエッチン
グ除去して、銅箔からなる導体層を形成した転写シート
を作製した。
Ｔ）樹脂からなる転写シートの表面に接着剤を塗布し、
厚さ１２μｍ、表面粗さ０．８μｍの銅箔を一面に接着
した。そして、ドライフィルムレジストを貼り、露光、
現像を行った後、これを塩化第二鉄溶液を用いたスプレ
ー式エッチング装置を用いて、非パターン部をエッチン
グ除去して、銅箔からなる導体層を形成した転写シート
を作製した。
【００５１】そして、ビアホール導体を含む絶縁シート
４５、４７、４９、５１の表面に、転写シートの導体層
側を１３０℃、２０ｋｇ／ｃｍ2の条件で圧着した後、
転写シートを剥がして、導体層を絶縁シート４５、４
７、４９、５１に転写した。
４５、４７、４９、５１の表面に、転写シートの導体層
側を１３０℃、２０ｋｇ／ｃｍ2の条件で圧着した後、
転写シートを剥がして、導体層を絶縁シート４５、４
７、４９、５１に転写した。
【００５２】次に、キャビティ用貫通孔、およびビアホ
ール導体を形成した絶縁シート５５のキャビティ内に積
層セラミックコンデンサを仮設置した。
ール導体を形成した絶縁シート５５のキャビティ内に積
層セラミックコンデンサを仮設置した。
【００５３】そして、コンデンサ素子の両表面に、球状
シリカを含んだエポキシ系樹脂接着剤２４を塗布した。
その絶縁シート５５の表面および裏面に、上記の工程を
経て作製された導体層およびビアホール導体を有する絶
縁シート４５、４７、４９、５１を仮積層した。
シリカを含んだエポキシ系樹脂接着剤２４を塗布した。
その絶縁シート５５の表面および裏面に、上記の工程を
経て作製された導体層およびビアホール導体を有する絶
縁シート４５、４７、４９、５１を仮積層した。
【００５４】そして、この積層物を真空ホットプレス装
置内に置き、圧力１０ｋｇ／ｃｍ2、昇温速度７℃／ｍ
ｉｎ．で加熱し、１００℃に到達したところで、３０分
間の保持を行い、コンデンサ素子を絶縁層に固着した。
その後、同じ昇温速度で、圧力４０ｋｇ／ｃｍ2で、２
２０℃まで昇温し、最高温度２２０℃で、１時間加熱し
て、完全硬化させて、絶縁層１、３、５、７、９の厚み
が０．１ｍｍと０．０８ｍｍの図１に示した電気素子内
蔵配線基板を作製した。そして、作製した電気素子内蔵
配線基板に対して、以下の検討を行った。
置内に置き、圧力１０ｋｇ／ｃｍ2、昇温速度７℃／ｍ
ｉｎ．で加熱し、１００℃に到達したところで、３０分
間の保持を行い、コンデンサ素子を絶縁層に固着した。
その後、同じ昇温速度で、圧力４０ｋｇ／ｃｍ2で、２
２０℃まで昇温し、最高温度２２０℃で、１時間加熱し
て、完全硬化させて、絶縁層１、３、５、７、９の厚み
が０．１ｍｍと０．０８ｍｍの図１に示した電気素子内
蔵配線基板を作製した。そして、作製した電気素子内蔵
配線基板に対して、以下の検討を行った。
【００５５】インピーダンスアナライザを用いて、周波
数１．０ＭＨｚ〜１．８ＭＨｚにおいて、インピーダン
スの周波数特性を測定し、同時に、１ＭＨｚでのコンデ
ンサの静電容量を測定し、そして、ｆ0＝１／（２π
（Ｌ／Ｃ）1/2）（式中、ｆ0：共振周波数（Ｈｚ）、
Ｃ：静電容量（Ｆ）、Ｌ：インダクタンス（Ｈ））に基
づいて、共振周波数からインダクタンスを計算で求めた
（Ｌ（室温））。また、インピーダンスが０．１Ω以下
を示す周波数範囲（Δｆ）はインピーダンス特性曲線か
ら読み取りで求めた。これらの結果を表１に記載した。
数１．０ＭＨｚ〜１．８ＭＨｚにおいて、インピーダン
スの周波数特性を測定し、同時に、１ＭＨｚでのコンデ
ンサの静電容量を測定し、そして、ｆ0＝１／（２π
（Ｌ／Ｃ）1/2）（式中、ｆ0：共振周波数（Ｈｚ）、
Ｃ：静電容量（Ｆ）、Ｌ：インダクタンス（Ｈ））に基
づいて、共振周波数からインダクタンスを計算で求めた
（Ｌ（室温））。また、インピーダンスが０．１Ω以下
を示す周波数範囲（Δｆ）はインピーダンス特性曲線か
ら読み取りで求めた。これらの結果を表１に記載した。
【００５６】
【表１】
【００５７】表１の結果から明らかなように、最も近接
する一対のビアホール導体の電流の向きを対向させて形
成した本発明の試料Ｎｏ．１、９、１１では、電流の向
きを同じ方向に形成した試料Ｎｏ．２、１０、１２に比
較して、配線基板のインダクタンスを低減できた。ま
た、１層あたりの絶縁層厚みを０．０８ｍｍに薄くして
作製した試料Ｎｏ．１３では、０．１ｍｍで作製した試
料（Ｎｏ．１）に比較して、さらにインダクタンスを低
減することができた。
する一対のビアホール導体の電流の向きを対向させて形
成した本発明の試料Ｎｏ．１、９、１１では、電流の向
きを同じ方向に形成した試料Ｎｏ．２、１０、１２に比
較して、配線基板のインダクタンスを低減できた。ま
た、１層あたりの絶縁層厚みを０．０８ｍｍに薄くして
作製した試料Ｎｏ．１３では、０．１ｍｍで作製した試
料（Ｎｏ．１）に比較して、さらにインダクタンスを低
減することができた。
【００５８】また、静電容量が１０ｎＦと５ｎＦのコン
デンサを内蔵した試料Ｎｏ．３では、同じ静電容量のセ
ラミックコンデンサを内蔵した場合（試料Ｎｏ．１）に
比較して、例えば、０．１Ω以下のインピーダンスを示
す周波数幅が９２ＭＨｚとなり、インピーダンスの低い
周波数幅を広げることができた。
デンサを内蔵した試料Ｎｏ．３では、同じ静電容量のセ
ラミックコンデンサを内蔵した場合（試料Ｎｏ．１）に
比較して、例えば、０．１Ω以下のインピーダンスを示
す周波数幅が９２ＭＨｚとなり、インピーダンスの低い
周波数幅を広げることができた。
【００５９】さらに、最も近接したビアホール導体の間
隔を２ｍｍから０．５ｍｍまで狭くした場合（試料番号
４、５、６）では、ビアホール導体の電流の向きを逆向
きに形成することによってインダクタンスを低くできる
ことがわかる。
隔を２ｍｍから０．５ｍｍまで狭くした場合（試料番号
４、５、６）では、ビアホール導体の電流の向きを逆向
きに形成することによってインダクタンスを低くできる
ことがわかる。
【００６０】また、内蔵するコンデンサの数を４個と8
個に増やした場合の試料番号７、８では、コンデンサの
並列接続の効果により、更に、インダクタンスの低減を
図ることができた。
個に増やした場合の試料番号７、８では、コンデンサの
並列接続の効果により、更に、インダクタンスの低減を
図ることができた。
【００６１】
【発明の効果】上述した通り、本発明によれば、隣設す
る電気素子の電極に接続されたビアホール導体のうち、
最も近接するビアホール導体同士を、それぞれ異なる導
体層に接続することにより、即ち、最も近接する一対の
ビアホール導体を流れる電流の向きを逆にすることによ
り、ビアホール導体を含む配線部の相互インダクタンス
を低減することができる。
る電気素子の電極に接続されたビアホール導体のうち、
最も近接するビアホール導体同士を、それぞれ異なる導
体層に接続することにより、即ち、最も近接する一対の
ビアホール導体を流れる電流の向きを逆にすることによ
り、ビアホール導体を含む配線部の相互インダクタンス
を低減することができる。
【図１】本発明の電気素子内蔵型配線基板の概略断面図
である。
である。
【図２】本発明で用いられる電気素子（コンデンサ素
子）を説明するためのものであって、（ａ）は全体斜視
図、（ｂ）、（ｃ）は内部電極のパターン図である。
子）を説明するためのものであって、（ａ）は全体斜視
図、（ｂ）、（ｃ）は内部電極のパターン図である。
【図３】本発明で用いられる電気素子（コンデンサ素
子）を説明するためのものであって、（ａ）は４端子、
（ｂ）2端子の模式図である。
子）を説明するためのものであって、（ａ）は４端子、
（ｂ）2端子の模式図である。
【図４】（ａ）は、本発明の電気素子内蔵型配線基板に
おける電気素子の外部電極と、ビアホール導体の接続状
況を示す斜視図であり、（ｂ）は対向するビアホール導
体の向きが逆の場合の模式図であり、（ｃ）は電流の向
きが同じ場合の模式図である。
おける電気素子の外部電極と、ビアホール導体の接続状
況を示す斜視図であり、（ｂ）は対向するビアホール導
体の向きが逆の場合の模式図であり、（ｃ）は電流の向
きが同じ場合の模式図である。
【図５】本発明の電気素子内蔵型配線基板の工程図であ
る。
る。
Ａ 電気素子内蔵型配線基板 １、３、５、７、９ 絶縁層 １１ 絶縁基板 １５、１５ａ、１５ｂ ビアホール導体 １７ 第１導体層 １９ 第２導体層 ２３、２３ａ、２３ｂ 電気素子 ２７ａ、２７ｂ、２９、３０ 外部電極
Claims (7)
- 【請求項１】絶縁基板の内部に複数のチップ状の電気素
子を内蔵した電気素子内蔵型配線基板において、前記複
数の電気素子が、それぞれ第1外部電極および第2外部電
極を具備するとともに、前記電気素子と前記絶縁基板表
面との間の絶縁基板内部に、その厚み方向に所定間隔を
置いて第1導体層および第2導体層を形成してなり、前記
複数の電気素子の前記第１、第2外部電極を、前記第
１、第2導体層にビアホール導体を介して電気的に接続
するとともに、隣設する前記電気素子間における最も近
接する一対のビアホール導体を、それぞれ異なる導体層
に接続したことを特徴とする電気素子内蔵型配線基板。 - 【請求項２】隣設する電気素子間において、最も近接す
る一対のビアホール導体の間隔が０．５ｍｍ以下である
ことを特徴とする請求項１記載の電気素子内蔵型配線基
板。 - 【請求項３】電気素子は、電気素子本体の主面に導体を
形成してなる外部電極を具備することを特徴とする請求
項１または２記載の電気素子内蔵型配線基板。 - 【請求項４】電気素子は、それぞれ複数の第１外部電極
および複数の第２外部電極を具備することを特徴とする
請求項１乃至３のうちいずれかに記載の電気素子内蔵型
配線基板。 - 【請求項５】電気素子がコンデンサであることを特徴と
する請求項１乃至４のうちいずれかに記載の電気素子内
蔵型配線基板。 - 【請求項６】静電容量が異なるコンデンサを内蔵するこ
とを特徴とする請求項５記載の電気素子内蔵型配線基
板。 - 【請求項７】絶縁基板は少なくとも有機樹脂を含有する
ことを特徴とする請求項１乃至６のうちいずれかに記載
の電気素子内蔵型配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158824A JP3748361B2 (ja) | 2000-05-29 | 2000-05-29 | 電気素子内蔵型配線基板 |
| US09/717,541 US6370013B1 (en) | 1999-11-30 | 2000-11-21 | Electric element incorporating wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158824A JP3748361B2 (ja) | 2000-05-29 | 2000-05-29 | 電気素子内蔵型配線基板 |
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| Publication Number | Publication Date |
|---|---|
| JP2001339163A true JP2001339163A (ja) | 2001-12-07 |
| JP3748361B2 JP3748361B2 (ja) | 2006-02-22 |
Family
ID=18663238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158824A Expired - Fee Related JP3748361B2 (ja) | 1999-11-30 | 2000-05-29 | 電気素子内蔵型配線基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3748361B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011074283A1 (ja) * | 2009-12-15 | 2011-06-23 | 日本特殊陶業株式会社 | キャパシタ内蔵配線基板及び部品内蔵配線基板 |
-
2000
- 2000-05-29 JP JP2000158824A patent/JP3748361B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011074283A1 (ja) * | 2009-12-15 | 2011-06-23 | 日本特殊陶業株式会社 | キャパシタ内蔵配線基板及び部品内蔵配線基板 |
| US8654539B2 (en) | 2009-12-15 | 2014-02-18 | Ngk Spark Plug Co., Ltd. | Capacitor-incorporated substrate and component-incorporated wiring substrate |
| KR101384082B1 (ko) | 2009-12-15 | 2014-04-09 | 니혼도꾸슈도교 가부시키가이샤 | 캐패시터 내장 배선기판 및 부품 내장 배선기판 |
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| Publication number | Publication date |
|---|---|
| JP3748361B2 (ja) | 2006-02-22 |
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