JP2016171119A - 回路基板及びその製造方法 - Google Patents

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幸信 三門
Yukinobu Mikado
幸信 三門
満広 冨川
Mitsuhiro Tomikawa
満広 冨川
浅野　浩二
Koji Asano
浩二 浅野
孔太郎 高木
Kotaro Takagi
孔太郎 高木
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Ibiden Co Ltd
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Abstract

【課題】ランド上に配される導体の配置の自由度を向上することが可能な回路基板の提供を目的とする。
【解決手段】本発明の回路基板１０では、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０に、金属ブロック１７との間に２つビア導体２１Ｄが並列接続されている共通ランド２５Ｂが設けられている。この共通ランド２５Ｂ上には１つのパッド２６が形成されている。また、金属ブロック１７は、第１主面１７Ｆ側と第２主面１７Ｂ側との両方において、導体層２２，２２に対し、４つのビア導体２１Ｄを介して接続されている。
【選択図】図３

Description

本発明は、コア基板のキャビティに金属ブロックが収容されている回路基板及びその製造方法に関する。
従来、この種の回路基板として、金属ブロックが複数のビア導体を介してマザーボードや素子と接続されるものが知られている（例えば、特許文献１参照）。
特開２０１３−１３５１６８号公報（段落［００３９］、図７）
しかしながら、接続されるマザーボードや素子等の外部部品における回路基板との接続部分の大きさや間隔は種々異なるため、仕様変更により、回路基板内のビア導体の配置等の設計を大きく変える必要があると考えられる。
本発明は、上記事情に鑑みてなされたもので、仕様変更によるビア導体の配置等の設計変更を小さくすることが可能な回路基板の提供を目的とする。
上記目的を達成するためになされた請求項１の発明に係る回路基板は、金属ブロックが収容されるキャビティを有するコア基板と、前記コア基板の表裏に積層され、前記キャビティ及び前記金属ブロックの表裏の面を覆う絶縁樹脂層を含むビルドアップ層と、を有する回路基板であって、前記コア基板の表裏の前記ビルドアップ層のうち少なくとも一方には、前記金属ブロックとの間に複数のビア導体が並列接続されている共通ランドが設けられている。
本発明の第１実施形態に係る回路基板の平面図 回路基板における製品領域の平面図 図２のＡ−Ａ切断面における回路基板の側断面図 回路基板の平断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板の製造工程を示す側断面図 回路基板を含むＰｏＰの側断面図 第２実施形態の回路基板の側断面図 変形例に係る回路基板における製品領域の平面図 変形例に係る回路基板の側断面図 変形例に係る回路基板の側断面図 変形例に係る回路基板の側断面図 変形例に係る回路基板の側断面図 変形例に係る回路基板の平断面図 変形例に係る回路基板の平断面図
［第１実施形態］
以下、本発明の第１実施形態を図１〜図１１に基づいて説明する。本実施形態の回路基板１０は、図１の平面図に示されているように、例えば、外縁部に沿った枠状の捨て領域Ｒ１を有し、その捨て領域Ｒ１の内側が正方形の複数の製品領域Ｒ２に区画されている。図２には、１つの製品領域Ｒ２が拡大して示され、その製品領域Ｒ２を対角線に沿って切断した回路基板１０の断面構造が図３に拡大して示されている。
図３に示すように、回路基板１０は、コア基板１１の表裏の両面にビルドアップ層２０，２０を有する構造になっている。コア基板１１は、絶縁性部材で構成されている。コア基板１１の表側の面であるＦ面１１Ｆと、コア基板１１の裏側の面であるＢ面１１Ｂとには、導体回路層１２がそれぞれ形成されている。また、コア基板１１には、キャビティ１６と複数の導電用貫通孔１４が形成されている。
導電用貫通孔１４は、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂの両面からそれぞれ穿孔しかつ奥側に向かって徐々に縮径したテーパー孔１４Ａ，１４Ａの小径側端部を互いに連通させた中間括れ形状をなしている。これに対し、キャビティ１６は、直方体状の空間を有する形状になっている。
各導電用貫通孔１４内にはめっきが充填されて複数のスルーホール導電導体１５がそれぞれ形成され、それらスルーホール導電導体１５によってＦ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２との間が接続されている。
キャビティ１６には、金属ブロック１７が収容されている。金属ブロック１７は、例えば銅製の直方体であって、金属ブロック１７の平面形状はキャビティ１６の平面形状より一回り小さくなっている。また、金属ブロック１７の厚さ、即ち、金属ブロック１７の表裏の一方の面である第１主面１７Ｆと、金属ブロック１７の表裏の他方の面である第２主面１７Ｂとの間の距離は、コア基板１１の板厚より僅かに大きくなっている。そして、金属ブロック１７は、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂからそれぞれ僅かに突出し、金属ブロック１７の第１主面１７Ｆがコア基板１１のＦ面１１Ｆにおける導体回路層１２の最外面と略面一になる一方、金属ブロック１７の第２主面１７Ｂがコア基板１１のＢ面１１Ｂにおける導体回路層１２の最外面と略面一になっている。なお、金属ブロック１７とキャビティ１６の内面との間の隙間には、充填樹脂１６Ｊが充填されている。
金属ブロック１７の第１主面１７Ｆと第２主面１７Ｂとは略同じ面積をなし、互いに平行になっている。また、金属ブロック１７の第１主面１７Ｆ及び第２主面１７Ｂ（即ち、金属ブロック１７の表裏の両面）は、算術平均粗さＲａが０．１［μｍ］〜３．０［μｍ］の粗面になっている（ＪＩＳ Ｂ ０６０１−１９９４の定義による）。
図３に示すように、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０も、Ｂ面１１Ｂ側のビルドアップ層２０も共に、コア基板１１側から順番に、絶縁樹脂層２１、導体層２２を積層してなり、導体層２２上には、ソルダーレジスト層２３が積層されている。また、絶縁樹脂層２１には、複数のビアホール２１Ｈが形成され、それらビアホール２１Ｈは、コア基板１１側に向かって徐々に縮径したテーパー状になっている。さらに、これらビアホール２１Ｈ内にめっきが充填されて複数のビア導体２１Ｄが形成されている。そして、これらビア導体２１Ｄによって、導体回路層１２と導体層２２との間及び、金属ブロック１７と導体層２２との間が接続されている。また、金属ブロック１７は、第１主面１７Ｆ側と第２主面１７Ｂ側との両方において、導体層２２，２２に対し、４つのビア導体２１Ｄを介して接続されている。
導体層２２のうちビア導体２１Ｄと接続される部分には、ランド２５が形成されている。なお、「ランド」とは、絶縁樹脂層２１上に形成される導体層２２のうち当該絶縁樹脂層２１に形成されるビア導体２１Ｄに繋がるパターンをいう。
図４に示すように、ランド２５は、配線パターン２２Ｐの先端又は中間位置（図示せず）、或いは、配線パターン２２Ｐから離間した位置に配されている。ここで、本実施形態の回路基板１０には、ランド２５として、コア基板１１側の面に１つのビア導体２１Ｄのみが接続される個別ランド２５Ａと、個別ランド２５Ａよりも大きくコア基板１１側の面に複数のビア導体２１Ｄが並列接続される共通ランド２５Ｂとが形成されている。具体的には、図３に示すように、金属ブロック１７の第２主面１７Ｂに接続している４つのビア導体２１Ｄのうち図３における右側の２つのビア導体２１Ｄ，２１Ｄと、左側の２つのビア導体２１Ｄ，２１Ｄとがそれぞれ共通ランド２５Ｂ，２５Ｂに並列接続している。共通ランド２５Ｂは接続する２つのビア導体２１Ｄ，２１Ｄの基端部が収まる大きさの長円状をなしている（図４参照）。そして、それら以外のビア導体２１Ｄが１つずつ個別ランド２５Ａに接続している。個別ランド２５Ａは、ビア導体２１Ｄの基端部の径よりも一回り大きい円形をなしている。即ち、金属ブロック１７の第１主面１７Ｆは４つのビア導体２１Ｄを介して４つの個別ランド２５Ａに接続している一方、金属ブロック１７の第２主面１７Ｂは、４つのビア導体２１Ｄを介して２つの共通ランド２５Ｂに接続している。
なお、図４においては、配線パターン２２Ｐ及びランド２５の側方のソルダーレジスト層２３は省略されている。また、ランド２５とランド２５から延びる配線パターン２２Ｐとの接続部分には、外縁が鋭角にならないようにティアドロップ２２Ｄが形成されている。また、導体回路層１２と導体層２２との間を接続するビア導体２１Ｄの径（トップ径）と、金属ブロック１７と導体層２２との間を接続するビア導体２１Ｄの径（トップ径）とは略同じでも良いが、異なっていても良い。
図３に示すように、ソルダーレジスト層２３には、複数のパッド用孔が形成され、導体層２２の一部がパッド用孔内に位置してパッド２６になっている。なお、「パッド」とは、導体層のうち層間接続するための部分及び表面実装するための部分をいう。コア基板１１のＦ面１１Ｆ上のビルドアップ層２０の最外面である回路基板１０のＦ面１０Ｆにおいては、複数のパッド２６が、製品領域Ｒ２の外縁部に沿って２列に並べられた中パッド２６Ａ群と、それら中パッド２６Ａ群に囲まれた内側の領域に縦横複数列に並べられた小パッド２６Ｃ群とから構成されている。また、小パッド２６Ｃ群から本発明に係る電子部品実装部２６Ｊが構成されている。さらに、例えば、図２に示すように、小パッド２６Ｃ群の中央で製品領域Ｒ２の対角線上に並んだ４つの小パッド２６Ｃと、それら４つの小パッド２６Ｃの列の隣で前記対角線と平行に並んだ３つの小パッド２６Ｃとの計７つの小パッド２６Ｃの真下となる位置に金属ブロック１７が配置されている。それら７つの小パッド２６Ｃのうち４つの小パッド２６Ｃは、金属ブロック１７と接続している４つの個別ランド２５Ａ上にそれぞれ１つずつ形成されている。つまり、金属ブロック１７は、コア基板１１のＦ面１１Ｆ側では、４つのビア導体２１Ｄを介して４つの小パッド２６Ｃに接続されている。
これに対し、コア基板１１のＢ面１１Ｂ上のビルドアップ層２０の最外面である回路基板１０のＢ面１０Ｂでは、中パッド２６Ａより大きく、かつ、各共通ランド２５Ｂ，２５Ｂ上に１つずつ設けられた２つの大パッド２６Ｂが本発明に係る基板接続部を構成し、４つのビア導体２１Ｄを介して金属ブロック１７に接続されている。即ち、本実施形態の回路基板１０では、金属ブロック１７に接続されているパッド２６の数は、コア基板１１のＢ面１１Ｂ側がＦ面１１Ｆ側よりも少なくなっているが、金属ブロック１７に接続されているビア導体２１Ｄの数は、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０とＦ面１１Ｆ側のビルドアップ層２０とで等しくなっている。また、本実施形態では、共通ランド２５Ｂ上の大パッド２６Ｂが、共通ランド２５Ｂに接続している２つのビア導体２１Ｄの中間位置に配されている（図４参照）。
本実施形態の回路基板１０は、以下のようにして製造される。
（１）図５（Ａ）に示すように、コア基板１１としてエポキシ樹脂又はＢＴ（ビスマレイミドトリアジン）樹脂とガラスクロスなどの補強材からなる絶縁性基材１１Ｋの表裏の両面に、銅箔１１Ｃがラミネートされているものが用意される。
（２）図５（Ｂ）に示すように、コア基板１１にＦ面１１Ｆ側から例えばＣＯ２レーザが照射されて導電用貫通孔１４（図３参照）を形成するためのテーパー孔１４Ａが穿孔される。
（３）図５（Ｃ）に示すように、コア基板１１のＢ面１１Ｂのうち前述したＦ面１１Ｆ側のテーパー孔１４Ａの真裏となる位置にＣＯ２レーザが照射されてテーパー孔１４Ａが穿孔され、それらテーパー孔１４Ａ，１４Ａから導電用貫通孔１４が形成される。
（４）無電解めっき処理が行われ、銅箔１１Ｃ上と導電用貫通孔１４の内面に無電解めっき膜（図示せず）が形成される。
（５）図５（Ｄ）に示すように、銅箔１１Ｃ上の無電解めっき膜上に、所定パターンのめっきレジスト３３が形成される。
（６）電解めっき処理が行われ、図６（Ａ）に示すように、電解めっきが導電用貫通孔１４内に充填されてスルーホール導電導体１５が形成されると共に、銅箔１１Ｃ上の無電解めっき膜（図示せず）のうちめっきレジスト３３から露出している部分に電解めっき膜３４が形成される。
（７）めっきレジスト３３が剥離されると共に、めっきレジスト３３の下方の無電解めっき膜（図示せず）及び銅箔１１Ｃが除去され、図６（Ｂ）に示すように、残された電解めっき膜３４、無電解めっき膜及び銅箔１１Ｃにより、コア基板１１のＦ面１１Ｆ上に導体回路層１２が形成されると共に、コア基板１１のＢ面１１Ｂ上に導体回路層１２が形成される。そして、Ｆ面１１Ｆの導体回路層１２とＢ面１１Ｂの導体回路層１２とがスルーホール導電導体１５によって接続された状態になる。
（８）図６（Ｃ）に示すように、コア基板１１に、ルーター又はＣＯ２レーザによってキャビティ１６が形成される。
（９）図６（Ｄ）に示すように、キャビティ１６が塞がれるように、ＰＥＴフィルムからなるテープ９０がコア基板１１のＦ面１１Ｆ上に張り付けられる。
（１０）金属ブロック１７が用意される。金属ブロック１７は、銅の板材又は銅の角材が酸液（例えば、硫酸と過酸化水素を主成分とした酸）に所定時間浸されて粗化された後、切断されて形成される。
（１１）図７（Ａ）に示すように、金属ブロック１７がマウンター（図示せず）によってキャビティ１６に収められる。
（１２）図７（Ｂ）に示すように、コア基板１１のＢ面１１Ｂ上の導体回路層１２上に、絶縁樹脂層２１としてのプリプレグ（心材を樹脂含浸してなるＢステージの樹脂シート）と銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＢ面１１Ｂの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間に充填される。
（１３）図７（Ｃ）に示すように、テープ９０が除去される。
（１４）図７（Ｄ）に示すように、コア基板１１のＦ面１１Ｆ上の導体回路層１２上に絶縁樹脂層２１としてのプリプレグと銅箔３７が積層されてから、加熱プレスされる。その際、コア基板１１のＦ面１１Ｆの導体回路層１２，１２同士の間がプリプレグにて埋められ、プリプレグから染み出た熱硬化性樹脂がキャビティ１６の内面と金属ブロック１７との隙間に充填される。また、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂのプリプレグから染み出てキャビティ１６の内面と金属ブロック１７との隙間に充填された熱硬化性樹脂によって前述の充填樹脂１６Ｊが形成される。
なお、絶縁樹脂層２１としてプリプレグの代わりに心材を含まない樹脂フィルムを用いてもよい。その場合は、銅箔を積層することなく、樹脂フィルムの表面に、直接、セミアディティブ法で導体回路層を形成することができる。
（１５）図８（Ａ）に示すように、上記したプリプレグによって形成されたコア基板１１の表裏の両側の絶縁樹脂層２１，２１にＣＯ２レーザが照射されて、複数のビアホール２１Ｈが形成される。それら複数のビアホール２１Ｈの一部のビアホール２１Ｈは、導体回路層１２上に配置され、他の一部のビアホール２１Ｈは金属ブロック１７上に配置される。なお、金属ブロック１７上にビアホール２１Ｈを形成する際に、ビアホール２１Ｈの奥側に位置する金属ブロック１７の粗面の凹凸はレーザ光照射または、照射後のデスミア処理で排除されてもよい。
（１６）無電解めっき処理が行われ、絶縁樹脂層２１，２１上と、ビアホール２１Ｈ，２１Ｈ内とに無電解めっき膜（図示せず）が形成される。
（１７）図８（Ｂ）に示すように、銅箔３７上の無電解めっき膜上に、所定パターンのめっきレジスト４０が形成される。
（１８）電解めっき処理が行われ、図８（Ｃ）に示すように、めっきがビアホール２１Ｈ，２１Ｈ内に充填されてビア導体２１Ｄ，２１Ｄが形成され、さらには、絶縁樹脂層２１，２１上の無電解めっき膜（図示せず）のうちめっきレジスト４０から露出している部分に電解めっき膜３９，３９が形成される。
（１９）めっきレジスト４０が剥離されると共に、めっきレジスト４０の下方の無電解めっき膜（図示せず）及び銅箔３７が除去され、図９（Ａ）に示すように、残された電解めっき膜３９、無電解めっき膜及び銅箔３７により、コア基板１１の表裏の各絶縁樹脂層２１上に導体層２２が形成される。そして、コア基板１１の表裏の各導体層２２の一部と導体回路層１２とがビア導体２１Ｄによって接続されると共に、各導体層２２の他の一部と金属ブロック１７とがビア導体２１Ｄによって接続された状態になる。
（２０）図９（Ｂ）に示すように、コア基板１１の表裏の各導体層２２上にソルダーレジスト層２３，２３が積層される。
（２１）図１０に示すように、コア基板１１の表裏のソルダーレジスト層２３，２３の所定箇所にテーパー状のパッド用孔が形成され、コア基板１１の表裏の各導体層２２のうちパッド用孔から露出した部分がパッド２６になる。
（２２）パッド２６上に、ニッケル層、パラジウム層、金層の順に積層されて図３に示した金属膜４１が形成される。以上で回路基板１０が完成する。なお、金属膜４１として錫層を形成しても良い。また、金属膜４１の代わりに、ＯＳＰ（プリフラックス）による表面処理をおこなっても良い。
本実施形態の回路基板１０の構造及び製造方法に関する説明は以上である。次に回路基板１０の作用効果を、回路基板１０の使用例と共に説明する。本実施形態の回路基板１０は、例えば、以下のようにして使用される。即ち、図１１に示すように、回路基板１０の有する前述の大、中、小のパッド２６Ｂ，２６Ａ，２６Ｃ上に、それら各パッドの大きさに合った大、中、小の半田バンプ２７Ｂ，２７Ａ，２７Ｃ（なお、これらを区別せず称する際は、「半田バンプ２７」という）が形成される。そして、例えば、回路基板１０のＦ面１０Ｆの小パッド群と同様に配置されたパッド群を下面に有するＣＰＵ８０が、各製品領域Ｒ２の小半田バンプ２７Ｃ群上に搭載されて半田付けされて、第１パッケージ基板１０Ｐが形成される。このときＣＰＵ８０が有する例えばグランド用の４つのパッドが、４つのビア導体２１Ｄを介して回路基板１０の金属ブロック１７に接続される。
次いで、メモリ８１を回路基板８２のＦ面８２Ｆに実装してなる第２パッケージ基板８２Ｐが、ＣＰＵ８０の上方から第１パッケージ基板１０Ｐ上に配されて、その第２パッケージ基板８２Ｐにおける回路基板８２のＢ面８２Ｂに備えるパッドに第１パッケージ基板１０Ｐにおける回路基板１０の中半田バンプ２７Ａが半田付けされてＰｏＰ８３（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ８３）が形成される。なお、ＰｏＰ８３における回路基板１０，８２の間には図示しない樹脂が充填される。
次いで、ＰｏＰ８３がマザーボード８４上に配されて、そのマザーボード８４が有するパッド群にＰｏＰ８３における回路基板１０の大半田バンプ２７Ｂが半田付けされる。このとき、マザーボード８４が有する例えばグランド用の２つのパッドが回路基板１０のうち金属ブロック１７に４つのビア導体２１Ｄを介して接続されている２つのパッド２６と半田付けされる。なお、ＣＰＵ８０及びマザーボード８４が放熱専用のパッドを有している場合には、それら放熱専用のパッドと回路基板１０の金属ブロック１７とが、ビア導体２１Ｄで接続されてもよい。
そして、ＣＰＵ８０が発熱すると、その熱は、ＣＰＵ８０が実装されている回路基板１０のＦ面１０Ｆ側のビア導体２１Ｄを介して金属ブロック１７に伝わり、回路基板１０のＢ面１０Ｂ側のビア導体２１Ｄを介して金属ブロック１７からマザーボード８４へと放熱される。
次に、本実施形態の回路基板１０の効果について説明する。全てのビア導体２１Ｄが独立して個別ランド２５Ａに接続されている場合、隣合うビア導体２１Ｄ同士の位置関係により、ランド２５上のパッド２６の位置が制限されると考えられる。これに対して、本実施形態の回路基板１０では、複数のビア導体２１Ｄが並列接続され、かつ、それら複数のビア導体２１Ｄの基端部が収まる大きさの共通ランド２５Ｂが設けられているため、隣合うビア導体２１Ｄ同士の位置関係の制約を受けにくく、ランド２５上に配されるパッド２６の位置の自由度が向上する。また、例えば、共通ランド２５Ｂの表裏の一方の面にビア導体２１Ｄを２つ配する一方、他方の面にパッド２６を１つ配する等、ランド２５上に配されるパッド２６の数の自由度も向上する。つまり、本実施形態の構成によれば、ランド２５上に配されるパッド２６の配置の自由度を向上することができる。
ここで、仕様変更等により、回路基板１０が接続されるマザーボード８４の種類が変わると、それらのパッドの位置によっては、回路基板１０のパッド２６の位置を変更するために回路基板１０内のビア導体２１Ｄの配置も変更する必要が生じることが考えられる。これに対して、本実施形態の回路基板１０では、複数のビア導体２１Ｄが並列接続される共通ランド２５Ｂが設けられているため、共通ランド２５Ｂに接続されるビア導体２１Ｄの配置を変えずにパッド２６の位置のみを変更することができる。つまり、仕様変更に対して共通ランド２５Ｂより外方の設計変更のみで対応することができ、ビア導体の配置等の設計変更を従来よりも小さくすることができる。
ところで、一般的にこの種の回路基板１０では、マザーボード８４側（基板接続部側）のパッド２６が、ＣＰＵ８０側（電子部品実装部２６Ｊ側）のパッド２６よりも、同面積で比べる場合に数が少なく、また、大きくなっている。これに対して、本実施形態の回路基板１０では、共通ランド２５Ｂを設けたので、大きいパッド２６を形成しやすくなっている。
また、パッド２６を大きくするにはランド２５も大きくする必要があるため、ランド２５を挟んでビア導体２１Ｄとパッド２６とが１対１で対応する構成の場合、金属ブロック１７の表裏の面に接続されるビア導体２１Ｄの数を同数にすることが困難であると考えられるが、本実施形態によれば、共通ランド２５Ｂに接続されるビア導体２１Ｄの数を共通ランド２５Ｂ上のパッド２６の数より多くすることができるため、金属ブロック１７の表裏の面に接続されるビア導体２１Ｄの数を同数にすることが容易となる。
また、回路基板１０は、ＣＰＵ８０の使用、不使用により熱伸縮を繰り返す。そして、金属ブロック１７とビルドアップ層２０の絶縁樹脂層２１との熱伸縮率の相違から、金属ブロック１７とビルドアップ層２０の絶縁樹脂層２１との間に剪断力が作用し、絶縁樹脂層２１と共にビア導体２１Ｄが金属ブロック１７から剥離することが懸念される。しかしながら、本実施形態の回路基板１０では、金属ブロック１７のうち絶縁樹脂層２１，２１で覆われている表裏の両面（第１主面１７Ｆ及び第２主面１７Ｂ）が粗面になっているので、金属ブロック１７と絶縁樹脂層２１，２１との剥離を抑えることができ、回路基板１０における金属ブロック１７の固定が安定する。さらに、金属ブロック１７の表面を粗面にすることで、金属ブロック１７と絶縁樹脂層２１，２１及びキャビティ１６内の充填樹脂１６Ｊとの接触面積が増し、金属ブロック１７から回路基板１０への排熱効率が上がる。
［第２実施形態］
本実施形態の回路基板１０Ｖは、図１２に示されている。この回路基板１０Ｖには、金属ブロック１７を収容したキャビティ１６の近傍に、積層セラミックコンデンサ３０を収容した複数のキャビティ３２が備えられている。積層セラミックコンデンサ３０は、例えば、セラミックス製の角柱体の両端部を１対の電極３１，３１で覆った構造になっている。また、各積層セラミックコンデンサ３０は、金属ブロック１７と同様に、コア基板１１のＦ面１１Ｆ及びＢ面１１Ｂから僅かに突出し、積層セラミックコンデンサ３０の各電極３１の第１平面３１Ｆがコア基板１１のＦ面１１Ｆ側の導体回路層１２における最外面と面一になると共に、積層セラミックコンデンサ３０の各電極３１の第２平面３１Ｂがコア基板１１のＢ面１１Ｂ側の導体回路層１２における最外面と面一になっていて、電子部品実装部２６Ｊの下方に配されている。そして、それら各積層セラミックコンデンサ３０の電極３１に、コア基板１１の表裏両面のビルドアップ層２０，２０に含まれるビア導体２１Ｄが接続されている。また、この回路基板１０Ｖを製造する際には、金属ブロック１７と積層セラミックコンデンサ３０とが同じ工程でキャビティ１６，３２に収容される。ここで、積層セラミックコンデンサ３０の電極３１と導体層２２との間を接続するビア導体２１Ｄの径（トップ径）と、導体回路層１２と導体層２２との間を接続するビア導体２１Ｄの径（トップ径）と、金属ブロック１７と導体層２２との間を接続するビア導体２１Ｄの径（トップ径）とはそれぞれ略同じでも良いが、異なっていても良い。
［他の実施形態］
本発明は、上記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記実施形態では、ビア導体２１Ｄと接続する全てのランド２５上に、パッド２６が設けられていたが、パッド２６が設けられていないランド２５があってもよい。
（２）上記実施形態の回路基板１０，１０Ｖは、金属ブロック１７に接続されているビア導体２１Ｄの数が、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０と、Ｂ面１１Ｂ側のビルドアップ層２０とで同一であったが、一方のビルドアップ層２０のビア導体２１Ｄの数が他方のビア導体２１Ｄの数より多くなっていてもよい。
（３）上記実施形態の金属ブロック１７の表裏の面は、銅板５０を切断する前に粗化されていたが、切断後に粗化されてもよい。その場合は、金属ブロック１７の表面すべてが粗化されている状態になる。
（４）上記第２実施形態では、キャビティ３２に収容されているのが積層セラミックコンデンサ３０であったが、積層セラミックコンデンサ３０ではなく、他の電子部品、例えば、コンデンサ、抵抗、サーミスタ、コイル等の受動部品のほか、ＩＣ回路等の能動部品など、であってもよい。
（５）上記実施形態の金属ブロック１７は、その平面形状が長方形であったが、他の多角形状であってもよいし、図１３に示すように円形であってもよいし、楕円形又は長円形であってもよい。
（６）上記実施形態の金属ブロック１７は銅製であったが、これに限られるものではなく、例えば、銅にモリブデンやタングステンを混ぜたものや、アルミニウム等であってもよい。
（７）上記実施形態では、金属ブロック１７の第１主面１７Ｆと第２主面１７Ｂとの間の距離が、コア基板１１の板厚より大きくなっていたが、コア基板１１の板厚と同一であってもよいし、コア基板１１の板厚より小さくてもよい。
（８）上記実施形態では、コア基板１１の表裏のビルドアップ層２０において、絶縁樹脂層２１と導体層２２とがそれぞれ１層ずつであったが、図１４に示すように２層ずつであってもよいし、それ以上の層数ずつであってもよい。この場合、最外層の導体層２２以外の導体層２２に設けられたランド２５上におけるビア導体２１Ｄが接続される部分も本発明の「パッド」に相当する。
（９）コア基板１１の表裏のビルドアップ層２０において、絶縁樹脂層２１と導体層２２とが複数層ずつ積層されている場合、図１５に示すように、金属ブロック１７に最も近い導体層２２以外の導体層２２に共通ランド２５Ｂが設けられていてもよい。
（１０）上記実施形態では、金属ブロック１７の第２主面１７Ｂに接続している全てのビア導体２１Ｄが共通ランド２５Ｂに接続されていたが、図１６に示すように、一部のビア導体２１Ｄが共通ランド２５Ｂに接続し、残りが個別ランド２５Ａに接続する構成であってもよい。
（１１）上記実施形態では、共通ランド２５Ｂに配されるパッド２６の数が、ビア導体２１Ｄの数よりも少なくなっていたが、多くてもよいし、同数であってもよい。
（１２）上記実施形態では、共通ランド２５Ｂが設けられているのが、コア基板１１のＢ面１１Ｂ側のビルドアップ層２０のみであったが、コア基板１１のＦ面１１Ｆ側のビルドアップ層２０のみであってもよいし、両方のビルドアップ層２０であってもよい。
（１３）上記実施形態では、共通ランド２５Ｂ上の大パッド２６Ｂが、共通ランド２５Ｂに接続している２つのビア導体２１Ｄの中間位置に配されていたが、２つのビア導体２１Ｄの外方に配されていてもよいし、図１７に示すように、一方のビア導体２１Ｄの軸上に配されていてもよい。
（１４）上記実施形態では、共通ランド２５Ｂが長円状であったが、これに限られるものではなく、例えば、図１８に示すように、２つの円が長方形にて繋がれている形状、所謂「亜鈴状」であってもよい。
（１５）図１９に示すように、共通ランド２５Ｂがベタ導体となっている構成であってもよい。
１０，１０Ｖ 回路基板
１１ コア基板
１６，３２ キャビティ
１６Ｊ 充填樹脂
１７ 金属ブロック
２０ ビルドアップ層
２１ 絶縁樹脂層
２１Ｄ ビア導体
２２ 導体層
２５ ランド
２５Ａ 個別ランド
２５Ｂ 共通ランド
２６Ｊ 電子部品実装部
２６Ｂ 大パッド（基板接続部）

Claims (10)

  1. 金属ブロックが収容されるキャビティを有するコア基板と、
    前記コア基板の表裏に積層され、前記キャビティ及び前記金属ブロックの表裏の面を覆う絶縁樹脂層を含むビルドアップ層と、を有する回路基板であって、
    前記コア基板の表裏の前記ビルドアップ層のうち少なくとも一方には、前記金属ブロックとの間に複数のビア導体が並列接続されている共通ランドが設けられている。
  2. 請求項１に記載の回路基板であって、
    前記共通ランドの外側の面において前記共通ランドの一部がパッドとなっている。
  3. 請求項２に記載の回路基板であって、
    前記共通ランドの前記パッドの数が、前記共通ランドの前記金属ブロック側の面における前記ビア導体の接続点の数よりも少ない。
  4. 請求項１乃至３の何れか１の請求項に記載の回路基板であって、
    前記コア基板の表側の前記ビルドアップ層の最外部に設けられ、電子部品が実装される電子部品実装部と、前記コア基板の裏側の前記ビルドアップ層の最外部に設けられ、他の回路基板に接続される基板接続部と、を備え、
    前記共通ランドは、前記基板接続部側の前記ビルドアップ層のみに設けられている。
  5. 請求項１乃至４の何れか１に記載の回路基板であって、
    前記金属ブロックの表側の面に接続している前記ビア導体の数と、前記金属ブロックの裏側の面に接続している前記ビア導体の数とが等しい。
  6. 金属ブロックが収容されるキャビティを有するコア基板の表裏に、前記キャビティ及び前記金属ブロックの表裏の面を覆う絶縁樹脂層を含むビルドアップ層を積層することを行う回路基板の製造方法であって、
    前記コア基板の表裏の前記ビルドアップ層のうち少なくとも一方に、前記金属ブロックとの間に複数のビア導体が並列接続されている共通ランドを設ける。
  7. 請求項６に記載の回路基板の製造方法であって、
    前記共通ランドの外側の面において前記共通ランドの一部をパッドとする。
  8. 請求項７に記載の回路基板の製造方法であって、
    前記共通ランドの前記パッドの数を、前記共通ランドの前記金属ブロック側の面における前記ビア導体の接続点の数よりも少なくする。
  9. 請求項６乃至８の何れか１の請求項に記載の回路基板の製造方法であって、
    前記コア基板の表側の前記ビルドアップ層の最外部に電子部品が実装される電子部品実装部を設けることと、
    前記コア基板の裏側の前記ビルドアップ層の最外部に他の回路基板に接続される基板接続部を設けることと、
    前記基板接続部側の前記ビルドアップ層のみに、前記共通ランドを設けることと、を行う。
  10. 請求項８乃至１１の何れか１に記載の回路基板の製造方法であって、
    前記金属ブロックの表側の面に接続している前記ビア導体の数と、前記金属ブロックの裏側の面に接続している前記ビア導体の数とを等しくする。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015207541A1 (de) * 2015-04-24 2016-10-27 Continental Automotive Gmbh Anordnung mit einem Trägersubstrat und zumindest einem darauf angeordneten elektrischen Bauteil sowie elektrisches Bauteil
JP2019114677A (ja) * 2017-12-25 2019-07-11 イビデン株式会社 プリント配線板
US11570882B2 (en) * 2018-03-28 2023-01-31 Kyocera Corporation Substrate for mounting electronic element, electronic device, and electronic module
US20200020624A1 (en) * 2018-07-10 2020-01-16 Qualcomm Incorporated Substrate-embedded substrate
US11439018B2 (en) 2020-12-29 2022-09-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW462121B (en) * 2000-09-19 2001-11-01 Siliconware Precision Industries Co Ltd Heat sink type ball grid array package
US8022532B2 (en) * 2005-06-06 2011-09-20 Rohm Co., Ltd. Interposer and semiconductor device
US7554193B2 (en) * 2005-08-16 2009-06-30 Renesas Technology Corp. Semiconductor device
KR101289186B1 (ko) * 2011-04-15 2013-07-26 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5987314B2 (ja) 2011-12-27 2016-09-07 イビデン株式会社 プリント配線板
US20140048319A1 (en) * 2012-08-14 2014-02-20 Bridge Semiconductor Corporation Wiring board with hybrid core and dual build-up circuitries
EP2894950B1 (en) * 2013-05-31 2020-07-29 Dialog Semiconductor GmbH Embedded heat slug to enhance substrate thermal conductivity

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