JP2008034755A

JP2008034755A - ビルドアッププリント配線板

Info

Publication number: JP2008034755A
Application number: JP2006209139A
Authority: JP
Inventors: Tsutomu Takeda; 勉武田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-07-31
Filing date: 2006-07-31
Publication date: 2008-02-14
Anticipated expiration: 2026-07-31
Also published as: JP4793156B2

Abstract

【課題】ビルドアップ層に電極膜とグランド膜とを効果的に対向させてコンデンサを形成することにより、ＬＳＩ等の実装電子部品の高速動作が引き起こす電源ノイズを抑制したビルドアッププリント配線板を提供する。
【解決手段】コア基板の貫通ヴィア４を格子状に配列し、この貫通ヴィア４を夫々電源（Ｖ）及びグランド（Ｇ）に交互に且つ千鳥状に配列接続する。ビルドヴィア５を介して貫通ヴィア４に接続された電源膜８及びグランド膜７を交互に配置し、更に、絶縁膜を挟む電源膜８とグランド膜７とが平面視で一部が重なるように対向配置させる。
【選択図】図４

Description

本発明は、ビルドアップ層にコンデンサが形成されたビルドアッププリント配線板に関する。

近時、半導体装置を実装するプリント配線板においては、高密度、高精度の配線層を有するプリント配線板が要求されており、このようなプリント配線板として、例えばビルドアッププリント配線板が使用されている。図８は、従来のビルドアッププリント配線板の構成を示す断面図である。図８に示すように、従来のビルドアッププリント配線板１０１は、ベースとなるコア基板１０２と、このコア基板１０２の上下面に夫々形成されたビルドアップ層１０３とを備えている。コア基板１０２にはその厚さ方向に貫通する複数の貫通ヴィア１０４が形成されている。また、ビルドアップ層１０３は、絶縁膜と配線パターンとが交互に複数個積層されて形成されており、ビルドアップ層１０３内には上下の配線パターンを電気的に接続するビルドヴィア１０５が形成されている。

このビルドアップ層１０３においては、配線を形成する導体膜の幅と間隔に対して、導体膜幅／間隔＝１５μｍ／１５μｍ程度まで、また、ビルドヴィア１０５に対しては、その穴径φが５０μｍ程度まで微細化でき、高密度配線を可能にしている。また、ビルドアップ層１０３の表面には、電子部品接続用の接続パッドが形成されており、これらの接続パッドはビルドヴィア１０５に接続されている。そして、接続パッド上には、はんだバンプを介して電子部品１０６が搭載されている。

このように構成された従来のビルドアッププリント配線板１０１においては、ビルドアップ層１０３に形成されたビルドヴィア１０５は、コア基板１０２に形成された貫通ヴィア１０４と比較して、その大きさが微細な分、インダクタ成分が大きくなり、電源膜のインピーダンスＺ_０が高くなる。一般に、プリント配線板にはＬＳＩ等の電子部品が搭載され、図８では、ビルドアッププリント配線板１０１上には、電子部品１０６が搭載されている。そして、この電子部品１０６が高速に動作すると、電源ノイズが引き起こされる。この電源ノイズを除去するためには、より高周波に近づくほどＬＳＩ等の電子部品のより近傍にデカップリング・コンデンサを配置し、インピーダンスＺ_０を低く押さえる必要がある。しかしながら、コンデンサを配置する位置は、最も近い距離でも電子部品１０６の周辺又はその裏側となり、それ以上近くにチップコンデンサ等の部品を実装することは困難である。

チップコンデンサを電子部品の近傍に実装した従来技術としては、例えば、特許文献１及び２に記載の従来技術がある。これは、チップコンデンサ等のディスクリート部品をプリント配線板内層に埋め込むものである。

また、特許文献３においては、チップコンデンサを設置せずに、ビルドアップ層にコンデンサ構造を作り込んだ従来技術が開示されている。この従来技術においては、電源膜とグランド膜との間に挟まれている絶縁膜に対して、１ＭＨｚ以上における比誘電率が１００以上の誘電材粉末材を使用することにより、電源層のインピーダンスＺ_０を低く抑えている。

特開２００４−３１１７３６号公報特開２００５−１０８９３７号公報特開平１１−０６８３１９号公報

しかしながら、上述の従来技術には以下に示すような問題点がある。

特許文献１に記載の従来技術においては、チップコンデンサ等のディスクリート部品をプリント配線板内層に埋め込んでいるが、ＬＳＩ等の電子部品から最も近い領域に形成されたビルドアップ層に埋め込むことができないこと、更には、ディスクリート部品を埋め込むため、導体パターンの設計自由度が制限させること、等の問題点がある。

また、特許文献２に記載の従来技術においては、ビルドアップ層内にコンデンサ構造を作り込んではいるものの、電源膜とグランド膜とを効率良く対向させ、高周波ノイズを効率良く抑制するデカップリング・コンデンサ及びその生成方法については説明されていない。

本発明はかかる問題点に鑑みてなされたものであって、ビルドアップ層に電源膜とグランド膜とを効果的に対向させてコンデンサを形成することにより、ＬＳＩ等の実装電子部品の高速動作が引き起こす電源ノイズを抑制したビルドアッププリント配線板を提供することを目的とする。

本発明に係るビルドアッププリント配線板は、コア基板と、このコア基板の面における第１の方向及びこの第１の方向に交差する第２の方向に沿って夫々複数個配列され前記コア基板の両面間を電気的に導通させる貫通ヴィアと、前記コア基板の一方又は両方の面上に形成され導電膜と絶縁膜とが交互に積層されたビルドアップ層と、このビルドアップ層内に形成され上下の前記導電膜間を電気的に接続するビルドヴィアと、を有し、前記貫通ヴィアは前記第１の方向に関して交互に電源及びグランドに接続されると共に、前記第２の方向に関しても交互に電源及びグランドに接続され、前記導電膜は、前記電源に接続された貫通ヴィアに導通された電源膜と、前記グランドに接続された貫通ヴィアに導通されたグランド膜とから構成され、これらの電源膜及びグランド膜が各絶縁膜上で前記第１及び第２の方向に沿って交互に配置され、且つ、各絶縁膜を挟む上下の前記電源膜と前記グランド膜とが平面視で一部が重なるように配置されていることを特徴とする。

前記コア基板の面における前記貫通ヴィアの配列が、千鳥状であることが好ましい。

また、前記ビルドアップ層の最上層に、電子部品が接続される接続パッドを形成することができる。

また、前記導電膜の形状は、長方形状であることが好ましい。更に、前記ビルドヴィアは、前記導電膜の短縁部に接続することができ、前記電源膜と前記グランド膜とが、平面視でその長手方向を相互に直交させるようにして配置されていることが好ましい。

前記電源膜及び前記グランド膜のいずれか一方が、各絶縁膜上で相互に電気的に接続されていてもよい。

本発明によれば、ＬＳＩ等の電子部品が搭載されるビルドアップ層において、電源膜及びグランド膜を各絶縁膜上で第１及び第２の方向に沿って交互に配置し、且つ、各絶縁膜を挟む上下の電源膜と前記グランド膜とが平面視で一部が重なるように配置してコンデンサを形成することにより、電源膜のインピーダンスを低くすることができ、ビルドアッププリント配線板に搭載される電子部品の動作に起因する高周波電源ノイズを抑制することができる。

以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態に係るビルドアッププリント配線板について説明する。図１は、本発明の第１の実施形態に係るビルドアッププリント配線板の構成を示す断面図である。

図１に示すように、本実施形態に係るビルドアッププリント配線板１は、ベースとなるコア基板２と、このコア基板２の上下面に夫々形成されたビルドアップ層３とを備えている。コア基板４は、単層又は多層であり、図示例では多層であり、絶縁膜１５間に配線パターン１１が形成されている。また、コア基板２にはその厚さ方向に基板を貫通する複数個のスルーホールが形成され、これらのスルーホールの内壁に金属膜を形成することにより複数個の貫通ヴィア４が形成されている。そして、貫通ヴィア４を介して、コア基板２の上下面間の導通がなされている。更に、これらの複数個の貫通ヴィア４は、コア基板２の面に対して、第１の方向及びこの第１の方向に交差する第２の方向に沿って配列されており、例えば、千鳥状に配列されていることが好ましい。なお、ビルドアップ層３は、上面又は下面の一方のみに形成されていてもよい。

ビルドアップ層３は、絶縁膜１４と導電膜１０とが交互に複数個積層されて形成されており、各絶縁膜には上下の導電膜１０を相互に電気的に接続するビルドヴィア５が形成されている。また、ビルドアップ層３の最上層には、ＬＳＩ等の電子部品６を搭載するための接続パッド１３が形成されており、例えばはんだバンプ１２を介して電子部品６が接続されている。この接続パッド１３はビルドヴィア５を介して導電膜１０に接続され、一方、貫通ヴィア４の上端は、ビルドアップ層３の最下層における導電膜１０と接続されており、コア基板２を貫通する貫通ヴィア４とビルドアップ層３に形成されたビルドヴィア３を通して、電子部品６の各ピンに電源が供給される。

次に、ビルドアップ層３における導電膜の構成について図２乃至６を参照して詳細に説明する。先ず、図２乃至４を参照して、ビルドアップ層３の下層側から順次説明する。図２は、複数個の貫通ヴィアに、グランド（Ｇ）及び電源（Ｖ）電位が交互に割り当てられた様子を示す斜視図である。図２においては、コア基板２に形成された複数個の貫通ヴィア４の上端部を示しており、これら複数個の貫通ヴィア４は、コア基板２の面において第１の方向及びこの第１の方向に交差する第２の方向に沿って配列され、特に２次元的に周期配列されている。そして、貫通ヴィア４は、夫々グランド（Ｇ）及び電源（Ｖ）に交互に接続されている。

次に、図３においては、図２に示す各貫通ヴィア４に導電膜が接続されており、この導電膜は、電源（Ｖ）電位が割り当てられた貫通ヴィア４に接続された電源膜８と、グランド（Ｇ）電位が割り当てられた貫通ヴィア４に接続されたグランド膜７とからなる。これらのグランド膜７及び電源膜８からなる導電膜の形状は、例えば、長方形が好ましい。図３に示すように、グランド膜７と電源膜８とは、その長手方向が相互に直交するように配置されている。更に、グランド膜７の短縁部に沿って、夫々複数個のすり鉢状のビルドヴィア５が形成されている。図示例では、一方の端部に沿って形成されたビルドヴィア５の個数は３個としている。同様に、電源膜８の短縁部に沿って、夫々複数個のすり鉢状のビルドヴィア５が形成されており、図示例では、一方の端部に沿って形成されたビルドヴィア５の個数は３個としている。このように、グランド膜７上に形成されたビルドヴィア５の配列方向と、電源膜８上に形成されたビルドヴィア５の配列方向とは、相互に直交している。

図４においては、図３に示す配線パターン上に、絶縁膜（図示せず）を介して、グランド膜７及び電源膜８が配置され、下層におけるグランド膜７及び電源膜８は、夫々上層における電源膜８及びグランド膜７に対向するように配置されている。つまり、電源（Ｖ）が割り当てられた貫通ヴィア４に接続された電源膜８の上方には、絶縁膜を介してグランド膜７が対向配置され、電源膜８とグランド膜７とが平面視で一部が重なっており、同様に、グランド（Ｇ）が割り当てられた貫通ヴィア４に接続されたグランド膜７の上方には、絶縁膜を介して電源膜８が対向配置され、グランド膜７と電源膜８とが平面視で一部が重なっている。

そして、電源（Ｖ）が割り当てられた貫通ヴィア４に接続された電源膜８の長手方向と、その上方に配置されたグランド膜７の長手方向とは、相互に直交している。更に、電源膜８の短手方向に隣接し、電源膜８と同層上に形成された１対のグランド膜７における夫々電源膜８側の端部上に形成されたビルドヴィア５には、電源膜８の上方に対向配置されたグランド膜７の両端部が夫々接続されている。

同様に、グランド（Ｇ）が割り当てられた貫通ヴィア４に接続されたグランド膜７の長手方向と、その上方に配置される電源膜８の長手方向とは、相互に直交している。更に、グランド膜７の短手方向に隣接し、グランド膜７と同層上に形成された１対の電源膜８における夫々グランド膜７側の端部上に形成されたビルドヴィア５には、前記グランド膜７の上方に対向配置された電源膜８の両端部が夫々接続されている。

そして、図４に示す積層構造を繰り返すことにより、図１に示すような所定層数のビルドアップ層３が形成される。このように、本実施形態においては、同絶縁膜上においてグランド膜７と電源膜８とを交互に配線すると共に、上下方向には絶縁膜を介してグランド膜７と電源膜８とを対向させることで、電子部品６直下のビルドアップ層３にコンデンサを効率的に形成している。

また、図６は、図１のビルドアップ層における電源（Ｖ）が割り当てられた貫通ヴィアを含む詳細断面図である。図６に示すように、電源（Ｖ）が割り当てられた貫通ヴィア４の上端部には電源膜８ａが接続されており、貫通ビア４及び電源膜８ａ上には絶縁膜１４を介してグランド膜７ａが形成されている。また、電源膜８ａの両端部には、夫々ビルドヴィア５が形成され、これらのビルドヴィア５は、グランド層膜７ａに隣接する１対の電源膜８ｂ及び８ｃの端部に夫々接続されている。更に、グランド膜７ａ上には絶縁膜１４を介して電源膜８ｄが形成されている。そして、電源膜８ｄは、電源膜８ｄとグランド膜７ａとの間の絶縁膜１４に設けられたビルドヴィア５を介して、電源膜８ｂ及び８ｃと電気的に接続されている。更にまた、電源膜８ｄ上には絶縁膜１４を介してグランド膜７ｂが形成されている。このように、絶縁膜１４を介して、電源膜とグランド膜とが交互に対向配置され、コンデンサ構造が形成されている。なお、図６においては、電源膜８ａ、８ｄに対しては、その長手方向の断面形状が示されており、グランド膜７ａ、７ｂに対しては、その短手方向の断面形状が示されている。

また、導電膜を上下方向に接続するビルドヴィア５は、図６においては直列に形成されているが、図５に示すように、スパイラル状に形成することもできる。

また、電源膜８及びグランド膜７のいずれか一方を各絶縁膜上で相互に電気的に接続することで、電源供給量を強化してもよい。

次に、本実施形態の動作について説明する。上述のように、コア基板２の貫通ヴィア４は、夫々グランド（Ｇ）及び電源（Ｖ）に交互に接続され、このコア基板２における電源（Ｖ）に接続された貫通ヴィア４から、ビルドアップ層３のビルドヴィア５を通して電子部品６の各ピンに電源が供給される。一般に、電子部品６を高速に動作させると、高周波の電源ノイズが発生する。しかしながら、本実施形態においては、電子部品６の直下におけるビルドアップ層３に、電源膜８とグランド膜７とを絶縁膜１４を介して平面視で一部が重なるようにしてコンデンサを形成しており、このため、電子部品７のピンと電源膜８との間の距離が短い。従って、電子部品７のピンと電源膜８との間の配線パターンのインダクタンスが小さくなり、電源膜８のインピーダンスＺ_０は低く、ビルドアップ層３に形成されたコンデンサはデカップリング・コンデンサとして効果的に機能する。また、電子部品６のピンから出た高周波ノイズがビルドアップ層３に形成されたコンデンサに到達する時間が短い。

従って、本実施形態によれば、ＬＳＩ等の電子部品６が搭載されるビルドアップ層３において、電源膜８とグランド膜７とを対向させてコンデンサが形成することにより、電源膜８のインピーダンスＺ_０を低くすることができる。このため、コンデンサはデカップリング・コンデンサとして効果的に機能する。更に、電子部品６の直下にコンデンサが形成されるので、電子部品６のピンから発生した高周波ノイズがビルドアップ層３に形成されたコンデンサに到達する時間が短くて済み、配線経路の増大による放射電磁ノイズが抑制される。このように、ビルドアッププリント配線板１に実装されたＬＳＩ等の電子部品６の高速動作に起因して引き起こされる高周波電源ノイズを抑制することができる。また、一般的に、ビルドアップ層３における絶縁膜の厚さは３０μｍ程度しかなく、一般基板の絶縁膜の厚さである５０μｍ以上と比較して導電膜間が薄いため、コンデンサの容量が大きくなり、コンデンサの形成には有利である。

なお、本実施形態においては、電源膜８及びグランド膜７の形状を長方形としたが、各絶縁膜上で電源膜８及びグランド膜７を交互に配線することができれば、他の形状を使用することができる。

次に、本発明の第２の実施形態について説明する。図７は、本発明の第２の実施形態に係るビルドアッププリント配線板の構成を示す断面図である。図７に示すように、本実施形態においては、コンデンサが形成されたビルドアップ層３の層間絶縁材料として、誘電率の高い材料である高誘電材料９が使用されている。このような高誘電材料として、例えば、特許文献３においては、１ＭＨｚ以上における比誘電率が１００以上の誘電材料を使用している。このような高誘電材料９を使用することにより、コンデンサの効果を更に高めることができる。なお、図７においては、その他の構成は図１に示す第１の実施形態の構成と同様であり、そのため、同一の構成物には同一の符号を付してその説明を省略する。

なお、従来のビルドアッププリント配線板においても、ビルドアップ層にコンデンサを形成した例が存在する（例えば、特許文献３参照）。しかしながら、従来技術においては、グランド膜７と電源膜８とを効率よく対向させ、デカップリング・コンデンサを形成するために、コア基板２における貫通ヴィア４を千鳥状に配置し、各絶縁膜間でグランド膜７と電源膜８とを対向させる構造は開示されていない。

また、ビルドアッププリント配線板のような微細配線では、搭載される電子部品であるＬＳＩ等のピン配置に合わせて、グランド膜７及び電源膜８をうまく配置する必要があり、単純に広い面積を確保してグランド膜７及び電源膜８を対向させてコンデンサを形成することは困難である。本発明は、コンデンサをＬＳＩ等のピン配置に対して効率よく配置するものであって、特に、グランド膜７及び電源膜８の３次元的な配置構造にも従来技術には見られない特徴を有するものである。

本発明の第１の実施形態に係るビルドアッププリント配線板の構成を示す断面図である。複数の貫通ヴィアに、グランド（Ｇ）及び電源（Ｖ）電位が交互に割り当てられた様子を示す斜視図である。貫通ヴィアに接続された電源膜とグランド膜の配置を示す斜視図である。ビルドアップ層において電源膜とグランド膜とを対向させることにより形成されたコンデンサ構造を示す斜視図である。図１のビルドアップ層における電源（Ｖ）が割り当てられた貫通ヴィアを含む詳細断面図であり、ビルドヴィアが上下方向にスパイラル状に形成された図である。図１のビルドアップ層における電源（Ｖ）が割り当てられた貫通ヴィアを含む詳細断面図であり、ビルドヴィアが上下方向に直列に形成された図である。本発明の第２の実施形態に係るビルドアッププリント配線板の構成を示す断面図である。従来のビルドアッププリント配線板の構成を示す断面図である。

符号の説明

１；ビルドアッププリント配線板
２；コア基板
３；ビルドアップ層
４；貫通ヴィア
５；ビルドヴィア
６；電子部品
７、７ａ、７ｂ；グランド膜
８、８ａ、８ｂ、８ｃ、８ｄ；電源膜
９；高誘電材料
１０；導電膜
１１；配線パターン
１２；はんだバンプ
１３；接続パッド
１４、１５；絶縁膜
１０１；ビルドアッププリント配線板
１０２；コア基板
１０３；ビルドアップ層
１０４；貫通ヴィア
１０５；ビルドヴィア
１０６；電子部品

Claims

コア基板と、このコア基板の面における第１の方向及びこの第１の方向に交差する第２の方向に沿って夫々複数個配列され前記コア基板の両面間を電気的に導通させる貫通ヴィアと、前記コア基板の一方又は両方の面上に形成され導電膜と絶縁膜とが交互に積層されたビルドアップ層と、このビルドアップ層内に形成され上下の前記導電膜間を電気的に接続するビルドヴィアと、を有し、前記貫通ヴィアは前記第１の方向に関して交互に電源及びグランドに接続されると共に、前記第２の方向に関しても交互に電源及びグランドに接続され、前記導電膜は、前記電源に接続された貫通ヴィアに導通された電源膜と、前記グランドに接続された貫通ヴィアに導通されたグランド膜とから構成され、これらの電源膜及びグランド膜が各絶縁膜上で前記第１及び第２の方向に沿って交互に配置され、且つ、各絶縁膜を挟む上下の前記電源膜と前記グランド膜とが平面視で一部が重なるように配置されていることを特徴とするビルドアッププリント配線板。
前記コア基板の面における前記貫通ヴィアの配列が、千鳥状であることを特徴とする請求項１に記載のビルドアッププリント配線板。
前記ビルドアップ層の最上層には、電子部品が接続される接続パッドが形成されていることを特徴とする請求項１又は２に記載のビルドアッププリント配線板。
前記導電膜の形状は、長方形状であることを特徴とする請求項１乃至３のいずれか１項に記載のビルドアッププリント配線板。
前記ビルドヴィアは、前記導電膜の短縁部に接続されていることを特徴とする請求項４に記載のビルドアッププリント配線板。
前記電源膜と前記グランド膜とが、平面視でその長手方向を相互に直交させるようにして配置されていることを特徴とする請求項５に記載のビルドアッププリント配線板。
前記電源膜及び前記グランド膜のいずれか一方が、各絶縁膜上で相互に電気的に接続されていることを特徴とする請求項１乃至６のいずれか１項に記載のビルドアッププリント配線板。