TW201415600A - 具有內嵌元件、內建定位件、及電磁屏障之線路板 - Google Patents

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Chia-Chung Wang
Cheng-Chung Chen
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Abstract

本發明之一較佳實施態樣中，一具有內嵌元件、內建定位件、及電磁屏障之線路板包括一定位件、一半導體元件、一具有屏蔽側壁之加強層、一第一增層電路、以及具有一屏蔽蓋之一第二增層電路。該第一以及該第二增層電路係於相反之垂直方向覆蓋該半導體元件、該定位件、以及該加強層。該屏蔽側壁以及該屏蔽蓋係藉由第一增層電路而電性連接至該半導體元件之至少一接地連接墊，且可分別作為位於該加強層之該通孔中之該半導體元件有效的水平以及垂直電磁屏蔽效果。

Description

具有內嵌元件、內建定位件、及電磁屏障之線路板
本發明係關於一種具有內嵌元件、內建定位件、以及電磁屏障之線路板，尤指一種具有屏蔽蓋以及屏蔽側壁之線路板，其中屏蔽蓋及屏蔽側壁可分別作為內嵌元件之垂直及水平屏障。
半導體元件易受到電磁干擾(EMI)或是其他內部元件干擾，例如在高頻模式操作時的電容、感應、導電耦合等。當半導體晶片為了微型化而與彼此緊密地設置時，這些不良干擾的嚴重性可能會大幅上升。為了減少電磁干擾，在某些半導體元件及模組上可能需要屏障。
Bolognia等人的美國專利號8,102,032、Pagaila等人的美國專利號8,105,872、Fuentes等人的美國專利號8,093,691、Chi等人的美國專利號8,314,486及美國專利號8,349,658揭示用於半導體元件屏障之各種方法，包括金屬罐、線狀網(wire fences)、或球狀網(ball fences)。上述所有方法皆設計用於組裝於基板及屏蔽材料(例如金屬罐、金屬膜、線狀或球狀網)上之元件，屏蔽材料皆為外部添加的形 式，其需要額外空間，因而增加半導體封裝的尺寸及額外耗費。
Ito等人之美國專利號7,929,313、美國專利號7,957,154及美國專利號8,168,893揭露一種使用位於樹脂層中的導電盲孔以形成電磁屏障層之方法，該電磁屏障層環繞用於容納內嵌半導體元件之凹陷部分。此種結構確保在小空間中內嵌元件之優異電性屏蔽，但導電盲孔的深度需要如同半導體元件的厚度，故鑽孔及被覆孔洞時受到高縱橫比之限制，且僅能容納一些超薄的元件。此外，由於作為晶片放置區域之凹陷部分係於導電盲孔金屬化後形成，因對準性差造成半導體元件錯位，進而使此方法在大量製造時產率極低。
本發明係有鑑於以上的情形而發展，其目的在於提供一種可將內嵌元件固定於一預定位置及屏障電磁干擾之線路板。據此，本發明所提供之線路板包括一屏蔽蓋、一半導體元件、一定位件、具有屏蔽側壁之一通孔之一加強層、一第一增層電路、以及選擇性地包括一第二增層電路。此外，本發明亦提供了另一種線路板，其包括一半導體元件、一定位件、具有屏蔽側壁之一通孔之一加強層、一第一增層電路、具有一屏蔽蓋之一第二增層電路。
於一較佳實施態樣中，該定位件係作為該半導體元件之配置導件，該定位件係靠近該半導體元件之外圍邊緣，並於側面方向側向對準該半導體之外圍邊緣，且於 側面方向側向延伸超過該半導體之外圍邊緣。該半導體元件以及該定位件係延伸進入該加強層之該通孔，該通孔之該屏蔽側壁係於側面方向側向覆蓋該半導體元件之外圍邊緣，該屏蔽蓋係於該第二垂直方向覆蓋該半導體元件。該屏蔽側壁以及該屏蔽蓋係電性連接至少一該半導體元件之接地接觸墊，且可分別作為該半導體元件之水平以及垂直之屏障。該第一增層電路以及該第二增層電路係分別於該第一垂直方向以及該第二垂直方向覆蓋該半導體元件、該定位件、以及該加強層。
該半導體元件包括一主動面以及與該主動面相反之一非主動面，該主動面上具有複數個接觸墊。該半導體元件之該主動面係面朝該第一垂直方向，並背向該屏蔽蓋，且該半導體元件之該非主動面係面朝該第二垂直方向，並朝向該屏蔽蓋。該半導體元件可經由黏著劑而被固定於該第一或第二增層電路上，或被設置於該屏蔽蓋上。
該定位件可由金屬、光敏性塑膠材料、或非光敏性材料製備而成。舉例來說，該定位件基本上可由銅、鋁、鎳、鐵、錫、或其合金所製備，該定位件亦可由環氧樹脂或聚醯亞胺所製備。
該加強層包括一通孔，該通孔具有導電之側壁，且可使用黏著劑而被固定於該屏蔽蓋上、或該第一增層電路或該第二絕緣層之一絕緣層上。該加強層可延伸至該線路板之外圍邊緣，並提供機械性支撐以抑制該線路板之彎曲或翹曲。該加強層可為具有內嵌單層導線或多層導線之 單層結構或多層結構，例如可為多層線路板。該加強層可由非金屬材料所組成，如多種無機或有機之絕緣材料，包括陶瓷、氧化鋁(Al2O3)、氮化鋁(AlN)、氮化矽(SiN)、矽(Si)、玻璃、層疊的環氧樹脂、聚醯亞胺、或覆銅層壓板。於鍍覆的過程中，非金屬加強層之通孔中可形成金屬化之側壁，以提供位於該通孔內之該半導體元件之水平方向之電磁屏蔽。此外，該加強層之該第一以及第二表面可經由鍍覆程序而被金屬化，從而，該加強層包括一導電層於該第一以及第二表面，係電性連接並鄰接於該屏蔽側壁。該加強層也可由金屬所製成，如銅(Cu)、鋁(Al)、不鏽鋼等。為了提供有效的水平電磁屏蔽效果，該屏蔽側壁較佳為完整地覆蓋該半導體元件之側表面，以減少水平方向之電磁干擾。此外，該屏蔽側壁可經由該第一增層電路而電性連接至少一接地之接觸墊。舉例來說，該屏蔽側壁可經由該第一增層電路之導電盲孔而電性連接至該第一增層電路，且該第一增層電路係與該加強層之該第一表面上之導電層電性連接。因此，該屏蔽側壁以及該半導體元件之接地接觸墊之間之電性連接可經由該第一增層電路而提供。或者，該屏蔽側壁可經由延伸穿過該加強層之一或多個披覆穿孔而電性連接至該第一增層電路。舉例來說，該被覆穿孔可延伸穿過該加強層，鄰接於該加強層之導電層，且於一第一端延伸至該第一增層電路並電性連接至該第一增層電路。因此，該第一增層電路及該被覆穿孔可提供該屏蔽側壁以及該半導體元件之接地接觸墊之間之電性連接。
該屏蔽蓋係於該第二垂直方向對準該半導體元件並覆蓋該半導體元件，且可經由該第一增層電路而電性連接至該半導體元件之至少一接地接觸墊。該屏蔽蓋可為連續之金屬層，且較佳可水平延伸至至少與該半導體元件之外圍邊緣重合，以提供有效之垂直電磁屏蔽效應。舉例來說，該屏蔽蓋可於側面方向側向延伸直到與該半導體元件之外圍邊緣共平面，或者向外側向延伸超過該半導體元件之外圍邊緣，且甚至側向延伸至該線路板之外圍邊緣，據此，該屏蔽蓋可於該第二垂直方向完全地覆蓋該半導體元件，且可最小化垂直方向之電磁干擾。與該第一增層電路間隔開來之該屏蔽蓋可經由與該第一增層電路電性連接之該加強層而電性連接至該第一增層電路。舉例來說，該屏蔽蓋可經由導電盲孔或導電溝而電性連接至該加強層之第二表面之導電層，導電盲孔或導電溝係接觸且提供該屏蔽蓋以及該加強層之導電層間之電性連接。因此，該屏蔽蓋以及該半導體元件之接地接觸墊之間之電性連接可藉由該加強層以及該第一增層電路所提供。再者，該屏蔽蓋可經由一或多個被覆穿孔而電性連接至該第一增層電路，其中該被覆穿孔係延伸穿過該加強層。舉例來說，於第一端之該被覆穿孔可延伸直到電性連接至該第一增層電路，且於第二端之該被覆穿孔可延伸直到電性連接至該屏蔽蓋。因此，該屏蔽蓋以及該半導體元件之接地接觸墊之間之電性連接可由該被覆穿孔以及該第一增層電路而提供。
該第一增層電路係於該第一垂直方向覆蓋該 定位件、該半導體元件、以及該加強層，且該第一增層電路可包括一第一絕緣層以及一或多個第一導線。舉例來說，該第一絕緣層係於該第一垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且該第一絕緣層可延伸至該線路板之外圍邊緣，且該第一導線係自該第一絕緣層朝該第一垂直方向延伸。該第一絕緣層可包括複數個第一盲孔，該些第一盲孔係被設置鄰接於該半導體元件之接觸墊。一或多個第一導線係自該第一絕緣層朝該第一垂直方向延伸，且於該第一絕緣層上側向延伸，並於該第二垂直方向延伸進入該些第一盲孔以形成複數個第一導電盲孔，從而可提供該半導體元件之複數個信號接觸墊以及複數個接地接觸墊之信號路由。此外，該第一絕緣層可包括一或多個額外之第一盲孔，該些額外之第一盲孔係被設置鄰接於該加強層之該第一表面之該導電層之選定部分，該第一導線可更進一步於該第二垂直方向延伸進入該些額外之第一盲孔中，以形成一或多個額外之第一導電盲孔，該些第一導電盲孔係電性連接該加強層之導電層，從而提供該半導體元件之接地接觸墊以及該屏蔽側壁之間之接地連接。綜上所述，該第一增層電路係經由該些第一導電盲孔而電性連接至該半導體元件之該些接觸墊，以提供該半導體元件之信號路由以及接地，且可經由該些額外之第一導電盲孔而進一步電性連接至該屏蔽側壁，以提供該屏蔽側壁之接地。由於該第一導線可直接接觸該半導體元件之該些接觸墊以及該加強層之該導電層，該半導體元件以及該第一增層電路之 間之電性連接，以及該屏蔽側壁以及該第一增層電路之間之電性連接可不含焊料。若有需要進一步之信號路由，該第一增層電路可包括額外的介電層、具有盲孔之額外的層、以及額外之導線。
根據具有該半導體元件被設置於該屏蔽蓋上之線路板之態樣，可選擇性地提供該第二增層電路，且該第二增層電路於該第二垂直方向覆蓋該屏蔽蓋以及該加強層，在此態樣中，該第二增層電路可包括一第二絕緣層以及一或多個第二導線。舉例來說，該第二絕緣層係於該第二垂直方向覆蓋該屏蔽蓋以及該加強層，且可延伸至該線路板之外圍邊緣，且該第二導線係自該第二絕緣層朝該第二垂直方向延伸，且於該第二絕緣層上側向延伸。該第二絕緣層可包括設置於鄰接該屏蔽蓋之選定部位之一或多個第二盲孔，該第二導線可於該第一垂直方向更進一步延伸進入該些第二盲孔以形成一或多個第二導電盲孔，從而可提供該屏蔽蓋之電性連接。而該屏蔽蓋係內建於該第二增層電路之線路板之另一態樣，該第二增層電路係於該第二垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且可包括一第二絕緣層、該屏蔽蓋、以及選擇性地包括第二導線。舉例來說，該第二絕緣層係於該第二垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且可延伸至該線路板之外圍邊緣，該屏蔽蓋以及該第二導線係自該第二絕緣層朝該第二垂直方向延伸，且於該第二絕緣層上側向延伸。該第二絕緣層可包括一或多個第二盲孔或溝槽開 口，其被設置鄰接於該加強層之該第二表面之該導電層之選定部分，且可被金屬化以形成一或多個第二導電盲孔或導電溝。據此，該屏蔽蓋可電性連接至該第一增層電路以接地，且其電性連接係經由該加強層以及該第二增層電路之該第二導電盲孔或該導電溝所提供。若有需要進一步之信號路由，該第二增層電路可包括額外之介電層、具有盲孔之額外的層、及額外之導線。
本發明之線路板可更進一步包括一或多個被覆穿孔，其延伸穿過該加強層。該被覆穿孔可提供該第一增層電路以及該第二增層電路之間之電性連接。舉例來說，位於該第一端之該被覆穿孔可延伸並電性連接至該第一增層電路之外或內導電層，且位於第二端之該被覆穿孔可延伸並電性連接至該第二增層電路之外或內導電層、或屏蔽側壁。因此，該被覆穿孔可提供於垂直方信號路由或接地之電性連接。
該第一或第二增層電路之最外層之導線，可分別包括一或多個第一以及第二內連接墊，以提供一電子元件(如一半導體晶片、一塑膠封裝、或另一半導體組體)之電性連接點。該些第一內連接墊可包括面朝該第一垂直方向之一外露的接觸表面，而該些第二內連接墊可包括面朝該第二垂直方向之一外露的接觸表面。因此，該線路板可包括電性接點(例如該第一內連接墊以及該第二內連接墊)，其係電性連接彼此並位於面朝相反垂直方向之相反表面，使該線路板能夠堆疊，且電子元件可利用各種連接媒介電性 連接至該線路板，連接媒介包括打線或焊錫凸塊以作為電性接點。
本發明之線路板可更進一步包括導引該加強層配置之一配置導件。該加強層之該配置導件係於側面方向靠近該加強層之外圍邊緣，並側向對準於該加強層之外圍邊緣，且於側面方向延伸超過該加強層之外圍邊緣。如同該定位件，該加強層之該配置導件可由金屬、光敏性塑膠材料、或非光敏性材料製備而成，如銅、鋁、鎳、鐵、錫、其合金、環氧樹脂、或聚醯亞胺所製備。
該定位件以及該配置導件可於該第一垂直方向接觸該第一增層電路之該屏蔽蓋或一絕緣層，且自該第一增層電路之該屏蔽蓋或一絕緣層朝該第一垂直方向延伸；或可自該第二增層電路之一絕緣層朝該第二垂直方向延伸。舉例來說，該定位件可自該第二增層電路之一絕緣層或屏蔽蓋朝該第一垂直方向延伸，且延伸超過該半導體元件之該非主動面，或者自該第一增層電路之一絕緣層朝該第二垂直方向延伸，且延伸超過該半導體元件之主動面。同樣地，該配置導件可於該第一垂直方向自該第二增層電路之一絕緣層或屏蔽蓋延伸，且延伸超過該加強層之接觸表面；或者於該第二垂直方向自該第一增層電路之一絕緣層延伸，且延伸超過該加強層之接觸表面。在任何的情況下，該定位件以及該配置導件可接觸該第一增層電路以及該第二增層電路，且介於該第一增層電路以及該第二增層電路之間，或者可介於該第一增層電路以及該屏蔽蓋之間。
此外，該定位件以及該配置導件可具有圖案以分別避免該半導體元件以及該加強層不必要之移動。舉例來說，該定位件以及該配置導件可包括一連續或不連續之條板或突柱陣列，該定位件以及該配置導件可同時形成且具有相同或不同的圖案。具體來說，該定位件可側向對齊該半導體元件之四個側表面，以防止該半導體元件之橫向位移。舉例來說，該定位件可沿著該半導體元件之四個側面、兩個對角、或四個角對齊，且該半導體元件以及該定位件間之間隙較佳約於0.001至1毫米的範圍之內，該半導體元件可藉由該定位件與該通孔之內壁間隔開來，且可添加接合材料至該半導體元件以及該加強層之間以增加其剛性。此外，該定位件亦可靠近該通孔之內壁且對齊該通孔之內壁以防止該加強層之橫向位移。同理，該配置導件可側向對齊於該加強層之四個外側表面，以防止該加強層之橫向位移。舉例來說，該配置導件可沿著該加強層之四個外側面、兩個外對角、或四個外角對齊，且該加強層之外圍邊緣以及該配置導件間之間隙較佳係約於0.001至1毫米的範圍之內，此外，該定位件以及該配置導件之厚度較佳為10至200微米。
本發明更提供了一種三維堆疊組體，其由複數個具有內嵌元件、內建定位件、以及電磁屏障之線路板所堆疊而成，複數個線路板係利用分別位於兩相鄰線路板間之內介電層，以背對背(back-to-back)或面對背(face-to-back)的方式堆疊，並透過一或多個被覆穿孔與彼此電性連接。
本發明具有許多優點，其中，該加強層可提供該增層電路之一機械性支撐。該加強層之該屏蔽側壁及該屏蔽蓋可分別作為該半導體元件之水平及垂直EMI屏障，以降低電磁干擾。該半導體元件之該些接地接觸墊與該些屏蔽側壁/屏蔽蓋間之電性連接可經由該增層電路提供，以提供嵌埋於該線路板中之該半導體元件之有效的電磁屏障效果。因該增層電路之高路由選擇能力(routing capability)，該增層電路可提供訊號路由並利於展現高I/O值以及高性能。此外，該定位件可準確地限制該半導體元件之放置位置，以避免因該半導體元件的橫向位移導致該半導體元件以及該增層電路間之電性連接錯誤，進而大幅度的改善了產品良率。該線路板及使用其之該堆疊組體之可靠度高、價格低廉、且非常適合大量製造生產。
本發明之上述及其他特徵與優點將於下文中藉由各種較佳實施例進一步加以說明。
100,110,120,130,140,200,300,400,500,600,700‧‧‧線路板
11,22‧‧‧金屬層
113‧‧‧定位件
13‧‧‧介電層
15‧‧‧支撐板
16,18‧‧‧黏著劑
21’‧‧‧第一被覆層
22’‧‧‧第二被覆層
201‧‧‧第一增層電路
202‧‧‧第二增層電路
203‧‧‧增層電路
211‧‧‧第一絕緣層
213‧‧‧第一盲孔
215‧‧‧第一導線
217‧‧‧第一導電盲孔
221‧‧‧第二絕緣層
222‧‧‧溝槽開口
223‧‧‧第二盲孔
224‧‧‧屏蔽蓋
226,229‧‧‧端子
227‧‧‧第二導電盲孔
228‧‧‧導電溝
231‧‧‧第三絕緣層
233‧‧‧第三盲孔
235‧‧‧第三導線
241‧‧‧第四絕緣層
245‧‧‧第四導線
261‧‧‧內介電層
31‧‧‧半導體元件
311‧‧‧主動面
312‧‧‧接觸墊
313‧‧‧非主動面
41‧‧‧加強層
411‧‧‧通孔
413‧‧‧導電層
511,512‧‧‧穿孔
415‧‧‧屏蔽側壁
513,514‧‧‧連接層
515,516‧‧‧被覆穿孔
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
圖1-8係本發明一較佳實施例之線路板之製造方法剖視圖，其中該線路板包含一定位件、一半導體元件、一加強層、雙增層電路、以及被覆穿孔；其中圖2A、2A’、3A及5A分別為圖2、2’、3及5之俯視圖，以及圖2B至圖2E分別為該定位件之其他參考樣式之俯視圖。
圖9-12係本發明另一較佳實施例之另一線路板之製造 方法剖視圖，其中該線路板包含一屏蔽蓋以及屏蔽側壁，其透過複數個導電盲孔而電性連接至一半導體元件之複數個接地接觸墊。
圖13-15係本發明又一較佳實施例之又一線路板之製造方法剖視圖，其中該線路板包括一屏蔽蓋，其透過複數個導電溝而電性連接至一加強層之一圖案化導電層。其中，圖14A係圖14之仰視圖。
圖16-21係根據本發明之又一實施態樣中，又一具有雙增層電路之線路板之製備方法剖視圖，其中，增層電路係包括額外的絕緣層以及導線，且藉由複數個被覆穿孔而電性連接至另一增層電路。
圖22-28係根據本發明之一實施態樣中，一線路板之製備方法剖視圖，其包括一定位件、一屏蔽蓋、一半導體元件、一加強層、一增層電路、複數個導電溝、複數個端子、以及複數個被覆穿孔。
圖29-34係根據本發明之再一實施態樣中，一線路板之製備方法剖視圖，其包括一定位件、一屏蔽蓋、一半導體元件、一加強層、雙增層電路、以及複數個被覆穿孔。
圖35-42係根據本發明之另一實施態樣中，一具有屏蔽蓋之線路板之製備方法剖視圖，其中該屏蔽蓋係插入該加強層之通孔中。
圖43-45係根據本發明之一實施態樣中，一三維堆疊組體之製備方法剖視圖，其包括複數個以面對背方式堆疊之線路板。
圖46-48係根據本發明之另一實施態樣中，一三維堆疊組體之製備方法剖視圖，其包括複數個以背對背方式堆疊之線路板。
在下文中，將提供實施例以詳細說明本發明之實施態樣。本發明之其他優點以及功效將藉由本發明所揭露之內容而更為顯著。應當注意的是，該些隨附圖式為簡化之圖式，圖式中所示之組件數量、形狀、以及大小可根據實際條件而進行修改，且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用，且不背離本發明所定義之精神與範疇之條件下，可進行各種變化以及調整。
[實施例1]
圖1-8係本發明一實施態樣中，一線路板之製備方法，該線路板係包括一定位件、一半導體元件、一加強層、雙增層電路、以及被覆穿孔。
如圖8所示，線路板100包括定位件113、半導體元件31、加強層41、第一增層電路201、第二增層電路202、以及被覆穿孔515。半導體元件31包括主動面311、與主動面311相反之非主動面313、及於主動面311之複數個接觸墊312。第一增層電路201包括第一絕緣層211以及第一導線215，且經由複數個第一導電盲孔217而電性連接至半導體元件31。第二增層電路202包括第二絕緣層221以及屏蔽蓋224。定位件113係於向上方向自第一增層電路 201之第一絕緣層211延伸，且靠近半導體元件31之外圍邊緣。第二增層電路202之屏蔽蓋224係於第二絕緣層211上側向延伸，且於向上方向覆蓋該半導體元件31。加強層41之屏蔽側壁415於側面方向側向覆蓋半導體元件31。被覆穿孔515提供了屏蔽蓋224與半導體元件31之接地接觸墊之間，以及屏蔽側壁415與半導體元件31之接地接觸墊之間之電性連接。
圖1及圖2係根據本發明之一實施態樣中，於一介電層上形成一定位件之方法剖面圖，且圖2A係圖2之俯視圖。
圖1為一層壓基板之剖面圖，其包括金屬層11、介電層13、以及支撐版15。圖中之金屬層11為厚度為35微米之銅層，然而，金屬層11也可為各種金屬材料，並不受限於銅層。此外，金屬層11可藉由各種技術而被沉積於介電層13上，包括層壓、電鍍、無電電鍍、蒸鍍、濺鍍及其組合以沉積單層或多層之結構，且其厚度較佳為10至200微米之範圍內。
介電層13通常為環氧樹脂、玻璃環氧樹脂、聚醯亞胺、及其類似物所製成，且具有50微米之厚度。在此實施態樣中，介電層13介於金屬層11以及支撐板15之間。然而，支撐板15在某些態樣下可被省略。支撐板15通常由銅所製成，但銅合金或其他材料皆可被使用，支撐板15之厚度可於25至1000微米之範圍內，而以製程及成本作為考量，其較佳為35至100微米之範圍內。在此實施 態樣中，支撐板15為厚度35微米之銅板。
圖2及圖2A分別為具有形成於介電層13上之定位件113之結構剖視圖以及俯視圖。定位件113可藉由光刻法以及溼式蝕刻法移除金屬層11之選定部位而形成。在此圖式中，定位件113由矩形陣列之複數個金屬突柱所組成，且與隨後設置於介電層13上之半導體元件的四個側面相符合。然而，定位件的形式並不受限於此，且可為防止隨後設置之半導體元件之不必要位移之任何圖案。
圖1’及2’為本發明之實施態樣中，於一介電層上形成一定位件之另一方法剖視圖，且圖2A’為圖2’之俯視圖。
圖1’為具有一組凹穴111之層壓基板之剖視圖。該層壓結構包括如上所述之金屬層11、介電層13、以及支撐板15，且凹穴111係經由移除金屬層11之選定部分而形成。
圖2’以及圖2A’各自為定位件113形成於介電層13上之結構剖視圖以及俯視圖。定位件113可經由分散或印刷一光敏性塑膠材料(如環氧樹脂、聚醯亞胺等)或非光敏性材料於凹穴111中，接著移除整體金屬層11而形成。在此，圖式中之定位件113係為複數個樹脂突柱陣列，且符合隨後設置之半導體元件之兩個對角。
圖2B-2E為定位件之各種參考形式。舉例來說，定位件113可由一連續或不連續之條板所組成，且符合隨後設置之半導體元件之四個側面(如圖2B及2C所示)、兩個 對角、或四個角落(如圖2D及2E)。
圖3及圖3A係分別為使用黏著劑16將半導體元件31設置於介電層13上之結構剖視圖以及俯視圖。半導體元件31包括主動面311、與主動面311相反之非主動面313、以及於主動面311上之複數個接觸墊312。半導體元件31係設置於介電層13上，其主動面311面朝介電層13，介電層13被視為第一增層電路之第一絕緣層211。
定位件113可作為半導體元件31之配置導件，從而半導體元件31可被準確地放置於一預定位置上。定位件113自介電層13朝向上方向延伸並超越半導體元件31之主動面311，且於側面方向側向對準半導體元件31之四個側面，並於半導體元件31之四個側面外側向延伸。當定位件113於側面方向靠近半導體元件31之四個側表面，並符合半導體元件31之四個側表面，且於半導體元件31下方之黏著劑16係低於定位件113時，可避免半導體元件31於固化黏著劑16時之任何不必要的位移。較佳地，半導體元件31以及定位件113之間的間隙係於0.001至1毫米之範圍內。
圖4及圖5係將加強層41層疊至第一絕緣層211上之過程示意剖面圖，且圖5A為圖5之俯視圖。半導體元件31以及定位件113對準加強層41之通孔411中，且使用黏著劑18將加強層41設置至第一絕緣層211上，黏著劑18係接觸加強層41以及第一絕緣層211，並介於加強層41以及第一絕緣層211之間。圖中所示之加強層41係設於 通孔411中以及上下表面之具有導電層413之陶瓷板。通孔411係藉由雷射鑽孔而形成於加強層41上，亦可透過其他如沖壓及機械性鑽孔之技術形成。加強層41之通孔411以及其上下表面藉由金屬鍍覆以形成導電層413於其上，接著圖案化於上下表面之導電層413。據此，通孔411具有可提供位於通孔411中之半導體元件31之側向電磁屏蔽效果之屏蔽側壁415。為了提供有效的側向電磁屏蔽效應，通孔411之屏蔽側壁415較佳係向上延伸至半導體元件31之非主動面313並至少與其重合，並向下延伸至半導體元件31之主動面311並至少與其重合。在此圖中，加強層41係於向上方向以及向下方向與半導體元件31共平面，且通孔411之屏蔽側壁415係側向覆蓋半導體元件31之側表面。
半導體元件31以及通孔411之屏蔽側壁415係藉由定位件113間隔開來。定位件113也可靠近且側向對準通孔411之四個屏蔽側壁415，且於加強層41底下之黏著劑18係低於定位件113，從而亦可避免加強層41於固化黏著劑18時之任何不必要的位移。一連接材料(圖未示)可添加於半導體元件31以及加強層41之間以增加其剛性。
圖6係於向上方向將第二絕緣層221以及金屬層22層疊於半導體元件31以及加強層41上之結構剖視圖。第二絕緣層221係介於金屬層22與半導體元件31之間，以及介於金屬層22與加強層41之間，第二絕緣層211可為環氧樹脂、玻璃環氧樹脂、聚醯亞胺、及其類似物所製成，且通常具有50微米之厚度。較佳地，第一絕緣層211以及 第二絕緣層221為相同的材料。圖中所示之金屬層22為具有17微米厚度之銅層，於施加壓力以及高溫下，第二絕緣層221係被融熔且壓縮，並更進一步的藉由施加於金屬層22向下之壓力或/及施加支撐板15向上之壓力，於通孔411中延伸進入半導體元件31以及加強層41間之間隙中。當第二絕緣層221以及金屬層22被層壓至半導體元件31以及加強層41上之後，即固化第二絕緣層221。據此，如圖6所示，第二絕緣層221之固化提供了金屬層22與定位件113之間、金屬層22與半導體元件31之間、以及金屬層22與加強層41之間安全穩固之機械性連接。
圖7為具有第一盲孔213以及穿孔511之結構剖視圖。第一盲孔213係延伸穿過支撐板511、第一絕緣層211以及黏著劑16，以於向下方向顯露半導體元件31之接觸墊312。第一盲孔213可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術，且通常具有50微米之直徑。可使用脈衝雷射提高雷射鑽孔效能，或者，可使用金屬光罩以及雷射光束。舉例來說，可先蝕刻銅板以製造一金屬窗口後再照射雷射光束。穿孔511係於垂直方向延伸穿過支撐板15、第一絕緣層211、黏著劑18、加強層41、第二絕緣層221、以及金屬層22。穿孔511可藉由機械性鑽孔而形成，也可經由其他技術如雷射鑽孔以及濕式或非濕式之電漿蝕刻而形成。
請參照圖8，第一導線215形成於第一絕緣層211上，其係藉由沉積第一被覆層21’於支撐板15上以及 沉積進入第一盲孔213中而形成，接著圖案化其上之支撐板15以及第一被覆層21’。或者，於一些無支撐板15之層壓基板之實施態樣中，第一絕緣層211可直接被金屬化以形成第一導線215。第一導線215係於向下方向自第一絕緣層211延伸，於第一絕緣層211上側向延伸，且於向上方向延伸進入第一盲孔213以形成與接觸墊312直接接觸之第一導電盲孔217。
如圖8所示，屏蔽蓋224係與第一導線215以及加強層41之圖案化導電層413電性連接，其係藉由於金屬層22上沉積第二被覆層22’，以及於穿孔511中沉積連接層513而形成被覆穿孔515，並電性連接屏蔽蓋224、圖案化導電層413、以及第一導線215。同樣地，於先前步驟中若無金屬層22層疊於第二絕緣層221上時，第二絕緣層221亦可直接被金屬化以形成屏蔽蓋224。屏蔽蓋224係於向上方向自第二絕緣層221延伸，且於第二絕緣層221上側向延伸，在此圖中，屏蔽蓋224為連續之金屬層，且側向延伸至線路板之外圍邊緣。此外，圖中所示之連接層513為中空管狀，其係於側面方向覆蓋穿孔511之側壁，且垂直延伸以電性連接屏蔽蓋224以及加強層41之圖案化導電層413至第一導線215，且一絕緣性填充物可選擇性地填入穿孔511之剩餘空間。或者，當被覆穿孔515為金屬凸柱且於穿孔511中不具有可填充絕緣性填充物之空間時，連接層513可填充穿孔511。因此，屏蔽蓋224可藉由第一導線215以及被覆穿孔515而電性連接至半導體元件31之接地 接觸墊。以及，加強層41之屏蔽側壁415可藉由第一導線215、被覆穿孔515、以及圖案化導電層413而電性連接至半導體元件31之接地接觸墊。
第一被覆層21’、第二被覆層22’、以及連接層513較佳為相同材料，且利用相同之方法同時沉積而形成，並具有相同之厚度。第一被覆層21’、第二被覆層22’、以及連接層513可藉由各種技術沉積形成單層或多層結構，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。舉例來說，其結構係首先藉由將該結構浸入活化劑溶液中，使絕緣層與無電鍍銅產生觸媒反應，接著以無電電鍍方式被覆一薄銅層作為晶種層，然後以電鍍方式將所需厚度之第二銅層形成於晶種層上。或者，於晶種層上沉積電鍍銅層前，該晶種層可藉由濺鍍方式形成如鈦/銅之晶種層薄膜。一旦達到所需之厚度，即可使用各種技術圖案化被覆層以形成第一導線215，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其與蝕刻掩膜(圖未示)之組合，以定義出第一導線215。
為了便於說明，支撐板15、第一被覆層21’、金屬層22、第二被覆層22’、以及連接層513係以單一層表示，由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而第一被覆層21’與第一絕緣層211之間、連接層513與第一絕緣層211之間、連接層513與黏著劑18之間、連接層513與加強層41之間、以及連接層513與第二絕緣層221之間之界線則清楚可見。
根據以上，如圖8所示，所完成之線路板100係包括定位件113、半導體元件31、加強層41、雙增層電路201,202、以及被覆穿孔515。在此圖中，第一增層電路201包括第一絕緣層211、以及第一導線215，而第二增層電路202係包括第二絕緣層221、以及屏蔽蓋224。第一導線215係於向上方向延伸進入第一盲孔213以形成第一導電盲孔217，第一導電盲孔217係直接與接觸墊312接觸。屏蔽蓋224係於第二絕緣層221上側向延伸，且於向上方向完全覆蓋半導體元件31。屏蔽側壁415於側面方向側向包圍半導體元件31且於側面方向完全覆蓋半導體元件31。被覆穿孔515實質上係由加強層41以及雙增層電路201、202共享，並於垂直方向延伸穿過第一絕緣層211、黏著劑18、加強層41、以及第二絕緣層221，以提供屏蔽蓋224與第一導線215之間、及屏蔽側壁415與第一導線215之間之電性連接。因此，屏蔽側壁415以及屏蔽蓋224皆藉由第一增層電路201以及被覆穿孔515電性連接至半導體元件31之接地接觸墊，並作為半導體元件31水平以及垂直之電磁屏障。
[實施例2]
圖9-12係根據本發明之另一實施態樣中，製備另一線路板之方法剖視圖，其線路板包括經由導電盲孔而電性連接至半導體元件之接地接觸墊之屏蔽蓋以及屏蔽側壁。
為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖9係由圖1-5所示之相同步驟所形成之結構剖視圖，除了設置於介電層13上之半導體元件31係以其非主動面313面朝介電層13，且定位件113係於向上方向延伸超過半導體元件31之非主動面313。
圖10係於向上方向將第一絕緣層211以及金屬層21層疊於半導體元件31以及加強層41上之結構剖視圖。第一絕緣層211被熔融且壓縮，並於壓力以及高溫下更進一步延伸進入半導體元件31以及加強層41間之間隙，接著被固化以增強金屬層21與半導體元件31間、金屬層21與定位件113之間、以及金屬層21與加強層41間之機械性連接。
圖11係形成第一盲孔213以及第二盲孔223之結構剖視圖。第一盲孔213係於向下方向沿伸穿過金屬層21以及第一絕緣層211以顯露半導體元件31之接觸墊312，以及顯露於加強層41上表面之圖案化導電層413之選定部位。第二盲孔223係於向下方向延伸穿過支撐板15、介電層13、以及黏著劑18，以顯露於加強層41下表面之圖案化導電層413之選定部位。
請參照圖12，經由沉積第一被覆層21’於金屬層21上，以及沉積進入第一盲孔213，接著圖案化金屬層21以及其上之第一被覆層21’以於第一絕緣層211上形成第一導線215。第一導線215係於向上方向自第一絕緣層211延伸，且於第一絕緣層211上側向延伸，並於向下方向延伸進入第一盲孔213以形成第一導電盲孔217，第一導電 盲孔217係直接與半導體元件31之接觸墊312以及加強層41之圖案化導電層413接觸。因此，第一導線215可提供半導體元件31之信號路由以及半導體元件31之接地接觸墊與加強層41之屏蔽側壁415間之接地。
如圖12所示，屏蔽蓋224係電性連接加強層41之圖案化導電層413，其係藉由沉積第二被覆層22’於支撐板15上以及沉積進入介電層13之第二盲孔223，以形成與圖案化導電層413電性連接之第二導電盲孔227，其中，介電層13被視為第二絕緣層221。屏蔽蓋224係於向下方向自第二絕緣層221延伸，於第二絕緣層221上側向延伸，並藉由第二導電盲孔227、導電層413、以及第一導線215而電性連接至半導體元件31之接地接觸墊。
據此，如圖12中所示，所完成之線路板200係包括定位件113、半導體元件31、加強層41、以及雙增層電路201,202。於此圖中，第一增層電路201係於向上方向覆蓋定位件113、半導體元件31、以及加強層41，且包括第一絕緣層211以及第一導線215，而第二絕緣層202係於向下方向覆蓋定位件113、半導體元件31、以及加強層41，且包括第二絕緣層221、屏蔽蓋224、以及第二導電盲孔227。第一增層電路201係藉由第一導線215提供了半導體元件31之信號路由以及提供作為水平屏障之加強層41之屏蔽側壁415之接地。第二增層電路202提供了屏蔽蓋224，係作為半導體元件31之垂直屏障，且藉由第二導電盲孔227，而提供導電層413以及屏蔽蓋224之間之接地。
[實施例3]
圖13-圖15係根據本發明又一實施態樣中，包括藉由導電溝而電性連接一屏蔽蓋以及一加強層之圖案化導電層之製備方法剖視圖。
為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖13係由圖9-10中所示之步驟所製造之結構剖視圖。
圖14以及圖14A係分別為具有第一盲孔213、溝槽開口222、以及穿孔511之結構剖視圖以及仰視圖。第一盲孔213係延伸穿過第一絕緣層211以及金屬層21，以於向上方向顯露半導體元件31之接觸墊312。溝槽開口222係延伸穿過支撐板15、第二絕緣層221、以及黏著劑18，以於向下方向顯露圖案化之導電層413之選定部位。穿孔511係延伸穿過支撐板15、第二絕緣層221、黏著劑18、加強層41、第一絕緣層211、以及金屬層21，並與加強層41之導電層413間隔開來。如圖14A所示，溝槽開口222係沿著加強層41之圖案化導電層413之四個切割線進行機械性切割，穿過支撐板15、第二絕緣層221、以及黏著劑18而形成。
參照圖15，經由沉積第一被覆層21’於金屬層21上以及進入第一盲孔213，且接著圖案化金屬層21以及其上之第一被覆層21’而於第一絕緣層211上形成第一導線215。第一導線215係於向上方向自第一絕緣層211延 伸，且於第一絕緣層211上側向延伸，並於向下方向延伸進入第一盲孔213以形成與接觸墊312直接接觸之第一導電盲孔217。以及如圖15所示，屏蔽蓋224係電性連接至圖案化導電層413以及第一導線215，其係經由沉積第二被覆層22’於支撐板15上，以及進入溝槽開口222以形成與屏蔽蓋224電性連接之導電溝228，以及圖案化導電層413，且於穿孔511中沉積連接層513以提供與屏蔽蓋224以及第一導線215電性連接之被覆穿孔515。
據此，如圖15所示，所形成之電路板300中，其屏蔽側壁415以及屏蔽蓋224之間之電性連接係由導電溝228所提供。在此圖中，第一增層電路201係於向上方向覆蓋定位件113、半導體元件31、以及加強層41，且包括第一絕緣層211以及第一導線215，而第二增層電路202係於向下方向覆蓋定位件113、半導體元件31、以及加強層41，且包括第二絕緣層221、屏蔽蓋224、以及導電溝228。屏蔽蓋224係藉由被覆穿孔515以及第一導線215而電性連接至半導體元件31之接地接觸墊，而加強層41之屏蔽側壁415係藉由圖案化導電層413、導電溝228、屏蔽蓋224、被覆穿孔515、以及第一導線215而電性連接至半導體元件31之接地接觸墊。
[實施例4]
圖16-21係根據本發明之又一實施態樣中，又一電路板之製備方法之示意剖視圖，其中，電路板具有包括額外絕緣層以及導線之雙增層電路，並經由被覆穿孔電 性連接至另一增層電路。
為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖16為圖1-6所示之製備步驟所形成之結構剖視圖。
圖17係具有第一盲孔213之結構剖視圖。第一盲孔213係延伸穿過支撐板15、第一絕緣層211、以及黏著劑16，以於向下方向顯露半導體元件31之接觸墊312。
請參照圖18，藉由沉積第一被覆層21’於支撐板15上以及沉積進入第一盲孔213，接著圖案化支撐板15以及其上之第一被覆層21’以於第一絕緣層上211形成第一導線215。第一導線215係於向下方向自第一絕緣層211延伸，於第一絕緣層211上側向延伸，且於向上方向延伸進入第一盲孔213以形成與接觸墊312直接接觸之第一導電盲孔217。接著，移除金屬層22之選定部分，而金屬層22之剩餘部分係作為半導體元件31之屏蔽側壁224。
圖19為具有第三絕緣層231以及第四絕緣層241之結構剖視圖。第三絕緣層231係於向下方向覆蓋第一絕緣層211以及第一導線215，第四絕緣層214係於向上方向覆蓋第二絕緣層221以及屏蔽蓋224。
圖20係具有第三盲孔223以及穿孔511之結構剖視圖。第三盲孔223延伸穿過第三絕緣層231，並對準於第一導線215之選定部位。穿孔511係於垂直方向延伸穿過第四絕緣層241、屏蔽蓋224、第二絕緣層221、加強層 41、黏著劑18、第一絕緣層211、第一導線215、以及第三絕緣層231。
參照圖21，第三導線235以及第四導線245係經由金屬沉積以及圖案化而分別形成於第三以及第四絕緣層231、241上。第三導線235係於向下方向自第三絕緣層231延伸，於第三絕緣層231上側向延伸，且於向上方向延伸進入第三盲孔233以形成與第一導線215電性連接之第三導電盲孔237。第四導線245係於向上方向自第四絕緣層241延伸，且於第四絕緣層241上側向延伸。此外，連接層513係沉積於穿孔511之內壁上以形成被覆穿孔515。
據此，如圖21所示，所完成之電路板400包括定位件113、半導體元件31、加強層41、雙增層電路201,202、以及被覆穿孔515。在此圖中，第一增層電路201包括第一絕緣層211、第一導線215、第三絕緣層231、以及第三導線235，而第二增層電路202包括第二絕緣層221、屏蔽蓋224、第四絕緣層241、以及第四導線245。被覆穿孔515基本上係由加強層41、第一增層電路201、以及第二增層電路202共享，並提供第三導線235以及第四導線245之間之電性連接。半導體元件31係固定於第一絕緣層211上，且被加強層41之屏蔽側壁415包圍。屏蔽側壁415係經由圖案化導電層413、被覆穿孔515、以及第一增層電路201而電性連接至半導體元件31之接地接觸墊，並可作為半導體元件31之水平屏障。屏蔽蓋224係經由被覆穿孔515以及第一增層電路201而電性連接至半導體元件31之接地 接觸墊，並可作為半導體元件31之垂直屏障。
[實施例5]
圖22-28係根據本發明之一實施態樣中，製備一線路板之製備方法剖視圖，該線路板包括一定位件、一屏蔽蓋、一半導體元件、一加強層、一增層電路、複數個導電溝、複數個端子、以及複數個被覆穿孔。
為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖22係具有定位件113形成於金屬層12上之結構剖視圖。定位件113可經由各種技術而被圖案化地沉積於金屬層12上，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合並合併使用光刻法而形成。圖中之金屬層12為具有35微米厚度之銅層，圖中之定位件為具有矩形框之連續性銅條，且具有35微米之厚度。
圖23為使用黏著劑16將半導體元件31設置於金屬層12上之結構剖視圖，其中，黏著劑16係接觸並介於金屬層12以及半導體元件31之間。半導體元件31包括具有接觸墊312設置於其上之主動面311，以及非主動面313，且半導體元件31係被貼附於金屬層12上，其非主動面313面朝金屬層12。定位件113係於向上方向自金屬層12延伸，且延伸超過半導體元件31之非主動面313，並靠近半導體元件31之外圍邊緣以作為半導體元件31之配置導件。因此，半導體元件31可精確地被設置於預定位置上。
圖24及圖25係使用黏著劑18將加強層41設 置於金屬層12上之步驟剖視圖，黏著劑18係接觸且介於金屬層12以及加強層41之間。半導體元件31以及定位件113係對準並插入加強層41之通孔411，以及通孔411之屏蔽側壁415係藉由定位件113與半導體元件31件隔開來。定位件113係靠近且對準通孔411之四面屏蔽側壁415，從而可避免黏著劑18完全固化前加強層41不必要之位移。在此實施態樣中，加強層41係於向上方向以及向下方向與半導體元件31共平面。
圖26係具有第一絕緣層211以及金屬層21之結構剖視圖。第一絕緣層211係介於金屬層21與半導體元件31之間、以及介於金屬層21與加強層41之間，並更進一步延伸進入半導體元件31與加強層41間之間隙。
圖27係具有第一盲孔213、溝槽開口222、以及穿孔511之結構剖視圖。第一盲孔213係延伸穿過金屬層21以及第一絕緣層211，且對準於半導體元件31之接觸墊312以及導電層413之選定部位。溝槽開口222延伸穿過金屬層12以及黏著劑18，且對準於導電層413之選定部位。穿孔511係於垂直方向延伸穿過金屬層12、黏著劑18、加強層41、第一絕緣層211、以及金屬層21。
請參照圖28，經由沉積第一被覆穿孔21’於金屬層21上以及沉積進入第一盲孔213，接著圖案化金屬層21以及於其上之第一被覆層21’而於第一絕緣層211上形成第一導線215。第一導線215係經由與圖案化導電層413直接接觸之第一導電盲孔217而提供了半導體元件31之信 號路由以及加強層41之屏蔽側壁415之接地。
如圖28所示，屏蔽蓋224係藉由導電溝228以及端子229而電性連接至導電層413，其中導電溝228以及端子229係藉由被覆穿孔515而電性連接至第一導線215。屏蔽蓋224以及端子229係藉由沉積第二被覆層22’於金屬層12上，接著圖案化金屬層12以及其上第二被覆層22’而形成。屏蔽蓋224係於向下方向覆蓋半導體元件31以及定位件113，且經由導電溝228而電性連接至圖案化導電層413。端子229係背向屏蔽蓋224，且經由被覆穿孔515而電性連接至第一導線215。被覆穿孔515係經由沉積連接層513於穿孔511內而形成。
據此，如圖28所示，所完成之電路板500包括定位件113、屏蔽蓋224、半導體元件31、加強層41、增層電路203、導電溝228、端子229、以及被覆穿孔515。在此圖中，增層電路203包括第一絕緣層211以及第一導線215，且被覆穿孔515基本上係由加強層41、增層電路203、以及端子226所共享。半導體元件31係被固定於屏蔽蓋224上，且於側面方向被加強層41之屏蔽側壁415側向包覆。屏蔽側壁415係經由增層電路203而電性連接至半導體元件31之接地接觸墊，且可作為半導體元件31之水平屏障。屏蔽蓋224係經由導電溝228而電性連接至半導體元件31之接地接觸墊，導電層413以及增層電路203可作為半導體元件31之垂直屏障。被覆穿孔515係提供了增層電路203與端子229之間之電性連接，端子229係於向下方向延伸超過 加強層41。
[實施例6]
圖29-34係根據本發明再一實施態樣中，製備再一線路板之方法剖視圖，該線路板係包括一定位件、一屏蔽蓋、一半導體元件、一加強層、雙增層電路、以及複數個被覆穿孔。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖29為圖22-26所示之步驟所形成之結構剖面圖。
圖30為具有第一盲孔213之結構剖視圖。第一盲孔213係延伸穿過金屬層21以及第一絕緣層211以顯露半導體元件31之接觸墊312。
參照圖31，第一導線215係經由沉積第一被覆層21’於金屬層上以及沉積進入第一盲孔213、接著圖案化金屬層21以及其上之第一被覆層21’而形成。此外，移除金屬層12上之選定部分，而金屬層12之剩餘部分係作為屏蔽蓋224以提供半導體元件31垂直之電磁屏障效果。
圖32係具有第二絕緣層221以及第三絕緣層231之結構剖視圖。第二絕緣層221係於向下方向覆蓋屏蔽蓋224。第三絕緣層231係於向上方向覆蓋第一絕緣層211以及第一導線215。
圖33係具有第二盲孔223、第三盲孔233、以及穿孔511之結構剖視圖。第二盲孔223係延伸穿過第二絕 緣層221，且對準於屏蔽蓋224之選定部位。第三盲孔223係延伸穿過第三絕緣層231，且對準於第一導線215之選定部位。穿孔511係於垂直方向延伸穿過第二絕緣層221、屏蔽蓋224、黏著劑18、加強層41、第一絕緣層211、以及第三絕緣層231。
請參照圖34，第二導線225以及第三導線235係經由沉積金屬以及圖案化分別形成於第二以及第三絕緣層221、231上。第二導線225係於向下方向自第二絕緣層221延伸，於第二絕緣層221上側向延伸，且於向上方向延伸進入第二盲孔223以形成與屏蔽蓋224電性連接之第二導電盲孔227。第三導線235係於向上方向自第三絕緣層231延伸，於第三絕緣層231上側向延伸，且於向下方向延伸進入第三盲孔233以形成與第一導線215接觸之第三導電盲孔237。此外，連接層513係沉積於穿孔511之內壁以形成被覆穿孔515。
據此，如圖34所示，所完成之線路板600係包括定位件113、屏蔽蓋224、半導體元件31、加強層41、雙增層電路201,202、以及被覆穿孔515。在此圖中，第一增層電路201包括第一絕緣層211、第一導線215、第三絕緣層231、以及第三導線235，而第二增層電路202包括第二絕緣層221、以及第二導線225。被覆穿孔515基本上由加強層41、屏蔽蓋224、第一增層電路201、以及第二增層電路202共享，並提供第一增層電路201與第二增層電路202間之電性連接。半導體元件31係固定於屏蔽蓋224上， 且被加強層41之屏蔽側壁415側向包圍。屏蔽側壁415係經由加強層41之導電層413、被覆穿孔515、以及第一增層電路201而電性連接至半導體元件31之接地接觸墊，且作為半導體元件31之水平屏障。屏蔽蓋224係經由第二增層電路202、被覆穿孔515、以及第一增層電路201而電性連接至半導體元件31之接地接觸墊，且作為半導體元件31之垂直屏障。
[實施例7]
圖35-52係根據本發明之另一實施態樣中，製備另一線路板之方法示意剖視圖，該線路板係具有插入加強層之通孔之屏蔽蓋。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖35係包括金屬層12、介電層13、以及支撐板15之層疊結構剖視圖。介電層13係介於金屬層12以及支撐板15之間。
圖36係形成定位件113於金屬層12上之結構剖視圖，定位件113可經由各種技術而被圖案化地沉積於金屬層12上，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合並合併使用光刻法而形成。
圖37係具有屏蔽蓋224設置於介電層13之結構剖視圖。屏蔽蓋224可藉由光刻法或溼式蝕刻法移除金屬層12之選定部位而形成，屏蔽蓋224係對應於放置半導體元件之一預定位置，且可作為垂直之電磁屏障。
圖38係使用黏著劑16將半導體元件31設置於屏蔽蓋224上之結構剖視圖，黏著劑16係接觸且介於屏蔽蓋224以及半導體元件31之間。半導體元件31包括具有接觸墊312於其上之主動面311，以及一非主動面313，且半導體元件31係以非主動面313面朝屏蔽蓋224之型態而貼附於屏蔽蓋224上。定位件113係於向上方向自屏蔽蓋224延伸，且延伸超過半導體元件31之非主動面313，且靠近半導體元件31之外圍邊緣，以作為半導體元件31之配置導件。
圖39係使用黏著劑18將加強層41設置於介電層13上之結構剖視圖。半導體元件31、定位件113、以及屏蔽蓋224係對準加強層41之通孔411並插入加強層41之通孔411中，加強層41係藉由黏著劑18而設置於顯露之介電層13上。在此圖中，屏蔽蓋224之外圍邊緣係靠近通孔411之四面屏蔽側壁415，並側向對準於通孔411之四面屏蔽側壁415，且於加強層41底下之黏著劑18係低於屏蔽蓋224，從而可避免黏著劑18於固化前任何不必要之位移。或者，於一些實施態樣中，加強層41可貼附於顯露之介電層13以及屏蔽蓋224之選定部位上，屏蔽蓋224係沿伸超過半導體元件31底部之區域，且定位件113可避免加強層41不必要之位移，定位間113係靠近通孔411之四面屏蔽側壁415，且側向對準於通孔411之四面屏蔽側壁415。或者，可添加一連接材料(圖未示)於半導體元件31以及加強層41之間以增加其剛性。
圖40為第一絕緣層211於向上方向形成於半導體元件31以及加強層41上之結構剖視圖。第一絕緣層211係於向上方向覆蓋半導體元件31以及加強層41，並延伸進入半導體元件31以及通孔411中加強層41間之間隙。
圖41為具有第一盲孔213、第二盲孔223、以及穿孔511之結構示意圖。第一盲孔213延伸穿過第一絕緣層211以顯露半導體元件31之接觸墊312以及導電層413之選定部位。第二盲孔223延伸穿過支撐板15以及介電層13以顯露屏蔽蓋224以及導電層413之選定部位，其中，介電層13被視為第二絕緣層221。穿孔511係於垂直方向延伸穿過第一絕緣層211、加強層41、黏著劑18、介電層13、以及支撐板15。
參照圖42，第一導線215係經由沉積第一被覆層21’於第一絕緣層211上以及沉積進入第一盲孔213，接者圖案化第一被覆層21’而形成。同時，第二導線225係經由沉積第二被覆層22’於支撐板15上以及沉積進入第二盲孔223，接著圖案化支撐板15以及其上之第二被覆層22’。圖42也繪示了沉積連接層513於穿孔511之內壁上以形成被覆穿孔515。
據此，如圖42所示，所完成之線路板700係包括定位件113、屏蔽蓋224、半導體元件31、加強層41、雙增層電路201,202、以及被覆穿孔515。在此圖中，第一增層電路201包括第一絕緣層211以及第一導線215，而第二增層電路202包括第二絕緣層221以及第二導線225。第 一導線215係於向上方向自第一絕緣層211延伸，且於向下方向延伸進入第一盲孔213，以形成與接觸墊312以及導電層413電性連接之第一導電盲孔217。第二導線225係於向下方向自第二絕緣層221延伸，且於向上方向延伸進入第二盲孔223以形成與屏蔽蓋224以及導電層413電性連接之第二導電盲孔227。屏蔽側壁415係經由導電層413以及第一增層電路201而電性連接至半導體元件31之接地接觸墊。屏蔽蓋224係經由第二增層電路202、導電層413、以及第一增層電路201而電性連接至半導體元件31之接地接觸墊。被覆穿孔515基本上係由加強層41、第一增層電路201、以及第二增層電路202共享，且提供第一導線215以及第二導線225之間之電性連接。
[實施例8]
圖43-45係根據本發明之一實施態樣中，製備三維堆疊組體之方法剖面圖，該三維堆疊組體係包括複數個以面對背(face-to-back)型態堆疊之線路板。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖43係於兩相鄰之線路板110、120間具有內介電層261之結構剖視圖。線路板110、120係藉由圖1-8中所示之相同步驟所製備，除了屏蔽蓋224係由線路板110、120之外圍邊緣間隔開來，且第二導線225更進一步地形成於第二絕緣層221上。線路板110、120係垂直地堆疊並使用內介電層261彼此連接，內介電層261係接觸且介於線路 板110之第二絕緣層221/屏蔽蓋224/第二導線225與線路板120之第一絕緣層211/第一導線215之間。此外，線路板110、120係分別具有第三絕緣層231以及第四絕緣層241。第三絕緣層231係於向下方向覆蓋線路板110之第一絕緣層211以及第一導線215，且包括對準於第一導線215之選定部位之第三盲孔233。第四絕緣層241係於向上方向覆蓋且接觸線路板120之第二絕緣層221、屏蔽蓋224、以及第二導線225。
圖44係具有穿孔512之結構剖視圖。穿孔512係於垂直方向延伸穿過線路板110、120以及內介電層261。
請參照圖45，線路板110、120係分別具有第三導線235以及第四導線245。第三導線235係於向下方向自第三絕緣層231延伸，於第三絕緣層231上側向延琛，且延伸進入第三盲孔233以形成與第一導線215電性連接之第三導電盲孔237。第四導線245係於向上方向自第四絕緣層241延伸，且於第四絕緣層241上側向延伸。此外，如圖45所示，於穿孔512中沉積連接層514以形成被覆穿孔516。據此，所完成之堆疊組體101係包括多個線路板110、120、內介電層261、以及被覆穿孔516。每一線路板110、120皆包括定位件113、半導體元件31、加強層41、第一增層電路201、第二增層電路202、以及被覆穿孔515。加強層41之屏蔽側壁415以及屏蔽蓋224可經由被覆穿孔515而電性連接至半導體元件之接地接觸墊、被覆穿孔515係電性連接至導電層413以及屏蔽蓋224。被覆穿孔516基本上係由 線路板110、120共享，並延伸穿過內介電層261以及線路板110、120以提供線路板110、120之間之電性連接。
[實施例9]
圖46-48係根據本發明之另一實施態樣中，製備另一三維堆疊組體之方法剖面圖，該三維堆疊組體係包括複數個以背對背(back-to-back)型態堆疊之線路板。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖46係於兩相鄰之線路板130、140間具有內介電層261之結構剖視圖。線路板130、140係與圖29中所示相同，除了移除金屬層12之選定部位，且金屬層12之剩餘部分係作為屏蔽蓋224。線路板130、140係垂直地以背對背的形式堆疊，並使用內介電層261彼此結合，內介電層261係介於線路板130、140之間且與每一線路板130、140之屏蔽蓋224接觸。
圖47為具有第一盲孔213以及穿孔512之結構剖視圖。第一盲孔213係延伸穿過金屬層21以及第一絕緣層211，以顯露每一線路板130、140之半導體元件31之接觸墊312。穿孔512係於垂直方向穿過線路板130、140、以及內介電層261。
參照圖48，每一線路板130、140皆具有藉由沉積第一被覆層21’於金屬層21上以及沉積進入第一盲孔213，接著圖案化金屬層21以及其上之第一被覆層21’所形成之第一導線215。第一導線215自第一絕緣層211垂直 延伸，於第一絕緣層211上側向延伸，且延伸進入第一盲孔213以形成與半導體元件31之接觸墊312電性連接之第一導電盲孔217。同樣的，如圖48所示，沉積於穿孔512之連接層514係形成被覆穿孔516。據此，所完成之堆疊組體102係包括線路板130,140、內介電層261、以及被覆穿孔516。每一線路板130、140係包括定位件113、屏蔽蓋224、半導體元件31，加強層41、以及增層電路203。加強層41之屏蔽側壁415以及屏蔽蓋224係藉由與導電層413以及屏蔽蓋224電性連接之被覆穿孔516而電性連接至半導體元件31之接地接觸墊。被覆穿孔516基本上係由線路板130、140所共享，且延伸穿過內介電層261以及線路板130、140以提供線路板130、140間之電性連接。
上述之線路板以及三維堆疊組體僅為說明範例，本發明尚可透過其他多種實施例實現。此外，上述實施例可基於設計及可靠度之考量，彼此混合搭配使用或與其他實施例混合搭配使用。線路板可包括複數個陣列排序之屏蔽蓋及具有屏蔽側壁之通孔，用於複數個並排的半導體元件；且增層電路可包括額外導線，以容納額外的半導體元件、屏蔽側壁及屏蔽蓋。同理，線路板可包含複數組定位件以容納額外的半導體元件。
半導體元件可為已封裝或未封裝晶片。此外，該半導體元件可為裸晶片或晶圓級封裝晶片(wafer level packaged die)等。定位件、屏蔽蓋以及通孔中之屏蔽側壁可客製化以容納單一半導體元件，舉例來說，定位件之圖案 可為正方形或矩形，俾與單一半導體元件之形狀相同或相似。同理，屏蔽蓋亦可客製化以與單一半導體元件之形狀相同或相似。
在本文中，「鄰接」一詞意指元件係一體成型(形成單一個體)或相互接觸(彼此無間隔或未隔開)。例如，接觸墊鄰接於第一導線，但並未鄰接於第二導線。
「重疊」一詞意指位於上方並延伸於一下方元件之周緣內。「重疊」包含延伸於該周緣之內、外或坐落於該周緣內。例如，在第一增層電路面朝向上方向時，第一增層電路係重疊於半導體元件，此乃因一假想垂直線可同時貫穿第一增層電路與半導體元件，不論第一增層電路與半導體元件之間是否存有另一同樣被該假想垂直線貫穿之元件(如：黏著劑)，且亦不論是否有另一假想垂直線僅貫穿第一增層電路而未貫穿半導體元件(半導體元件之周緣外)。同樣地，第一增層電路係重疊於加強層，且加強層係被第一增層電路重疊。此外，「重疊」與「位於上方」同義，「被重疊」則與「位於下方」同義。
「接觸」一詞意指直接接觸。例如，第一導電盲孔接觸半導體元件之接觸墊，但第二導電盲孔並未接觸半導體元件之接觸墊。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，在第一增層電路面朝向上方向之狀態下，第一增層電路於向上方向覆蓋半導體元件，不論是否有另一元件(如：黏著劑)位於半導體元件與第一增層 電路之間。
「層」字包含圖案化及未圖案化之層體。例如，當金屬層設置於介電層上時，金屬層可為一空白未光刻及濕式蝕刻之平板。此外，「層」可包含複數疊合層。
「開口」、「通孔」與「穿孔」等詞同指貫穿孔洞。例如，定位件自介電層於向上方向延伸時，半導體元件被插入加強層之通孔中，並於向上方向由加強層中顯露出。
「插入」一詞意指元件間之相對移動。例如，「將半導體元件插入通孔中」係不論加強層為固定不動而半導體元件朝加強層移動；半導體元件固定不動而由加強層朝半導體元件移動；或半導體元件與加強層兩者彼此靠合。此外，「將半導體元件插入(或延伸至)通孔內」，不論是否貫穿(穿入並穿出)通孔或未貫穿(穿入但未穿出)通孔。
「對準」一詞意指元件間之相對位置，不論元件之間是否彼此保持距離或鄰接，或一元件插入且延伸進入另一元件中。例如，當假想之水平線貫穿定位件及半導體元件時，定位件對準於半導體元件，不論定位件與半導體元件之間是否具有其他被假想線貫穿之元件，且不論是否具有另一貫穿半導體元件但不貫穿定位件之假想垂直線、或另一貫穿定位件但不貫穿半導體元件之假想垂直線。同樣地，第一盲孔係對準於半導體元件之接觸墊，且半導體元件以及定位件係對準於通孔。
「靠近」一詞意指元件間之間隙的寬度不超過 最大可接受範圍。如本領域習知通識，當半導體元件以及定位件間之間隙不夠窄時，由於半導體元件於間隙中之橫向位移而導致半導體元件之位置誤差可能會超過可接受之最大誤差限制，一旦半導體元件之位置誤差超過最大極限時，則不可能使用雷射光束對準接觸墊，而導致半導體元件以及增層電路間的電性連接錯誤。因此，根據半導體元件之接觸墊的尺寸，於本領域之技術人員可經由試誤法以確認半導體元件以及定位件間之間隙的最大可接受範圍，從而避免半導體元件以及定位件間之電性連接錯誤。由此，「定位件靠近半導體元件之外圍邊緣」之用語係指半導體元件之外圍邊緣以及定位件間之間隙係窄到足以防止半導體元件之位置誤差超過可接受之最大誤差限制。
「設置」、「層疊」、「附著」、及「貼附」一語包含與單一或多個支撐元件間之接觸與非接觸。例如，半導體元件係設置於屏蔽蓋上，不論此半導體元件係實際接觸屏蔽蓋或與屏蔽蓋以一黏著劑相隔。
「電性連接」一詞意指直接或間接電性連接。例如，被覆穿孔提供了第一導線之電性連接，其不論被覆穿孔是否鄰接第一導線、或經由第三導線電性連接至第一導線。
「上方」一詞意指向上延伸，且包含鄰接與非鄰接元件以及重疊與非重疊元件。例如，當第一增層電路面朝向下方向時，定位件於其上方延伸，鄰接第一絕緣層並自第一絕緣層突伸而出。
「下方」一詞意指向下延伸，且包含鄰接與非鄰接元件以及重疊與非重疊元件。例如，在第一增層電路面朝向下方向時，第一增層電路於向下方向延伸於半導體元件下方，不論第一增層電路是否鄰接該半導體元件。
「第一垂直方向」及「第二垂直方向」並非取決於線路板之定向，凡熟悉此項技藝之人士即可輕易瞭解其實際所指之方向。例如，半導體元件之主動面面朝第一垂直方向，且半導體元件之非主動面面朝第二垂直方向，此與線路板是否倒置無關。同樣地，定位件係沿一側向平面「側向」對準半導體元件，此與線路板是否倒置、旋轉或傾斜無關。因此，該第一及第二垂直方向係彼此相反且垂直於側面方向，且側向對準之元件係在垂直於第一與第二垂直方向之側向平面相交。再者，當半導體元件之主動面面朝向下方向時，第一垂直方向為向下方向，第二垂直方向為向上方向；當半導體元件之非主動面面朝向上方向時，第一垂直方向為向上方向，第二垂直方向為向下方向。
本發明之線路板以及使用其之三維堆疊組體具有多項優點。例如，定位件可作為被屏蔽之半導體元件之精準的配置導件。由於半導體元件由黏著劑結合至增層電路或屏蔽蓋，在固化期間可避免因配置錯誤或黏著劑回流造成之任何位移。因此，線路板及三維堆疊組體之可靠度高、價格平實且極適合量產。加強層之屏蔽側壁及屏蔽蓋分別作為半導體元件之水平或垂直EMI屏蔽，以減少電磁干擾。由於增層電路之高路由選擇能力，由增層電路提 供之訊號路由利於高I/O值以及高性能之應用。加強層提供封裝於線路板中之增層電路及半導體元件機械性支撐。線路板及使用其之三維堆疊組體之可靠度高、價格平實且極適合量產。
本案之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性連結及機械性連結技術。此外，本案之製作方法不需昂貴工具即可實施。因此，相較於傳統封裝技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
精於此項技藝之人士針對本文所述之實施例當可輕易思及各種變化及修改之方式。例如，前述之材料、尺寸、形狀、大小、步驟之內容與步驟之順序皆僅為範例。本領域人士可於不悖離如隨附申請專利範圍所定義之本發明精神與範疇之條件下，進行變化、調整與均等技藝。
雖然本發明已於較佳實施態樣中說明，然而應當了解的是，在不悖離本發明申請專利範圍的精神以及範圍的條件下，可對於本發明進行可能的修改以及變化。
100‧‧‧線路板
113‧‧‧定位件
15‧‧‧支撐板
18‧‧‧黏著劑
211‧‧‧第一絕緣層
21’‧‧‧第一被覆層
22‧‧‧金屬層
22’‧‧‧第二被覆層
201‧‧‧第一增層電路
202‧‧‧第二增層電路
213‧‧‧第一盲孔
215‧‧‧第一導線
217‧‧‧第一導電盲孔
221‧‧‧第二絕緣層
224‧‧‧屏蔽蓋
31‧‧‧半導體元件
311‧‧‧主動面
312‧‧‧接觸墊
313‧‧‧非主動面
41‧‧‧加強層
413‧‧‧導電層
511‧‧‧穿孔
415‧‧‧屏蔽側壁
513‧‧‧連接層
515‧‧‧被覆穿孔

Claims (13)

  1. 一種具有內嵌元件、內建定位件、及電磁屏障之線路板，包括：一半導體元件，其包含一主動面及與該主動面相反之一非主動面，該主動面上具有複數個接觸墊，其中該主動面面朝一第一垂直方向，及該非主動面面朝與該第一垂直方向相反之一第二垂直方向；一定位件，其作為該半導體元件之一配置導件，且該定位件係靠近該半導體元件之外圍邊緣，並於垂直於該第一垂直方向以及該第二垂直方向之側面方向側向對準該半導體元件之外圍邊緣，且於該半導體之外圍邊緣外側向延伸；一加強層，其包括一通孔，且該半導體元件及該定位件係延伸進入該通孔，其中，該通孔具有側向覆蓋該半導體元件之外圍邊緣之屏蔽側壁；一第一增層電路，其於該第一垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且該第一增層電路係經由複數個第一導電盲孔與該半導體元件之該些接觸墊電性連接；以及一第二增層電路，其於該第二垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且該第二增層電路係包括對準於該半導體元件之一屏蔽蓋，其中，該屏蔽蓋以及該屏蔽側壁係經由該第一增層電路而電性連接至該些接觸墊之至少一者以用於接地。
  2. 如申請專利範圍第1項所述之線路板，其中，該定位件係包括一連續或不連續之條板或突柱陣列。
  3. 如申請專利範圍第1項所述之線路板，其中，該定位件係由一金屬或一感光性塑膠材料所製成。
  4. 如申請專利範圍第1項所述之線路板，其中，該半導體元件與該定位件間之間隙係於0.001至1mm之範圍內。
  5. 如申請專利範圍第1項所述之線路板，其中，該定位件之高度係於10至200微米之範圍內
  6. 如申請專利範圍第1項所述之線路板，其中，該屏障蓋係一連續金屬層，且該屏蔽蓋向外側向延伸超過該半導體元件之外圍邊緣。
  7. 如申請專利範圍第1項所述之線路板，其中，該屏蔽側壁係經由一被覆穿孔而電性連接至該第一增層電路，且該被覆穿孔係延伸穿過該加強層。
  8. 如申請專利範圍第1項所述之線路板，其中，該屏蔽側壁係經由該第一增層電路之一額外的第一導電盲孔而電性連接至該第一增層電路。
  9. 如申請專利範圍第1項所述之線路板，其中，該屏蔽蓋係經由一被覆穿孔而電性連接至該第一增層電路，且該被覆穿孔係延伸穿過該加強層。
  10. 如申請專利範圍第1項所述之線路板，其中，該屏蔽蓋係經由該加強層以及該第二增層電路之一第二導電盲孔而電性連接至該第一增層電路。
  11. 如申請專利範圍第1項所述之線路板，其中，該屏蔽蓋係經由該加強層以及該第二增層電路之一導電溝而電性連接至該第一增層電路。
  12. 一種具有內嵌元件、內建定位件、以及電磁屏蔽之線路板，包括：一屏蔽蓋；一半導體元件，其藉由一黏著劑而設置於該屏蔽蓋上，且該半導體元件包含一主動面及與該主動面相反之一非主動面，該主動面上具有複數個接觸墊，其中，該主動面面朝一第一垂直方向並背向該屏蔽蓋，及該非主動面面朝與該第一垂直方向相反之一第二垂直方向並朝向該屏蔽蓋；一定位件，其作為該半導體元件之一配置導件，且該定位件係自該屏蔽蓋朝該第一垂直方向延伸，該定位件靠近該半導體元件之外圍邊緣，並於與該第一垂直方向以及該第二垂直方向垂直之側面方向側向對準於該半導體元件之外圍邊緣，且於該半導體元件之外圍邊緣外側向延伸；一加強層，其包括一通孔，且該半導體元件及該定位件係延伸進入該通孔，其中，該通孔具有側向覆蓋該半導體元件之外圍邊緣之屏蔽側壁；以及一第一增層電路，其係於該第一垂直方向覆蓋該定位件、該半導體元件、以及該加強層，且該第一增層電路係經由複數個第一導電盲孔而電性連接該半導體元件之該些接觸墊，其中，該屏蔽蓋以及該屏蔽側壁係經由該第一增層電路而電性連接至該些接觸墊之至少一者以用於接地。
  13. 如申請專利範圍第12項所述之線路板，更包括：一第二增層電路，其係於該第二垂直方向覆蓋該屏蔽蓋以及該加強層；以及一被覆穿孔，其延伸穿過該加強層以提供該第一增層電路以及該第二增層電路間之電性連接。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10177090B2 (en) 2015-07-28 2019-01-08 Bridge Semiconductor Corporation Package-on-package semiconductor assembly having bottom device confined by dielectric recess
CN206402607U (zh) * 2015-11-09 2017-08-11 天津莱尔德电子材料有限公司 板级屏蔽件、组件和电子装置
KR102063470B1 (ko) * 2018-05-03 2020-01-09 삼성전자주식회사 반도체 패키지
CN110875280A (zh) * 2018-09-03 2020-03-10 北京万应科技有限公司 一种芯片全屏蔽工艺方法
CN109712970A (zh) * 2018-12-04 2019-05-03 贵州航天控制技术有限公司 一种sld、ld光源sip模块的制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5413964A (en) * 1991-06-24 1995-05-09 Digital Equipment Corporation Photo-definable template for semiconductor chip alignment
US6740959B2 (en) * 2001-08-01 2004-05-25 International Business Machines Corporation EMI shielding for semiconductor chip carriers
TWI237883B (en) * 2004-05-11 2005-08-11 Via Tech Inc Chip embedded package structure and process thereof
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
CN101193502B (zh) * 2006-11-22 2012-07-04 欣兴电子股份有限公司 电路板结构的制作方法
TWI353047B (en) * 2006-12-28 2011-11-21 Siliconware Precision Industries Co Ltd Heat-dissipating-type semiconductor package
CN101730396A (zh) * 2008-10-27 2010-06-09 欣兴电子股份有限公司 增加线路密度的增层电路板制造方法及其结构
JP2010205849A (ja) * 2009-03-02 2010-09-16 Toshiba Corp 半導体装置
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法

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