TWI508196B - 具有內建加強層之凹穴基板之製造方法 - Google Patents

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Description

具有內建加強層之凹穴基板之製造方法
本發明係關於一種製造凹穴基板之方法，尤指一種製造由內建凹穴顯露具有一或多個電性連接點之凹穴基板之方法。
近年來，電子裝置之趨勢，如行動上網裝置(MIDs)、多媒體裝置及筆記型電腦之需求係為更快、更輕之設計。於一般訊號之頻帶中，電路路徑越短，訊號完整性越佳。因此，為了促進電子裝置之訊號傳導特性，必須降低層間連接區之尺寸，如基板中微孔和被覆穿孔(PTH)之直徑。一般在芯覆銅箔層壓板中的被覆穿孔係經由機械式CNC鑽孔機所形成，而為了增加電線密度需減少被覆穿孔之直徑，常有嚴重的技術限制且耗費較大。因此，用於封裝基板之無芯基板可使裝置具有較薄、較輕及較快之設計。然而，由於無芯板不具有提供所需撓曲剛性之核心層，與具有核心層之傳統板相比，無芯板在熱壓下更容易受到彎曲變形問題影響。
Nakamura等人之美國專利案號7,164,198、Abe等人之美國專利案號7,400,035、Chia等人之美國專利案號7,582,961、及Lin等人之美國專利案號7,934,313揭露一種具有內建加強層之無芯封裝基板，其藉由蝕刻其上形成有增層電路之金屬板之部分而形成。內建加強層定義出一凹穴，其作為附著半導體元件之區域。就此而言，雖然創造出一支撐平台可改善彎曲變形問題，蝕刻一厚金屬塊係過於費工、產量低、且可能有許多良率下降的問題，例如因過度蝕刻而導致邊界線不易控制。
Higashi等人之美國專利案號8,108,993揭露一種形成內建加強層之方法，該方法係利用其上形成有增層電路之支撐基板。就此而言，在支撐基板上設置促進分離層，可使增層的層在完成無芯電路板後自支撐基板分離。由於該促進分離層，不論是熱固化樹脂或氧化物膜，在熱或光處理下皆具有剝離性質，因此，在塗佈及固化介電層時存在早期分層之高風險，由此可能導致嚴重的良率及可靠度議題。
綜觀現今可用於高I/O及高效能半導體裝置之無芯基板之多種發展狀態及其限制，目前亟需一種封裝板，其可提供優異的訊號完整性、在組裝及操作時維持低彎曲變形程度、及低製備成本。
本發明係有鑑於以上情況而開發，且目的係在於提供一種凹穴基板，其中之內建加強層可提供凹穴基板 之機械性支撐，且自內建凹穴顯露之電性連接點可提供由延伸進入該凹穴之電子設備之電性連接。
在一較佳的實施態樣中，本發明提供了一種製造凹穴基板的方法，該凹穴基板包括一內建加強層以及具有自凹穴顯露之電性接墊之增層電路。製造該凹穴基板的方法可包括：提供一犧牲載板以及自該犧牲載板朝一第一垂直方向延伸之一電性接墊；提供一介電層，其於該第一垂直方向覆蓋該犧牲載板及該電性接墊；移除該犧牲載板之一選定部分，且該犧牲載板之一剩餘部分於與該第一垂直方向相反之一第二垂直方向覆蓋該電性接墊以及一預計形成一凹穴之預定區域；使一加強層於該第二垂直方向附著至該介電層，此步驟包括使該犧牲載板之該剩餘部分對準該加強層之一通孔；形成一增層電路，其於該第一垂直方向覆蓋該犧牲載板以及該電性接墊，且該增層電路係與該電性接墊電性連結；以及移除該犧牲載板之該剩餘部分以形成該凹穴，並自該凹穴之一封閉端，於該第二垂直方向顯露該電性接墊以及部分之該增層電路，其中該加強層係側向覆蓋並環繞該凹穴，且該凹穴面朝該第二垂直方向。
於另一較佳的實施態樣中，本發明提供了一種製造凹穴基板的方法，該凹穴基板包括一內建加強層以及一增層電路，其由凹穴顯露部分之增層電路。製造該凹穴基板的方法包括：提供一犧牲載板；提供一介電層，其係於一第一垂直方向覆蓋該犧牲載板；移除該犧牲載板之一 選定部分，且該犧牲載板之一剩餘部分於與該第一垂直方向相反之一第二垂直方向覆蓋一預計形成一凹穴之預定區域；使一加強層於該第二垂直方向附著至該介電層，此步驟包括使該犧牲載板之該剩餘部分對準該加強層之一通孔；形成一增層電路，其係由該第一垂直方向覆蓋該犧牲載板；以及移除該犧牲載板之該剩餘部分以形成該凹穴，並自該凹穴之一封閉端，於該第二垂直方向顯露部分之該增層電路，其中該加強層係側向覆蓋並環繞該凹穴，且該凹穴面朝該第二垂直方向。根據此較佳實施態樣，顯露部分之增層電路的步驟可包括顯露一或多個該增層電路之導電盲孔。
於再一較佳實施態樣中，本發明提供了一種製造凹穴基板的方法，該凹穴基板包括一內建加強層以及一連線基板，其由凹穴顯露連線基板之選定部分。製造該凹穴基板的方法可包括：提供一犧牲載板；使用一介電層將一連線基板附著至該犧牲載板上，其中該介電層係於一第一垂直方向覆蓋該犧牲載板以及於與該第一垂直方向相反之一第二垂直方向覆蓋該連線基板；移除該犧牲載板之一選定部分，且該犧牲載板之一剩餘部分於該第二垂直方向覆蓋一預計形成一凹穴之預定區域；使一加強層於該第二垂直方向附著至該介電層，此步驟包括使該犧牲載板之該剩餘部分對準該加強層之一通孔；移除該加強層之該剩餘部分以形成該凹穴，並自該凹穴之一封閉端，於該第二垂直方向顯露部分之該介電層，其中該加強層係側向覆蓋並 環繞該凹穴，且該凹穴面朝該第二垂直方向；以及於該介電層中形成一盲孔，以自該凹穴之該封閉端於該第二垂直方向顯露該連線基板之一選定部分。根據此較佳實施態樣，該盲孔可延伸穿過該介電層，並對準且鄰接該連線基板之一電路層之一選定部分。
該增層電路可包括一第一絕緣層以及一或多個第一導線，比如，該第一絕緣層係於該第一垂直方向覆蓋該犧牲載板，且該第一導線係自該第一絕緣層朝該第一垂直方向延伸。因此，形成該增層電路之步驟可包括：提供一第一絕緣層，其係包括該介電層，並於該第一垂直方向覆蓋該犧牲載板以及該電性接墊(若存在)；然後形成一或多個第一盲孔，其延伸穿過該第一絕緣層，並對準該電性接墊或該犧牲載板以及選擇性的對準該加強層；然後形成一或多個第一導線，其自該第一絕緣層朝該第一垂直方向延伸，並於該第一絕緣層上側向延伸，且朝該第二垂直方向延伸穿過該第一盲孔，以形成一或多個第一導電盲孔，且該第一導電盲孔與該電性接墊或該犧牲載板接觸以及選擇性地與該加強層接觸。據此，該第一導線可直接與該電性接墊接觸，以提供該增層電路以及該電性接墊間的電性連接，該電性接墊可作為由該凹穴顯露之電性連接點。或者，該第一導線之選定部分可由凹穴顯露且作為電性連接點，以於凹穴中提供一電子設備的信號路由。例如，該增層電路之該第一導電盲孔可由凹穴顯露，並作為封裝於該凹穴基板中之電子設備之電性連接點。此外，該第一導線 亦可直接與該加強層接觸，作為接地或作為對設置於其上之導電層或被動元件(如薄膜電阻或電容)之電性連接。
若需要額外的信號路由，該增層電路可更包括額外的絕緣層、額外的盲孔、以及額外的導線。例如，該增層電路可更包括一第二絕緣層以及一或多個第二導線。該第二絕緣層係自該第一絕緣層以及該第一導線朝該第一方向延伸，且包括一或多個對準該第一導線之第二盲孔，該第二導線自該第二絕緣層朝該第一垂直方向延伸，並於該第二絕緣層上側向延伸，且朝該第二垂直方向延伸進入該第二盲孔以形成一或多個第二導電盲孔，其係與該第一導線電性連接。該第一導電盲孔以及該第二導電盲孔可具有相同的尺寸，且該第一絕緣層、該第一導線、該第二絕緣層、以及該第二導線可具有平坦的延伸表面並面朝該第一垂直方向。該增層電路之絕緣層可延伸至該凹穴基板之外圍邊緣，且該導線可經由該絕緣層中之該盲孔提供水平信號路由以及垂直信號路由。
形成該第一導線的步驟可包括於該第一絕緣層上沉積一被覆層，其係延伸穿過該第一盲孔以形成該第一導電盲孔，然後利用蝕刻光罩移除該被覆層的選定部分以定義該第一導線。
該連線基板可包括一或多個電路層。該電路層可於一絕緣層上側向延伸，且由一絕緣層間隔之兩相鄰電路層，可經由一或多個導電盲孔將彼此電性連接。該絕緣層可延伸至該連線基板之外圍邊緣，以及該導電盲孔可延 伸穿過該絕緣層以提供該線路層間之電性連接。例如，該連線基板可包括一第一電路層、一第一絕緣層、一或多個第一導電盲孔、以及一第二線路層。該第一絕緣層可設置於該第一電路層以及該第二線路層之間，並且延伸至該連線基板之外圍邊緣。該第一導電盲孔係延伸穿過該第一絕緣層，並與該第一電路層以及該第二線路層相鄰，以提供該第一電路層以及該第二線路層間之電性連接。或者，若需要額外的信號路由，該連線基板可更包括額外的絕緣層、額外的導電盲孔、以及額外的線路層。例如，該連線基板可更包括一第二絕緣層、一或多個第二盲孔、以及一第三線路層，該第二絕緣層係設置於該第二線路層以及該第三線路層之間，並延伸至該連線基板之外圍邊緣，該第二導電盲孔係延伸穿過該第二絕緣層，並與該第二線路層以及該第三線路層相鄰，以提供該第二線路層以及該第三線路層間之電性連接。該第一導電盲孔以及該第二導電盲孔可具有相同的尺寸，該第一電路層、該第一絕緣層、該第二線路層、該第二絕緣層、以及該第三線路層可具有平坦的延伸表面並面朝該第一垂直方向。
該增層電路最外層之導線以及該連線基板最外層之電路層，可包括一或多個內連接墊，以提供電性連接下一層組體或另一電子元件(如一半導體晶片、一塑膠封裝、或另一半導體組體)。該內連接墊可包括面朝該第一垂直方向之一顯露之接觸表面，因此，下一層組體或另一電以元件可使用各種連接媒介以電性連接至該增層電路或該 連線基板，該連接媒介係包括打線或焊料凸塊以作為電性連接點。
製造具有連線基板之凹穴基板之方法可更包括於該介電層之盲孔中形成一導電盲孔。該導電盲孔可自該連線基板朝該第二垂直方向延伸，且包括了面朝該第二垂直方向之一顯露之接觸表面。例如，該導電盲孔可接觸該連線基板之該第一電路層，以及自該連線基板之該第一電路層朝該第二垂直方向延伸，且於該第二垂直方向與該介電層共平面或更低。
根據本發明之製造凹穴基板之方法可更包括提供一被覆穿孔，該被覆穿孔係延伸穿過該加強層以提供凹穴基板兩側之電性連接。例如，根據本發明之製造凹穴基板之方法可更包括：提供一端子，該端子係由該加強層朝該第二垂直方向延伸；以及提供一被覆穿孔，該被覆穿孔係延伸穿過該加強層，以提供該端子以及該增層電路間或該端子以及該連線基板間之電性連接。
提供該端子的步驟可包括：沉積一被覆層，其係由該加強層朝該第二垂直方向延伸；以及移除該被覆層之選定部分。當該加強層包括一形成於其上之導電層時，移除該被覆層之選定部分之步驟可包括同時移除於該第二垂直方向被該被覆層覆蓋之該導電層。也就是說，該端子可具有該導電層以及該被覆層之結合厚度。該端子之被覆層可與沉積增層電路之導線時同時沉積。此外，考慮到製造過程的效率，可於移除該犧牲載板之剩餘部分之步驟時 同時定義該端子，也就是說，移除該犧牲載板之剩餘部分之步驟可包括同時移除該被覆層之一選定部分以定義出該端子。該端子可包括一顯露的接觸表面，該接觸表面係面朝該第二垂直方向，且可被用作於接地或電性連接下一層組體或另一電子元件。
提供該被覆穿孔之步驟可包括：形成一穿孔，其朝該第一及第二垂直方向延伸穿過該加強層；然後於該穿孔之一內側壁上提供一連接層。因此，該被覆穿孔可提供該增層電路以及該端子間或該連線基板以及該端子間的電性連接。
該穿孔可於附著該加強層之後提供，且該被覆穿孔之該連接層可於沉積該端子之被覆層以及該增層電路之內或外導線時同時沉積。對於具有增層電路之凹穴基板，該被覆穿孔可於該第一以及第二垂直方向延伸穿過該加強層以及增層電路之一或多個絕緣層；或者，對於具有連線基板之凹穴基板，該被覆穿孔可於該第一以及第二垂直方向延伸穿過該加強層、該介電層、以及該連線基板之一或多個絕緣層。
根據本發明之一目的，製造具有該增層電路之凹穴基板之方法可包括：提供一犧牲載板以及選擇性的提供一或多個電性接墊，該電性接墊係自該犧牲載板朝該第一垂直方向延伸；然後提供一介電層，該介電層係由該第一垂直方向覆蓋該犧牲載板以及該電性接墊；然後移除該 犧牲載板之一選定部分；然後使一加強層於該第二垂直方向附著至該介電層；然後形成一或多個穿孔，該穿孔係朝該第一以及第二垂直方向延伸穿過該加強層以及該介電層；然後於該穿孔之內側壁上沉積一連接層；然後於該介電層中形成一或多個第一盲孔，其中該第一盲孔對準該電性接墊或該犧牲載板；然後提供一或多個第一導線，該第一導線係由該介電層朝該第一垂直方向延伸，且於該介電層上側向延伸，並朝該第二垂直方向延伸穿過該介電層之該第一盲孔，以形成與該電性接墊或該犧牲載板連接之一或多個第一導電盲孔；然後移除該犧牲載板之剩餘部分。在此情況下，該被覆穿孔可朝該第一及第二垂直方向延伸穿過該加強層以及一絕緣層。
根據本發明之另一目的，製造具有該增層電路之凹穴基板之方法可包括：提供一犧牲載板以及選擇性的提供一或多個電性接墊，該電性接墊係自該犧牲載板朝該第一垂直方向延伸；然後提供一介電層，該介電層係由該第一垂直方向覆蓋該犧牲載板以及該電性接墊；然後移除該犧牲載板之一選定部分；然後使一加強層於該第二垂直方向附著至該介電層；然後於該介電層中形成一或多個第一盲孔，其中該第一盲孔對準該電性接墊或該犧牲載板；提供一或多個第一導線，該第一導線係由該介電層朝該第一垂直方向延伸，且於該介電層上側向延伸，並朝該第二垂直方向延伸穿過該第一盲孔，以形成與該電性接墊或該犧牲載板接觸之一或多個第一導電盲孔；形成一或多個穿 孔，該穿孔係由該第一以及第二垂直方向延伸穿過該加強層以及包括該介電層之一或多個絕緣層；在該穿孔之該內側壁上提供一連接層；然後移除該犧牲載板之剩餘部分。在此情況下，該被覆穿孔可朝該第一以及第二垂直方向延伸穿過該加強層以及一或複數個絕緣層，且該被覆穿孔之連接層可於提供該第一導線或額外導線時提供。
根據本發明之又一目的，製造具有該連線基板之凹穴基板之方法可包括：提供一犧牲載板；使用一介電層將一連線基板附著至該犧牲載板，其中該連線基板可包括一第一電路層、一金屬層、該第一電路層以及該金屬層間之一第一絕緣層、以及一或多個延伸穿過該第一絕緣層之第一導電盲孔；然後移除該犧牲載板之一選定部分；然後使一加強層於該第二垂直方向附著至該介電層；然後形成一或多個穿孔，該穿孔係朝該第一以及第二垂直方向延伸穿過該加強層、該介電層、以及該連線基板；然後於該穿孔內側壁沉積一連接層；然後移除該犧牲載板之該剩餘部分；然後於介電層中形成一或多個盲孔，其供該盲孔係對準該連線基板之第一電路層之選定部分；然後選擇性地於該盲孔中形成一或多個導電盲孔。在此情況下，該被覆穿孔可延伸穿過該加強層、該介電層、該第一絕緣層、以及該金屬層，並且將該加強層之一導電層電性連接至該連線基板之金屬層。於提供該被覆穿孔後，可圖案化該連線基板之該金屬層，以形成一外部電路層，該外部電路層可經由該第一導電盲孔電性連接至該第一電路層，且經由被 覆穿孔電性連接至該端子。考慮到製備過程的效率，該金屬層可於移除該犧牲載板之剩餘部分的步驟中同時被圖案化。或者，該金屬層可於所有的金屬沉積步驟完成之後再被圖案化。舉例來說，該金屬層可於該導電盲孔被沉積於介電層之盲孔中後被圖案化。
因此，該被覆穿孔於一第一端處可延伸至以及電性連接至該增層電路之外部電路或該連線基板，且於一第二端處可延伸至以及電性連接至該端子。或者，該被覆穿孔於該第一端處可延伸至以及電性連接至該增層電路之一內部電路。在任何的情況下，該被覆穿孔可朝該第一以及第二垂直方向延伸穿過該加強層，且位於該端子以及該增層電路之間、或該端子以及該連線基板之間之電性傳導路徑之中。
移除該犧牲載板之一選定部分之步驟可包括微影技術以及化學蝕刻程序，且可於提供該介電層之後之任一步驟中進行。該犧牲載板之該剩餘部分，可於下一步驟中使用一黏著劑將該加強層附著至該介電層時，避免黏著劑溢出至預計形成該凹穴之預定區域。
移除該犧牲載板之剩餘部分的步驟可包括化學蝕刻程序，且較佳係於所有的金屬沉積步驟完成後進行，如此一來，該犧牲載板之該剩餘部分可作為一屏障，防止金屬沉積至位於預計形成該凹穴之預定區域中之該電性連接點上(例如電性接墊、增層電路之導電盲孔)。考慮到製備過程的效率，該犧牲載板之剩餘部分可於形成該端子以及/ 或該導線之圖案化過程時同時被移除。
該介電層以及絕緣層可藉由各種技術而沉積，並可延伸至該凹穴基板之外圍邊緣，其包括膜壓合、輥輪塗佈、旋轉塗佈及噴塗沉積法。該些盲孔可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術。該穿孔可藉由各種技術而形成，其包括機械鑽孔、雷射鑽孔及電漿蝕刻並進行或未進行濕蝕刻。該被覆層、該被覆穿孔之該連接層、以及該介電層之該盲孔中之該導電盲孔可藉由各種技術沉積形成單層或多層結構，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。該些被覆層可藉由各種技術圖案化，以定義出該些導線以及該端子，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合。
該犧牲載板由具有良好加工性以及良好移除性之任何材料所製成，例如，該犧牲載板可為銅、鋁、鎳、鐵、錫或其合金。該犧牲載板可被加工成為具有圓形、正方形、或長方形周緣之金屬塊，該金屬塊可延伸進入該加強層之該通孔。考慮到鄰接於該金屬塊之該電性接墊或該導電盲孔於移除該金屬塊的程序中不被蝕刻，該犧牲載板可由如錫或不鏽鋼之材料製成，如此可使用不與該電性接墊或該導電盲孔反應之蝕刻溶液移除該犧牲載板。或者，用以形成該電性接墊之材料可為任何能於移除金屬塊之過程中抗蝕刻之穩定材料，舉例來說，當該犧牲載板為銅時，該電性接墊可為金墊片。此外，該犧牲載板可更包括一阻障層，該阻障層為該犧牲載板之表面上之一錫層，舉例來 說，該犧牲載板可為一銅板材，並於其上具有一作為阻障層之錫層，如此一來，即使該電性接墊或該導電盲孔為銅所製成時，該錫層可於移除該銅板時，保護該電性接墊或該導電盲孔使其免於被蝕刻。該阻障層可為能有效的被移除、且對於該電性接墊以及該導電盲孔不會有損害之任何材料所製成，然而，如上所述，即使沒有使用阻障層，或者該金屬塊係由與該電性接墊或該導電盲孔的相同材料所製成，在移除金屬塊時，該電性接墊或該導電盲孔被輕微蝕刻之結果是可接受的，且甚至更佳。
經由上述的方法，本發明可提供一包括一或多個由凹穴顯露之電性連接點之凹穴基板。
根據本發明之一目的，該凹穴基板可包括一凹穴、一黏著層、一加強層、一電性接墊、以及一增層電路，其中(i)該凹穴於該第一垂直方向具有一封閉端，以及於該第二垂直方向具有一開口端；(ii)該加強層包括一通孔，其中該凹穴係延伸進入該通孔；(iii)該黏著層側向覆蓋以及包圍且同形被覆該凹穴之一側壁，由該凹穴側向延伸至該基板之外圍邊緣，朝該第一垂直方向覆蓋並接觸該加強層；(iv)該電性接墊自該凹穴之封閉端面朝該第一垂直方向延伸；以及(v)該增層電路係於該第一垂直方向覆蓋該電性接墊、該凹穴之封閉端、以及該黏著層，並且與位於該凹穴之封閉端之該電性接墊共平面或更高，且電性連接至該電性接墊。
根據本發明之另一目的，該凹穴基板可包括一 凹穴、一黏著層、一加強層、以及一增層電路，其中(i)該凹穴於該第一垂直方向具有一封閉端，以及於該第二垂直方向具有一開口端；(ii)該加強層包括一通孔，其中該凹穴係延伸進入該通孔；(iii)該黏著層側向覆蓋以及包圍且同形被覆該凹穴之一側壁，由該凹穴側向延伸至該基板之外圍邊緣，於該第一垂直方向覆蓋並接觸該加強層；以及(iv)該增層電路係於該第一垂直方向覆蓋該凹穴之封閉端以及該黏著層，且包括一導電盲孔，該導電盲孔係由該凹穴朝該第二垂直方向顯露。
根據本發明之又一目的，該凹穴基板可包括一凹穴、一黏著層、一加強層、一介電層、一連線基板、以及選擇性地包括一或多個導電盲孔，其中(i)該凹穴於該第一垂直方向具有一封閉端，以及於該第二垂直方向具有一開口端；(ii)該加強層包括一通孔，其中該凹穴延伸進入該通孔；(iii)該黏著層側向覆蓋以及包圍且同形被覆該凹穴之一側壁，由該凹穴側向延伸至該基板之外圍邊緣，並於該第一垂直方向覆蓋並接觸該加強層；(iv)該介電層於該第一垂直方向覆蓋該凹穴之封閉端以及該黏著層，並且包括一或多個對準於該凹穴之盲孔；(v)該連線基板係於該第一垂直方向覆蓋該介電層，並且包括一相鄰於該盲孔之一線路層；以及(vi)該導電盲孔係接觸該連線基板之電路層，並由該連線基板之電路層朝該第二垂直方向延伸進入該介電層之該盲孔中。
該加強層可延伸至該凹穴基板之外圍邊緣，以 提供該增層電路或該連線基板之機械性支撐，且可由有機材料(如銅箔層壓板)製成。該加強層亦可由無機材料(如氧化鋁(Al2 O3 )、氮化鋁(AlN)、氮化矽(SiN)、矽(Si)、銅(Cu)、鋁(Al)、不鏽鋼等)製成。或者，該加強層可為單層結構或多層結構，如電路板或多層陶瓷板或基板與導電層之層壓板。
於該加強層以及該介電層間之該黏著層可延伸至該凹穴基板之外圍邊緣，且可延伸進入該加強層以及該金屬塊間該通孔之間隙，且同行被覆該凹穴之側壁。據此，該黏著層可於鄰接該凹穴之該側壁處具有一第一厚度，而於該第一垂直方向覆蓋該加強層處具有不同於該第一厚度之一第二厚度。該黏著層可由至少一種選自由：環氧樹脂、雙馬來醯亞胺-三氮雜苯(BT)、苯並環丁烯(BCB)、ABF膜(Ajinomoto build-up film)、液晶聚合物、聚亞醯胺、聚(亞苯基醚)、聚(四氟乙烯)、芳香族聚醯胺(aramide)及玻璃纖維所組成之群組之材料所製成。
該增層電路可自該封閉端以及該黏著層朝該第一垂直方向延伸，且於該第一垂直方向接觸並覆蓋該封閉端以及該黏著層。再者，該增層電路可包括一或多個內連接墊，其自外導線之選定部分所定義出來，並電性連接至自該凹穴朝該第二垂直方向顯露之電性接墊或導電盲孔，且自一絕緣層朝該第一垂直方向延伸；且包括一面朝該第一垂直方向之顯露之接觸表面，以提供電性連結下一層組體或另一電子元件，例如半導體晶片、塑膠封裝體或另一 半導體組體。
該連線基板可由該介電層朝該第一垂直方向延伸，並且於該第一垂直方向接觸且覆蓋該介電層。同樣的，該連線基板可包括一或多個內連接墊，其自外導線之選定部分所定義出來，並且透過導電盲孔電性連接至該內電路，並且自一絕緣層朝該第一垂直方向沿伸，且包括面朝該第一垂直方向之一顯露之接觸表面，以提供電性連結下一層組體或另一電子元件，例如半導體晶片、塑膠封裝體或另一半導體組體。
本發明所提供之凹穴基板可更包括：一端子，該端子係由該加強層朝該第二垂直方向延伸，且由該加強層以及該黏著層與該增層電路保持距離，或是由該加強層、該黏著層、以及該介電層與該連線基板保持距離；且一被覆穿孔係延伸穿過該黏著層以及該加強層以提供該增層電路以及該端子間、或該連線基板與該端子間的電性連接。該端子可包括面朝該第二垂直方向之一顯露的接觸表面以提供用於下一層組體或另一電子元件之電性連接點。因此，該凹穴基板包括彼此電性連接之電性連接點，且位於面朝相反垂直方向之相反表面上，藉此可層疊該凹穴基板。
本發明亦提供了一種半導體組體，其中，一半導體元件可延伸進入該內建凹穴，且利用多種連接媒介(包含金或焊料凸塊或打線)使該半導體元件在凹穴中電性連結至該該電性連接點(如電性接墊、導電盲孔、或電路層之顯露部分)。可選擇性地在該凹穴內使用一底部填充劑，並可 將一散熱座附著於該半導體元件上以提升熱效能。
再者，本發明更提供一種三維堆疊結構，其中利用多種連接媒介堆疊複數個可堆疊的半導體組體，其分別具有嵌埋於凹穴內之半導體元件。舉例而言，該組體可利用介於下方組體之端子與上方組體之內連接墊間之錫球以面對背(face-to-back)方式垂直堆疊。
該半導體元件可為一封裝或未封裝之半導體晶片。舉例而言，半導體元件可為包含半導體晶片或在中介層上具有晶片之組體之柵格陣列(land grid array,LGA)封裝或晶圓級封裝(WLP)。或者，半導體元件可為半導體晶片。
該組體可為第一級或第二級單晶或多晶裝置。例如，該組體可為包含單一晶片或多枚晶片之第一級封裝體。或者，該組體可為包含單一封裝體或多個封裝體之第二級模組，其中每一封裝體可包含單一晶片或多枚晶片。
除非特別描述或在步驟間使用的「然後」一詞或必須依序發生之步驟，上述步驟之順序並無限制於以上所列且可根據所需設計而變化或重新安排。
本發明具有多項優點。該加強層提供了該無芯增層電路或該連線基板之機械性支撐，藉由移除一選定部分之犧牲載板而形成之該金屬塊，只可利用蝕刻方法將該金屬塊由該介電層分離，以定義出一用以設置元件之凹穴空間，進而確保高製造良率，免除不可預期之剝離或分層問題。再者，內建加強層之眾多選擇，自低熱膨脹係數(CTE) 材料(如陶瓷)至高熱傳導材料(如金屬板)至低成本材料(如玻璃纖維環氧樹脂)，提供各種封裝設計之多樣化方式。因此，可在不使用特定對齊工具下將半導體元件設置在凹穴內，以達到低輪廓及小型因子需求。可透過在凹穴內之電性連接點，成功建立該半導體元件及該增層電路間、或該半導體元件與該連線機板間之電性連結，而不會有常引發半導體封裝失敗之由層疊引起的移位及彎曲變形之複雜問題。該被覆穿孔可提供該增層電路及該端子間或該連線基板及該端子間之垂直信號路由，因而提供具堆疊功能之凹穴基板。
本發明之上述及其他特徵與優點將於下文中藉由各種較佳實施例進一步加以說明。
11‧‧‧犧牲載板
12‧‧‧金屬塊
13‧‧‧電性接墊
100、200、300‧‧‧凹穴基板
141‧‧‧黏著劑
110‧‧‧三維組體
115‧‧‧阻障層
120‧‧‧上組體
143‧‧‧內填充物
130‧‧‧下組體
140‧‧‧三維半導體組體
21‧‧‧介電層
22’‧‧‧第一被覆層
22、25‧‧‧金屬層
202、205‧‧‧連線基板
511‧‧‧端子
203、206‧‧‧下增層電路
204、207‧‧‧上增層電路
223‧‧‧第一盲孔
221、231‧‧‧第一絕緣層
225、275‧‧‧第一導線
227、257‧‧‧第一導電盲孔
241‧‧‧第二絕緣層
243‧‧‧第二盲孔
245、295‧‧‧第二導線
247‧‧‧第二導電盲孔
24’‧‧‧第二被覆層
248‧‧‧內連接墊
214‧‧‧第一電路層
254‧‧‧第二電路層
213‧‧‧盲孔
217‧‧‧導電盲孔
25’‧‧‧被覆層
201‧‧‧增層電路
261‧‧‧第三絕緣層
265‧‧‧第三導線
271‧‧‧第一增層絕緣層
291‧‧‧第二增層絕緣層
273‧‧‧盲孔
37‧‧‧凹穴
31‧‧‧加強層
33‧‧‧基板
311‧‧‧通孔
35‧‧‧導電層
401‧‧‧穿孔
402‧‧‧被覆穿孔
43‧‧‧絕緣性填充材料
518‧‧‧上方連接墊
61‧‧‧中介層
71、72、73、74、75、76‧‧‧晶片
83、87、89‧‧‧焊料凸塊
85‧‧‧錫球
913‧‧‧防焊層開口
911‧‧‧防焊層材料
參考隨附圖式，本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭，其中：圖1A-1J為本發明一實施例之一凹穴基板之製造方法剖視圖，該凹穴基板包括由一凹穴顯露之電性接墊、一加強層、一黏著層、一與該些電性接墊電性連接之增層電路、複數個端子、以及提供該增層電路以及該端子間之電性連接之複數個被覆穿孔。
圖1K為本發明一實施例之三維組體之剖視圖，該三維組體具有一半導體元件，其附著至一封裝於一凹穴基板一側之中介層上，且另一半導體元件係附著於該凹穴基板之另一側。
圖1L為本發明一實施例之三維堆疊結構剖視圖，該三維堆疊結構包括了以面朝背方式垂直堆疊之可堆疊半導體組體。
圖2A-2G為本發明一實施例之一凹穴基板之製造方法剖視圖，該凹穴基板包括一加強層、一黏著層、一包括由一凹穴顯露之複數個導電盲孔之增層電路、複數個端子、以及提供該增層電路以及該些端子間之電性連接之複數個被覆穿孔。
圖3A-3H為本發明另一實施例之一凹穴基板之製造方法，該凹穴基板包括一加強層、一黏著層，一介電層、一連線基板、與該連線基板電性連接且由一凹穴顯露之複數個導電盲孔、複數個端子、以及提供該連線基板以及該些端子間之電性連接之複數個被覆穿孔。
圖4A-4F為本發明一實施例之一三維半導體組體之製造方法，該三維半導體組體包括一加強層、一黏著層、複數個電性接墊、一半導體元件，雙面增層電路結構、以及複數個被覆穿孔。
圖5A-5F為本發明另一實施例之一三維半導體組體之製造方法，該三維半導體組體包括一加強層、一黏著層、一介電層、一半導體元件、一連線基板、雙面增層結構、以及複數個被覆穿孔。
[實施例1]
圖1A-1J為本發明一實施例之一凹穴基板之製 造方法剖視圖，該凹穴基板係包括由一凹穴顯露之複數個電性接墊、一加強層、一黏著層、一與該些電性接墊電性連接之增層電路、複數個端子、以及提供該增層電路以及該些端子間之電性連接之複數個被覆穿孔。
圖1A為電性接墊13於犧牲載板11上之結構剖面圖。犧牲載板11通常為銅所製成，然而其他材料如鋁、鐵鎳合金42、鐵、鎳、銀、金、錫、其混合物及其合金皆可使用。在製程以及成本的考量下，犧牲載板11的厚度較佳為125至500微米。電性接墊13自犧牲載板11朝向下方向延伸且朝向上方向覆蓋該犧牲載板11。電性接墊13可為各種能在移除犧牲載板11期間抗蝕刻之穩定材料所製成，以及可藉由各種技術沉積並圖案化，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合或沉積薄膜後進行蝕刻。在本實施例中，犧牲載板為厚度200微米之銅板，且電性接墊13為金接墊。
圖1B為介電層21介於犧牲載板11以及金屬層22之間、以及介於電性接墊13以及金屬層22之間之結構剖面圖。介電層21可舉例為環氧樹脂、玻璃-環氧、聚醯亞胺及其類似材料，且可藉由各種技術(包括膜壓合、輥輪塗佈、旋轉塗佈及噴塗沉積法)沉積形成，此外，介電層21可經由電漿蝕刻處理或塗布附著力促進劑(圖未示)以提升黏著性。在本圖中，介電層21具有50微米之厚度，且接觸及提供犧牲載板11與金屬層22、以及電性接墊13與金屬層22之間穩固的機械連接。金屬層22為厚度約35微米之 銅層。
圖1C為使用微影技術以及濕蝕刻法移除犧牲載板11之一選定部分以定義出金屬塊12之結構剖面圖。金屬塊12由向上方向覆蓋電性接墊13，且部分之介電層21係由向上方向顯露。
圖1D為使用黏著劑141將加強層31設置於介電層21上之結構剖面圖。金屬塊12對準且插入加強層31之通孔311，且加強層31係使用黏著劑141而設置於介電層21上。黏著劑141係接觸並介於加強層31以及介電層21之間，並更進一步的被引入金屬塊12以及加強層31之間隙中。在此態樣中，加強層31包括基板33以及導電層35，例如，基板33為厚度950微米之玻璃-環氧材料，導電層35為厚度30微米之圖案化銅板，且接觸基板33且由基板33上方延伸並層壓於基板33。加強層31也可為一如多層印刷電路板或多層陶瓷基板之電性互連體，因此，加強層31可包括嵌入式電路。通孔311係由機械方式擊穿基板33以及導電層35而形成，但亦可以其他技術製作，如雷射切割並進行或未進行濕式蝕刻。
圖1E為形成穿過金屬層22以及介電層21之第一盲孔223，以顯露電性接墊13之結構剖面圖。第一盲孔223可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術，可使用脈衝雷射提高雷射鑽孔效能。或者，亦可使用雷射掃描光束搭配金屬遮罩。例如，可先蝕刻金屬以形成一金屬窗口後，接者再使用雷射。第一盲孔223 通常具有50微米之直徑，而介電層21被視為增層電路之第一絕緣層221。
參照圖1F，第一導線225係形成於第一絕緣層221上，第一導線225由第一絕緣層221朝向下方向延伸，於第一絕緣層221上側向延伸並朝向下方向延伸進入盲孔223以形成第一導電盲孔227，並與電性接墊13電性連接。在此圖中，第一導線225係經由於金屬層22上以及第一盲孔223中沉積第一被覆層22’，接著圖案化金屬層22以及其上的第一被覆層22’。或者，於一些實施例中，僅層壓空白介電層至犧牲載板11以及電性接墊13上，於形成第一盲孔223後，第一絕緣層221可直接被金屬化以形成第一導線225。
第一導線225可提供X以及Y方向之水平信號路由，以及經由第一盲孔223提供垂直方向(上到下)之信號路由，並且作為電性接墊13之電性連接。
第一被覆層22’可經由各種技術沉積單層或多層而形成，包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。例如，沉積第一被覆層之步驟為先將結構體浸入一活化劑溶液中，因而使絕緣層與無電鍍銅產生觸媒反應，接著以無電電鍍方式形成薄銅層，以作為晶種層，然後再以電鍍方式將具有預定厚度之第二銅層鍍於晶種層上。或者，於晶種層上沉積電鍍銅層前，可利用濺鍍方式形成晶種層之薄膜(如鈦/銅)。一旦達到預定厚度，再對金屬層22以及第一被覆層22’層進行圖案化，以形成第一導線225，可藉由 各種技術進行圖案化步驟，其包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合，並使用定義第一導線225之蝕刻阻層(圖未示)。。
為便於圖示，金屬層22以及其上之第一被覆層22’係繪示為單一層，由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而第一被覆層22’與第一絕緣層221間之界線則清楚可見。
圖1F也顯示，第一被覆層22’更進一步的於向上方向被沉積於金屬塊12以及導電層35上。於側向上表面之第一被覆層22’為非圖案化之銅層，並且接觸及於向上方向覆蓋金屬塊12，為便於圖示，金屬塊12、導電層35、以及第一被覆層22’係繪示為單一層，由於銅為同質被覆，金屬塊12與第一被覆層22’間、以及導電層35與第一被覆層22’間之界線(均以虛線繪示)可能不易察覺甚至無法察覺。
圖1G為於第一導線225以及第一絕緣層221上沉積第二絕緣層241之結構剖面圖。如同第一絕緣層221，第二絕緣層241可為環氧樹脂、玻璃-環氧、聚醯亞胺及其類似材料，且可藉由各種技術(包括膜壓合、輥輪塗佈、旋轉塗佈及噴塗沉積法)形成，並具有50微米之厚度。較佳地，第一絕緣層221以及第二絕緣層241係由相同材料以及相同厚度，並由相同方法而形成。
圖1H為形成穿過第二絕緣層241之第二盲孔243以顯露第一導線225之選定部分之結構剖面圖。如同第 一盲孔223，第二盲孔243可藉由各種技術形成，其包括雷射鑽孔、電漿蝕刻及微影技術，並具有50微米之厚度。較佳地，第一盲孔223以及第二盲孔243係由相同的方式形成並具有相同的尺寸。
圖1I為具有穿孔401之結構剖面圖。穿孔401由垂直方向係延伸穿過第二絕緣層241、第一絕緣層221、黏著層141、加強層31、以及第一被覆層22’。穿孔401係經由機械鑽孔形成，其亦可藉由其他技術形成，如雷射鑽孔及電漿蝕刻並進行或未進行濕蝕刻。
參照圖1J，第二導線245係形成於第二絕緣層241上，經由於第二絕緣層241上沉積第二被覆層24’以及沉積進入第二盲孔243中，接者圖案化第二被覆層24’。第二導線245自第二絕緣層241朝向下方向延伸，並於第二絕緣層241上側向延伸，且朝向上方向延伸進入第二盲孔243中以形成電性連接第一導線225之第二導店盲孔247。第二被覆層24’可經由各種技術來沉積，包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合，接著藉由各種技術圖案化，包括濕蝕刻、電化學蝕刻、雷射輔助蝕刻及其組合，並使用定義第二導線245之蝕刻阻層(圖未示)。較佳地，第一導線225及第二導線245係為相同材料且以相同方式形成相同厚度。
此外，如圖1J所示，第二被覆層24’更進一步被沉積於第一被覆層22’之側向上表面上，以及被沉積於穿孔401中作為連接層，以形成被覆穿孔402。如圖中所 示，於穿孔401中之第二被覆層24’為一中空管狀，其於側面方向覆蓋穿孔401內側壁，並垂直延伸以將導電層35以及第一及第二被覆層22’、24’電性連接至第二導線245。或者，第二被覆層24’可填滿穿孔401，據此，被覆穿孔402為金屬柱。為便於圖示，導電層35、第一被覆層22’以及第二被覆層24’係繪示為單一層。由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺。然而，第二被覆層24’以及基板33之間、第二被覆層24’以及黏著層141之間、第二被覆層以及第一絕緣層221之間、及第二被覆層24’以及第二絕緣層241之間之界線則清楚可見。於沉積金屬後，金屬塊12以及導電層35之選定部分，以及其上之第一與第二被覆層22’、24’接著被移除以定義凹穴37以及端子511，該移除步驟可藉由各種技術來移除，包括利用酸溶液(例如氯化鐵、硫酸銅溶液)或鹼溶液(例如氨溶液)之濕式化學蝕刻、電化學蝕刻、或機械程序(例如鑽孔或端銑刀)接著進行化學蝕刻。
因此，如圖1J所示，完成之凹穴基板100包括：加強層31、黏著層141、電性接墊13、增層電路201、端子511以及被覆穿孔402。在此圖中，增層電路201包括第一絕緣層221、第一導線225、第二絕緣層241、以及第二導線245，並經由被覆穿孔402電性連接至端子511。然而，於一些實施態樣中，端子511以及被覆穿孔402可根據所需設計而省略，且若有需要，增層電路201可包括額外的內連線層(如一具有第三盲孔之第三絕緣層、第三導線等)。 此外，凹穴基板100可包括由複數個金屬塊12所定義之複數個凹穴37。
加強層31係經由黏著層141與增層電路201連接，且可提供增層電路201之機械性支撐。加強層31側向覆蓋且包圍該凹穴37，並於向下方向具有一封閉端以及於向上方向具有一開口端。
電性接墊13係自該凹穴37之封閉端朝向下方向延伸，並與該第一絕緣層221共平面，且自凹穴37朝向上方向顯露。電性接墊13可作為半導體元件嵌埋於凹穴37時之電性連接點，並且提供該半導體元件以及增層電路201之間之電性連接。
端子511係自基板33朝向上方向延伸，與增層電路201保持距離，且鄰接被覆穿孔402，並與其一體成型。端子511具有導電層35、第一被覆層22’以及第二被覆層24’之結合厚度，且可用於接地或/及支撐附著至嵌埋於凹穴37中之半導體元件上之散熱座或作為另一半導體元件或組體之電性接點。
被覆穿孔402係與第一導線225保持距離，並於端子511以及第二導線245間之導電路徑上，自端子511穿過第二絕緣層241、第一絕緣層221、黏著層141、以及基板33垂直延伸至第二導線245。從而，被覆穿孔402係自端子511延伸至增層電路201之外部導電層，並與增層電路201之內部導電層保持距離。
凹穴基板100可具有單一凹穴或複數個凹穴， 以容納複數個半導體元件而非僅單一半導體元件。因此，複數個半導體元件可設置於單一凹穴中或分別的半導體元件設置於分別個凹穴中。據此，可提供額外的電性接墊13，且無芯增層電路201可包括用於額外元件之額外導線。
圖1K為三維組體110之結構剖視圖，複數個晶片71係貼附於中介層61上，中介層61係經由位於凹穴37中之電性接墊13上之焊料凸塊81，電性耦合至增層電路201。此外，另一晶片72係對準於中介層61之放置位置，且可經由位於內連接墊248上之焊料凸塊83，電性耦合至增層電路201。內連接墊248係自防焊層材料911之開口913顯露，且可容納一個導電接點，如焊料凸塊、錫球、接腳及其類似物，已與外部元件或印刷電路板(PCB)電性導通並機械連接，防焊層開孔913可藉由各種方法形成，其包括微影製程、雷射鑽孔及電漿蝕刻。
圖1L係一三維堆疊結構之剖面圖。上下組體120、130分別具有位於凹穴37內之晶片73、74，並藉由上組體120之下方內連接墊248以及下組體130之上方連接墊518間之錫球85而堆疊，在此實施例中係堆疊兩個組體，然而若需要係可堆疊更多組體。
[實施例2]
圖2A-2G為本發明一實施例之一凹穴基板之製造方法剖視圖，該凹穴基板係包括一加強層、一黏著層、一包括由一凹穴顯露之複數個導電盲孔之增層電路、複數個端子、以及提供該增層電路以及該些端子之間電性連接 之複數個被覆穿孔。
為了簡要說明之目的，於實施例1中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖2A為使用於犧牲載板11與金屬層22間之介電層21，將犧牲載板11層壓於金屬層22上之結構剖面圖。犧牲載板11可由不同材料所製成，例如銅鋁、鐵鎳合金42、鐵、鎳、銀、金、錫、其混合物及其合金皆可使用。為了避免隨後形成並與犧牲載板11接觸之導電盲孔，於移除犧牲載板11時被蝕刻，犧牲載板11可由如錫或不鏽鋼所製成，其可使用不與導電盲孔反應之蝕刻溶液移除。或者，犧牲載板11可更包括形成於其上之阻障層，以避免導電盲孔於移除犧牲載板11時被蝕刻。然而，即使犧牲載板11與導電盲孔係由相同材料所製成，在移除犧牲載板11期間被輕微蝕刻之該導電盲孔之結果是可接受的，且甚至更佳。從而，於本實施例中，犧牲載板11係被繪示為一厚度為200微米之銅板。
介電層21通常為環氧樹脂、玻璃-環氧、聚醯亞胺及其類似材料，並具有50微米之厚度。金屬層22係繪示為一具有厚度約為35微米之銅層，且可於一些實施態樣中省略。
圖2B為使用微影技術以及濕蝕刻法移除犧牲載板11之一選定部分以定義出金屬塊12之結構剖面圖。金屬塊12由向上方向覆蓋預計形成一凹穴之預定區域，且部分之介電層21係由向上方向顯露。
圖2C為使用黏著劑141將加強層31安裝於介電層21上之結構剖面圖。金屬塊12係對準並插入加強層31之通孔311，且使用黏著劑141將加強層31安裝於介電層21上，其中基板33係面朝介電層21。黏著劑141接觸並介於加強層31以及介電層21之間，且更進一步的被引入金屬塊12以及加強層31之間隙中。
圖2D設置第一盲孔223以及穿孔401之結構剖面圖。第一盲孔223係與金屬塊12對準，且延伸穿過金屬層22以及介電層21，介電層21被視於增層電路之第一絕緣層221。穿孔401係朝垂直方向延伸穿過加強層31、黏著劑141、介電層21、以及金屬層22。
圖2E經由沉積金屬於第一絕緣層221上，並圖案化該金屬以形成第一導線225之結構剖面圖。第一導線225係經由於金屬層22上沉積第一被覆層22’以及沉積進入第一盲孔223中，接者圖案化金屬層22以及其上之第一被覆層22’而形成。第一被覆層22’覆蓋金屬層22且由金屬層22朝向下方向延伸，並朝向上方向延伸進入第一盲孔223以形成與金屬塊12接觸之第一導電盲孔227。第一被覆層22’亦於向上方向覆蓋金屬塊12以及導電層35，且沉積於穿孔401之內側壁上作為連接層以形成被覆穿孔402。被覆穿孔402垂直延伸且電性連接導電層35以及其上之第一被覆層22’至第一導線225。圖2E中繪示了位於穿孔401中之絕緣性填充材料43填滿穿孔401剩餘空間。由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺 甚至無法察覺，然而第一被覆層22’與基板33之間、第一被覆層22’以及黏著劑141之間、以及第一被覆層22’與第一絕緣層221之間之界線則清楚可見。
圖2F為具有第二盲孔243之第二絕緣層241之結構剖面圖。第二絕緣層241係設置於第一導線225以及第一絕緣層221上，且第二盲孔243延伸穿過該第二絕緣層241並顯露第一導線225之選定部分。
圖2G為經由於第二絕緣層241上沉積第二被覆層24’以及沉積進入第二盲孔243，接著圖案化第二被覆層24’而形成第二導線245之結構剖面圖。第二導線245係自第二絕緣層241朝向下方向延伸，於第二絕緣層241上側向延伸，且朝向上方向延伸進入第二盲孔243中以形成第二導電盲孔247，第二導電盲孔247電性連接第一導線225。圖2G中亦繪示了第二被覆層24’更進一步的於側上表面被沉積於第一被覆層22’以及絕緣性填充材料43上。由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而第二被覆層24’與絕緣性填充材料43之間、以及第二被覆層24’與第二絕緣層241之間之界線則清楚可見。於沉積金屬後，接著移除金屬塊12與導電層35之選定部分，以及於其上之第一及第二被覆層22’、24’，使第一導電盲孔227係由凹穴37中顯露，並定義端子511。如圖中所示，當金屬塊12以及第一導電盲孔227係使用相同材料形成時，於移除金屬塊12時，第一導電盲孔227將被輕微蝕刻，因此，於凹穴37的封閉端處， 第一導電盲孔227低於第一絕緣層221。
據此，如圖2G所示，完成之凹穴基板200包括加強層31、黏著劑141、增層電路201、端子511、以及被覆穿孔402。如圖所示，增層電路201包括第一絕緣層221、第一導線225、第二絕緣層241、以及第二導線245。第一導線225朝向上方向延伸進入第一絕緣層221之第一盲孔223以形成第一導電盲孔227，第一導電盲孔227係自凹穴37朝向上方向顯露。第一導線225之第一導電盲孔227可作為嵌埋於凹穴37之半導體元件之電性連接點，並且提供該半導體元件以及增層電路201間之電性連接。端子511係自基板33朝向上方向延伸，並藉由加強層31以及黏著劑141與增層電路201保持距離，且鄰接及電性連接被覆穿孔402。被覆穿孔402係與第二導線245保持距離，且自端子511延伸穿過基板33、黏著劑141、以及第一絕緣層221至第一導線225，以建立增層電路201以及端子511間之導電路徑。因此，被覆穿孔402自端子511延伸至增層電路201之內導電層，且與增層電路201之外導電線層保持距離。
[實施例3]
圖3A-3H為本發明另一實施例之一凹穴基板之製造方法之剖面圖，該凹穴基板係包括一加強層、一黏著劑、一介電層、一連線基板、與該連線基板電性連接、且由一凹穴顯露之複數個導電盲孔、複數個端子、以及提供該連線基板以及該端子間之電性連接之一被覆穿孔。
為了簡要說明之目的，於上述實施例中之任何 敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖3A為使用介電層21，將犧牲載板11層壓於連線基板202上之結構剖面圖。介電層21係使用如環氧樹脂、玻璃-環氧、聚醯亞胺及其類似材料，並具有50微米之厚度。連線基板202包括第一電路層214、第一絕緣層231、金屬層25、以及第一導電盲孔257，並使用介電層21將連線基板202與犧牲載板11層疊，介電層21係與犧牲載板11、第一電路層214、以及第一絕緣層231接觸。如同介電層21，第一絕緣層231可為環氧樹脂、玻璃-環氧、聚醯亞胺及其類似材料，並具有50微米之厚度，且介於第一電路層214以及金屬層25之間。較佳地，介電層21與第一絕緣層231係由相同材料以及相同厚度而形成。第一電路層214被繪示為圖案化之銅層，且接觸介電層21並由介電層21於向上方向覆蓋。金屬層25被繪示為未圖案化之銅層，且於向下方向覆蓋第一絕緣層231。第一導電盲孔257係被繪示為直徑為50微米之銅柱，並延伸穿過第一絕緣層231且接觸第一電路層214以及金屬層25，以提供第一電路層214以及金屬層25間的電性連接。
圖3B為使用微影技術以及濕蝕刻法移除犧牲載板11之一選定部分以定義出金屬塊12之結構剖面圖。金屬塊12由向上方向覆蓋預計形成一凹穴之預定區域，且部分之介電層21係由向上方向顯露。
圖3C為使用黏著劑141將加強層31安裝於介 電層21上之結構剖面圖。金屬塊12對準並插入加強層31之通孔311，且使用黏著劑141將加強層31安裝於介電層21上，其中基板33係面朝介電層21。黏著劑141接觸並介於加強層31以及介電層21之間，且更進一步的被引入金屬塊12以及加強層31之間隙中。
圖3D為形成穿孔401之結構剖面圖。穿孔401朝垂直方向延伸穿過加強層31、黏著劑141、介電層21、第一絕緣層231、以及金屬層25。
參照圖3E，被覆層25’被沉積於該結構之側上表面以及側下表面，並更進一步的被沉積於穿孔402之內側壁作為連接層以形成被覆穿孔402。被覆穿孔402朝垂直方向延伸，使其上之導電層35以及被覆層25’電性連接其上之金屬層25以及被覆層25’。由於銅為同質被覆，金屬層間之界線(均以虛線繪示)可能不易察覺甚至無法察覺，然而金屬層與基板33、黏著劑141、介電層21、以及第一絕緣層231之間之界線則清楚可見。
圖3F為介電層21自凹穴37顯露之結構剖面圖。接著移除金屬塊12以及其上之被覆層25’以定義凹穴37，從而介電層21係自凹穴37顯露。同時，使用定義端子511之蝕刻阻層(圖未示)移除導電層35之選定部分以及其上之被覆層25’以形成端子511。端子511具有導電層35以及被覆層25’之結合厚度。
圖3G為形成盲孔213之結構剖面圖。盲孔213係自凹穴37延伸穿過介電層21以顯露連線基板202之第一 電路層214之選定部分。
圖3H為介電層21之盲孔213內具有導電盲孔217之凹穴基板300之結構剖面圖。導電盲孔217可經由各種技術沉積形成單層或多層結構，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。導電盲孔217自連線基板202之第一電路層214朝向上方向延伸，且於向上方向低於介電層21。於沉積導電盲孔217後，使用蝕刻阻層(圖未示)將金屬層25以及其上之被覆層25’圖案化以定義第二電路層254。
在此階段，如圖3H所示，連線基板202包括第一電路層214、第一絕緣層231、第一導電盲孔257、以及第二電路層254。第一電路層214係自第一絕緣層231朝向上方向延伸，且於第一絕緣層231上側向延伸。第二電路層254係自第一絕緣層231朝向下方向延伸，且於第一絕緣層231上側向延伸。第一電路層214以及第二電路層254可經由第一導電盲孔257而彼此電性連接，第一導電盲孔257係延伸過第一絕緣層231，且鄰接第一電路層214以及第二電路層254。導電盲孔217直接與第一電路層214接觸，且自凹穴37朝向上方向顯露，且可做為嵌埋於凹穴37之半導體元件之電性連接點，以提供半導體元件以及連線基板202間之電性連接。被覆穿孔402係與第一電路層214保持距離，並於端子511以及第二電路層254間之導電路徑中，自端子511朝垂直方向延伸穿過第一絕緣層231、介電層21、黏著劑141、以及基板33至第二電路層254。從而，被覆穿孔402係自端子511延伸至連線基板202之外導電層，並 與連線基板202之內導電層保持距離。
且若有需要，連線基板202可包括額外之連接層(如第二絕緣層、第二導電盲孔、第三電路層等)。
凹穴基板300可具有單一凹穴或複數個凹穴，以容納複數個半導體元件而非僅單一半導體元件。因此，複數個半導體元件可設置於單一凹穴中或分別的半導體元件設置於分別個凹穴中。據此，連線基板202可包括用於額外元件之額外導線。
[實施例4]
圖4A-4F為本發明一實施例之三維半導體組體之製造方法之剖面圖，該三維半導體組體包括一加強層、一黏著劑、複數個電性接墊、一半導體元件，雙面增層電路、以及複數個被覆穿孔。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖4A係圖1A-1F所示步驟所製成之結構剖視圖。除了金屬層12更包括阻障層115形成於其上，以及加強層31上不具有導電層以外，本實施例中繪示之所有元件係與實施例1中所描述的相同。阻障層115可藉由各種技術沉積形成單層或多層結構，其包括電鍍、無電電鍍、蒸鍍、濺鍍及其組合。在此，阻障層115係由錫層所表示，但也可由其他可於移除銅塊時保護電性接墊13免於被蝕刻之各種阻障材料所製成。電性接墊13係沉積於阻障層115上， 且以銅墊表示，其他於移除阻障層115時可保持穩定之各種材料也用於形成電性接墊13。
圖4B為電性接墊13以及部份第一絕緣層221由凹穴37顯露之結構剖面圖。移除金屬塊12以及其上之第一被覆層22’以形成凹穴37，且電性接墊13以及部份第一絕緣層221係自凹穴37朝向上方向顯露。
圖4C為將晶片75安裝至凹穴37中，且內填充物143係配置於凹穴37中之結構剖面圖。晶片75延伸進入凹穴37且經由焊料凸塊87與電性接墊13電性耦合。
圖4D為於下與上表面形成第二絕緣層241以及第三絕緣層261之結構剖面圖。第二絕緣層241係朝向下方向覆蓋第一絕緣層221以及第一導線225。第三絕緣層261朝向上方向覆蓋晶片75、加強層31、以及內填充物143。較佳地，第二絕緣層241以及第三絕緣層261係以相同的材料利用相同的方法同時沉積，並具有相同的厚度。
圖4E為形成通孔401以及第二盲孔243之結構剖面圖。穿孔401朝垂直方向延伸穿過第三絕緣層261、加強層31、黏著劑141、第一絕緣層221、以及第二絕緣層241。第二盲孔243延伸穿過第二絕緣層241以顯露選定部分之第一導線225。
參照圖4F，第二以及第三導線245、265係形成於第二以及第三絕緣層241、261上，第二導線245係自第二絕緣層241朝向下方向延伸，且於第二絕緣層241上側向延伸，並朝向上方向延伸進入第二盲孔243以形成與第 一導線225電性連接之第二導電盲孔247。第三導線265係自第三絕緣層261朝向上方向延伸，且於第三絕緣層261上側向延伸。
圖4F亦繪示了經由於穿孔401中沉積一連接層以形成被覆穿孔402。被覆穿孔402係提供了第二導線245以及第三導線265間之電性連接。
在此階段，如圖4F所示，完成之三維半導體組體140中，晶片75係封裝於凹穴基板之凹穴37中，且經由被覆穿孔402電性連接至上增層電路204。在此圖中，該凹穴基板包括加強層31、黏著劑141、電性接墊13、以及下增層電路203。下增層電路203包括第一絕緣層221、第一導線225、第二絕緣層241、以及第二導線245，且上增層電路204包括一第三絕緣層261、以及第三導線265。被覆穿孔402基本上係由凹穴基板以及上增層電路204共享，且提供其間之電性連接。
[實施例5]
圖5A-5F為本發明另一實施例之三維半導體組體之製造方法之剖面圖，該三維半導體組體包括一加強層、一黏著層、一介電層、一半導體元件、一連線基板、雙面增層電路、以及被覆穿孔。
為了簡要說明之目的，於上述實施例中之任何敘述可合併至此處之相同應用部分，且不再重複相同敘述。
圖5A係圖3A-3C所示步驟所製成之結構剖視 圖。除了加強層31不包括形成於其上之導電層以外，本實施例中繪示之所有元件係與實施例3中所描述的相同。在此圖中，連線基板205包括第一電路層214、第一絕緣層231、第一導電盲孔257、以及第二電路層254。
圖5B為具有連線基板205之第一電路層214自凹穴37顯露之結構剖面圖。移除金屬塊12以顯露介電層21，接著形成穿過介電層21之盲孔213，以自凹穴37顯露選定部分之第一電路層214。
圖5C為晶片76安裝至凹穴37中，且內填充物143係配置於凹穴37中之結構剖面圖。晶片76延伸進入凹穴37且經由焊料凸塊89與第一電路層214電性耦合。
圖5D為於上下表面形成第一增層絕緣層271以及第二增層絕緣層291之結構剖面圖。第一增層絕緣層271係朝向下方向覆蓋第一絕緣層231以及第二電路層254。第二增層絕緣層291係朝向上方向覆蓋晶片76、加強層31、以及內填充物143。較佳地，第一增層絕緣層271以及第二增層絕緣層291係使用相同材料以及相同的方法，同時沉積且具有相同的厚度。
圖5E為形成穿孔401以及盲孔273之結構剖面圖。穿孔401係朝垂直方向延伸穿過第二增層絕緣層291、加強層31、黏著劑141、介電層21、第一絕緣層231、以及第一增層絕緣層271。盲孔273係延伸穿過第一增層絕緣層271以顯露選定部分之第二電路層254。
參照圖5F，第一以及第二導線275、295係形 成於第一以及第二增層絕緣層271、291上。第一導線275自第一增層絕緣層271朝向下方向延伸，且於第一增層絕緣層271上側向延伸，並朝向上方向延伸進入盲孔273，以電性連接第二電路層254。第二導線295係自第二增層絕緣層291朝向上方向延伸，且於第二增層絕緣層291上側向延伸。
亦如圖5F所示，被覆穿孔402係經由於穿孔401內沉積一連接層而形成。被覆穿孔402提供第一導線275以及第二導線295間之電性連接。
在此階段，如圖5F所示，完成之三維半導體組體150中，晶片76係封裝於凹穴基板之凹穴37中，且經由被覆穿孔402電性連接至上增層電路207。在此圖中，該凹穴基板包括加強層31、黏著劑141、介電層21、連線基板205、以及下增層電路206。下增層電路206包括第一增層絕緣層271、以及第一導線275，而上增層電路207包括第二增層絕緣層291、以及第二導線295。被覆穿孔402基本上係由凹穴基板以及上增層電路207共享，且提供其間之電性連接。
上述之凹穴基板、堆疊式半導體組體與3D堆疊結構僅為說明範例，本發明尚可透過其他多種實施例實現。此外，上述實施例可基於設計及可靠度之考量，彼此混合搭配使用或與其他實施例混合搭配使用。例如，加強層可包括陶瓷材料或環氧類層壓體，且可嵌埋有單層導線或多層導線。犧牲載板可包含多個金屬塊，以覆蓋多個預 計形成凹穴之預定區域，以定義複數個凹穴。據此，凹穴基板可包括複數個凹穴排成一陣列，以供複數個半導體元件使用，增層電路或連線基板及可包括額外之電路，以連接額外半導體元件。
本發明之半導體元件可獨自使用或與其他半導體元件共用一凹穴。例如，可將單一半導體元件設置於內建凹穴中，或將多個半導體元件設置於內建凹穴中。舉例而言，可將四枚排列成2x2陣列之小型晶片放置於內建凹穴中，而可提供用於額外晶片之額外電性連接點。相較每一晶片設置一微小凹穴，此作法更具經濟效益。
本案之半導體元件可為已封裝或未封裝晶片。此外，該半導體元件可為裸晶片、柵格陣列封裝(LGA)或方形扁平無引腳封裝(QFN)等。可利用多種連結媒介將半導體元件機械性連結及電性連結至凹穴基板，包括利用焊接等方式達成。內建凹穴可依嵌埋於其中之半導體元件而客製化。例如，凹穴底部可為正方形或矩形，俾與半導體元件之形狀相同或相似。
加強層可提供增層電路或連線基板之穩固機械性支撐，且增層電路或連線基板係提供短暫的訊號路由，以使在半導體元件之加速操作下，可減少訊號損失及失真。
在本文中，「鄰接」一詞意指元件係一體成型(形成單一個體)或相互接觸(彼此無間隔或未隔開)。例如，端子鄰接被覆穿孔之連接層，但並未鄰接增層電路之導線。
「重疊」一詞意指位於上方並延伸於一下方元件之周緣內。「重疊」包含延伸於該周緣之內、外或坐落於該周緣內。例如，在凹穴朝上之狀態下，本案之加強層係重疊於介電層，此乃因一假想垂直線可同時貫穿該加強層與該介電層，不論加強層與介電層之間是否存有另一同樣被該假想垂直線貫穿之元件，且亦不論是否有另一假想垂直線僅貫穿介電層而未貫穿加強層(亦即位於加強層之通孔內)。同樣地，黏著劑係重疊於介電層，加強層係重疊於黏著劑，且加強層被黏著劑重疊。此外，「重疊」與「位於上方」同義，「被重疊」則與「位於下方」同義。
「接觸」一詞意指直接接觸。例如，加強層接觸黏著劑但並未接觸連線基板。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全覆蓋。例如，在凹穴朝上之狀態下，若黏著劑覆蓋介電層，但黏著劑並未從向上方向覆蓋電性接墊。
「層」字包含圖案化及未圖案化之層體。例如，當加強層包括導電層且基板設置於黏著劑上時，導電層可為基板上一空白未圖案化之平板。此外，「層」可包含複數疊合層。
「開口」、「通孔」與「穿孔」等詞同指貫穿孔洞。例如，介電層朝向下方向覆蓋金屬塊之狀態下，金屬塊插入加強層之開口後，其係朝向上方向從加強層中露出。
「插入」一詞意指元件間之相對移動。例如，「將金屬塊插入通孔中」包含：介電層固定不動而由加強 層朝介電層移動；加強層固定不動而由介電層朝加強層移動；或介電層與加強層兩者彼此靠合。又例如，「將金屬塊插入(或延伸至)通孔內」包含：貫穿(穿入並穿出)通孔；以及插入但未貫穿(穿入但未穿出)通孔。
「彼此靠合」一語亦指元件間之相對移動。例如，「介電層與加強層彼此靠合」包含：介電層固定不動而由加強層朝介電層移動；加強層固定不動而由介電層朝加強層移動；或介電層與加強層相互靠近。
「對準」一詞意指元件間之相對位置。例如，當加強層已設置於介電層上、金屬塊已插入並對準通孔且電性接墊已對準加強層之通孔開口，且於通孔下方且與其保持距離。
「設置於」、「安裝」、「貼附於」、「貼覆....於」、「層壓於」、以及「層壓...於」一語包含與單一或多個支撐元件間之接觸與非接觸。例如，一散熱座係設置於半導體元件上，不論此散熱座係實際接觸該半導體元件或與該半導體元件以一黏著劑相隔。
「黏著劑於間隙中…」一語意指位於間隙中之黏著劑。例如，「黏著層接觸加強層，且於間隙中介於金屬塊以及加強層之間」意指間隙內之黏著劑係接觸位於間隙內側壁之金屬塊以及位於間隙外側壁之加強層。
「電性連接(或連結)」一詞意指直接或間接電性連接(或連結)。例如，不論被覆穿孔層是否鄰接第一電路層或藉由第二電路層電性連接(或連結)第一電路層，被覆穿 孔電性連接(或連結)第一電路層。
「上方」一詞意指向上延伸，且包含鄰接與非鄰接元件以及重疊與非重疊元件。例如，當介電層朝向下方向覆蓋金屬塊的狀態下，金屬塊係延伸於介電層上方，同時鄰接，並自介電層突伸而出。
「下方」一詞意指向下延伸，且包含鄰接與非鄰接元件以及重疊與非重疊元件。例如，在凹穴朝上之狀態下，電性接墊係延伸於凹穴下方，鄰接凹穴並自凹穴之封閉端朝向下方向突伸而出。同樣地，電性接墊即使並未鄰接加強層或被加強層重疊，其仍可延伸於加強層下方。
「第一垂直方向」及「第二垂直方向」並非取決於凹穴基板之定向，凡熟悉此項技藝之人士即可輕易瞭解其實際所指之方向。例如，增層電路或連線基板係朝第一垂直方向覆蓋凹穴，且凹穴面朝第二垂直方向，此與凹穴基板是否倒置無關。同樣地，介電層係沿一側向平面自凹穴基板「側向」伸出，此與凹穴基板是否倒置、旋轉或傾斜無關。因此，該第一及第二垂直方向係彼此相對且垂直於側面方向，且側向對準之元件係在垂直於第一與第二垂直方向之側向平面上彼此共平面。再者，當凹穴向上時，第一垂直方向為向下方向，第二垂直方向為向上方向；當凹穴向下時，第一垂直方向為向上方向，第二垂直方向為向下方向。
本發明之凹穴基板及使用其之半導體組體具有多項優點。凹穴基板及半導體組體之可靠度高、價格平 實且極適合量產。凹穴基板之內建凹穴中設置之原件上可附著一散熱座，以提升散熱。因此，該凹穴基板尤其適用於易產生高熱且需優異散熱效果方可有效及可靠運作之高功率半導體元件、大型半導體晶片以及多個半導體元件(例如以陣列方式排列之多枚小型半導體晶片)。
本案之製作方法具有高度適用性，且係以獨特、進步之方式結合運用各種成熟之電性連結及機械性連結技術。此外，本案之製作方法不需昂貴工具即可實施。因此，相較於傳統封裝技術，此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用，其中該些實施例可能會簡化或省略本技術領域已熟知之元件或步驟，以免模糊本發明之特點。同樣地，為使圖式清晰，圖式亦可能省略重覆或非必要之元件及元件符號。
精於此項技藝之人士針對本文所述之實施例當可輕易思及各種變化及修改之方式。例如，前述之材料、尺寸、形狀、大小、步驟之內容與步驟之順序皆僅為範例。本領域人士可於不悖離如隨附申請專利範圍所定義之本發明精神與範疇之條件下，進行變化、調整與均等技藝。
100‧‧‧凹穴基板
13‧‧‧電性接墊
141‧‧‧黏著劑
22’‧‧‧第一被覆層
24’‧‧‧第二被覆層
201‧‧‧增層電路
221‧‧‧第一絕緣層
225‧‧‧第一導線
241‧‧‧第二絕緣層
243‧‧‧第二盲孔
245‧‧‧第二導線
247‧‧‧第二導電盲孔
31‧‧‧加強層
33‧‧‧基板
35‧‧‧導電層
37‧‧‧凹穴
401‧‧‧穿孔
402‧‧‧被覆穿孔
511‧‧‧端子

Claims (5)

  1. 一種製造凹穴基板之方法，包括：提供一犧牲載板以及自該犧牲載板朝一第一垂直方向延伸之一電性接墊；提供一介電層，其於該第一垂直方向覆蓋該犧牲載板及該電性接墊；移除該犧牲載板之一選定部分，且該犧牲載板之一剩餘部分於與該第一垂直方向相反之一第二垂直方向覆蓋該電性接墊以及一預計形成一凹穴之預定區域；使一加強層於該第二垂直方向附著至該介電層，此步驟包括使該犧牲載板之該剩餘部分對準該加強層之一通孔；形成一增層電路，其於該第一垂直方向覆蓋該犧牲載板以及該電性接墊，且該增層電路係與該電性接墊電性連結；以及移除該犧牲載板之該剩餘部分以形成該凹穴，並自該凹穴之一封閉端，於該第二垂直方向顯露該電性接墊，其中該加強層係側向覆蓋並環繞該凹穴，且該凹穴面朝該第二垂直方向。
  2. 如申請專利範圍第1項所述之方法，其中，形成該增層電路之步驟係包括：提供一第一絕緣層，其係包括該介電層，並於該第一垂直方向覆蓋該犧牲載板以及該電性接墊；然後 形成一第一盲孔，其延伸穿過該第一絕緣層，並對準該電性接墊；然後形成一第一導線，其自該第一絕緣層朝該第一垂直方向延伸，並於該第一絕緣層上側向延伸，且朝該第二垂直方向延伸穿過該第一盲孔以形成一第一導電盲孔，且該第一導電盲孔與該電性接墊接觸。
  3. 如申請專利範圍第1項所述之方法，更包括提供一被覆穿孔，其延伸穿過該加強層，以提供該凹穴基板兩側之電性連接。
  4. 如申請專利範圍第3項所述之方法，其中，提供該被覆穿孔之步驟包括：形成一穿孔，其朝該第一及第二垂直方向延伸穿過該加強層；然後於該穿孔之一內側壁上提供一連接層。
  5. 如申請專利範圍第1項所述之方法，其中移除該犧牲載板之步驟係包括一化學蝕刻步驟。
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214568A (ja) * 2012-03-30 2013-10-17 Fujitsu Ltd 配線基板及び配線基板の製造方法
DE102012113014A1 (de) * 2012-12-21 2014-06-26 Epcos Ag Bauelementträger und Bauelementträgeranordnung
JP6041731B2 (ja) * 2013-03-27 2016-12-14 新光電気工業株式会社 インターポーザ、及び電子部品パッケージ
US9825009B2 (en) * 2015-09-03 2017-11-21 Bridge Semiconductor Corporation Interconnect substrate having cavity for stackable semiconductor assembly, manufacturing method thereof and vertically stacked semiconductor assembly using the same
CN105210183B (zh) * 2014-04-23 2018-06-12 京瓷株式会社 电子元件安装用基板以及电子装置
JP6457206B2 (ja) * 2014-06-19 2019-01-23 株式会社ジェイデバイス 半導体パッケージ及びその製造方法
TWI624018B (zh) * 2014-08-04 2018-05-11 恆勁科技股份有限公司 封裝結構及其製法
TWI574597B (zh) * 2014-09-04 2017-03-11 欣興電子股份有限公司 無核心層封裝基板與其製造方法
CN105470144B (zh) * 2014-09-09 2018-01-02 欣兴电子股份有限公司 无核心层封装基板与其制造方法
CN105502277A (zh) * 2014-09-24 2016-04-20 中芯国际集成电路制造(上海)有限公司 一种mems麦克风及其制作方法和电子装置
TWI569392B (zh) * 2014-10-20 2017-02-01 欣興電子股份有限公司 凹槽式載板製造方法
JP2016096297A (ja) * 2014-11-17 2016-05-26 イビデン株式会社 金属塊内蔵配線板及びその製造方法
TWI673799B (zh) * 2015-02-13 2019-10-01 台灣東電化股份有限公司 封模樹脂型模組的封裝結構及其封裝方法
KR101731700B1 (ko) 2015-03-18 2017-04-28 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10177130B2 (en) 2015-04-01 2019-01-08 Bridge Semiconductor Corporation Semiconductor assembly having anti-warping controller and vertical connecting element in stiffener
US10062663B2 (en) * 2015-04-01 2018-08-28 Bridge Semiconductor Corporation Semiconductor assembly with built-in stiffener and integrated dual routing circuitries and method of making the same
CN105047630B (zh) * 2015-07-08 2018-05-22 华进半导体封装先导技术研发中心有限公司 芯片后组装有源埋入封装结构及其生产工艺
US10177090B2 (en) 2015-07-28 2019-01-08 Bridge Semiconductor Corporation Package-on-package semiconductor assembly having bottom device confined by dielectric recess
TWI566331B (zh) * 2015-08-14 2017-01-11 恆勁科技股份有限公司 封裝模組及其基板結構
CN106469705B (zh) * 2015-08-14 2019-02-05 恒劲科技股份有限公司 封装模块及其基板结构
US10535611B2 (en) 2015-11-20 2020-01-14 Apple Inc. Substrate-less integrated components
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US10325855B2 (en) 2016-03-18 2019-06-18 Qualcomm Incorporated Backside drill embedded die substrate
US10199353B2 (en) * 2016-09-12 2019-02-05 Intel Corporation Microelectronic interposer for a microelectronic package
US9953959B1 (en) * 2017-03-20 2018-04-24 Intel Corporation Metal protected fan-out cavity
US10319684B2 (en) * 2017-04-11 2019-06-11 STATS ChipPAC Pte. Ltd. Dummy conductive structures for EMI shielding
KR102419154B1 (ko) * 2017-08-28 2022-07-11 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
TWI672786B (zh) * 2017-12-28 2019-09-21 英屬開曼群島商鳳凰先驅股份有限公司 電子封裝件及其製法
CN109979890A (zh) * 2017-12-28 2019-07-05 凤凰先驱股份有限公司 电子封装件及其制法
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
TWI655739B (zh) 2018-04-19 2019-04-01 南亞電路板股份有限公司 封裝結構及其形成方法
EP3621107A1 (en) 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component with dielectric layer for embedding in component carrier
CN109904079B (zh) * 2019-01-30 2022-03-04 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构
CN109935521B (zh) * 2019-01-30 2022-03-04 深圳市志金电子有限公司 封装基板制造工艺、封装基板以及芯片封装结构
US11322428B2 (en) * 2019-12-02 2022-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
EP3855488A1 (en) * 2020-01-22 2021-07-28 Delta Electronics (Shanghai) Co., Ltd. Power module
EP3855490A3 (en) 2020-01-22 2021-10-13 Delta Electronics (Shanghai) Co., Ltd. Power module
CN113270327B (zh) * 2021-07-20 2021-12-07 珠海越亚半导体股份有限公司 主被动器件垂直叠层嵌埋封装结构及其制作方法
US20230062138A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package structure and method for forming the same
TWI767835B (zh) * 2021-09-07 2022-06-11 恆勁科技股份有限公司 智慧卡指紋辨識模組封裝結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009020240A2 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
US7572681B1 (en) * 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US20090283312A1 (en) * 2008-05-19 2009-11-19 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI452661B (zh) * 2007-01-30 2014-09-11 線路直接連接晶片之封裝結構
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7572681B1 (en) * 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
WO2009020240A2 (en) * 2007-08-08 2009-02-12 Casio Computer Co., Ltd. Semiconductor device and method for manufacturing the same
US20090283312A1 (en) * 2008-05-19 2009-11-19 Ibiden Co., Ltd. Printed wiring board and method for manufacturing the same

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TW201351514A (zh) 2013-12-16
CN103515247A (zh) 2014-01-15
US20130337648A1 (en) 2013-12-19
CN103515247B (zh) 2016-08-17

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