JP4912992B2 - キャパシタ内蔵基板及びその製造方法 - Google Patents

Description

本発明は、キャパシタを内蔵した基板に関し、特に、高速のスイッチング動作が要求される半導体素子（チップ）や電子部品等を搭載する多層配線基板もしくはモジュールのベース基材あるいはインターポーザとして用いられるキャパシタ内蔵基板及びその製造方法に関する。

ここに、多層配線基板は、半導体素子（チップ）等を搭載するパッケージとしての機能を果たす意味で、以下の記述では便宜上、「半導体パッケージ」ともいう。

近年、配線の微細化及び高密度化が要求されている半導体パッケージ等においては、各配線パターンが互いに近接しているため、配線間でクロストークノイズが生じたり、また電源ライン等の電位が変動したりする等の問題が起こり得る。特に、高速のスイッチング動作が要求される半導体チップや電子部品等を搭載するパッケージでは、周波数の上昇に伴いクロストークノイズが発生し易くなり、またスイッチング素子が高速にオン／オフすることでスイッチングノイズが発生し、これによって電源ライン等の電位が変動し易くなる。そこで、電源電圧を安定させ、かつスイッチングノイズ等を低減させる目的で、従来より、半導体チップ等を搭載したパッケージにチップコンデンサを付設して電源ライン等を「デカップリング」することが行われている。

しかしこの場合、チップコンデンサを設けた分だけ配線パターンの設計自由度が制限されたり、あるいはチップコンデンサと半導体チップ等の電源／グランド端子とを接続する配線パターンの引き回し距離が長くなってインダクタンスの増大を招くことがある。インダクタンスが大きいと、デカップリング効果が薄れてしまうので、インダクタンスは出来るだけ小さい方が望ましい。

これに対処する手段として、チップコンデンサをパッケージに付設する代わりに、同等の容量素子をパッケージに内装することが考えられる。また、最近のモバイル機器や携帯機器等の電子機器の小型化及び薄型化に伴い、受動部品の基板にキャパシタ機能を内蔵する技術が実用化されている。その一つの技術として、高誘電率絶縁シートを用いて基板の絶縁層内に埋め込み電極を形成する技術がある。かかる技術の典型的な構成例では、有機樹脂基板内にキャパシタの誘電体として高誘電率絶縁樹脂シート（誘電率を高めるための無機フィラーを混入した樹脂のシート）が配設され、この樹脂シートを挟み込んでその上下にキャパシタの１対の電極を構成する各導体層（配線層）が設けられている。

かかる従来技術に関連する技術としては、例えば、特許文献１に記載されるように、可撓性を有する基材の少なくとも一方の面に配線パターンを設け、その一方の面に所定の深さを有し所定のパターン形状に形成した溝に、所定の材料を埋め込んで基材と一体化した回路部品を形成し、この回路部品と配線パターンとを接続してフレキシブル回路基板を構成するようにしたものがある。このフレキシブル回路基板では、回路部品の一つの形態として、対向する櫛形パターン形状に形成した溝に電極材料を埋め込んで形成した櫛形電極対と、これら櫛形電極対間の基材を誘電体層とするキャパシタが形成されている。
特開２００７−１５０１８０号公報

上述したように従来の技術では、電子機器の小型化等に伴い、またデカップリング効果を有効に機能させる目的から、半導体パッケージにキャパシタ機能を内蔵する技術が実用化されている。この場合、キャパシタとしての機能を最大限に活かすためには、キャパシタの容量は出来るだけ大きい方が望ましい。しかしながら、キャパシタの容量を上げようとすると、以下のように種々の課題があった。

すなわち、上述したような高誘電率絶縁樹脂シート（誘電率：４５程度）は、従来用いられていたセラミックのチップコンデンサ（誘電率：２００００程度）と比較して誘電率の値がかなり低いため、大容量（１００ｎＦ程度）のキャパシタの形成を考えた場合、その所要の容量を実現するためには、当該シートを挟み込んでいる各電極の対向面積を大きくするか、もしくは当該シートの厚さ（電極間の距離）を小さくするか、あるいは誘電率を更に高くする必要がある。

誘電率を高くするには、高誘電率絶縁樹脂シートに含まれている無機フィラーの含有率を高くする必要があるが、現状では技術的に限界がある。

一方、高誘電率絶縁樹脂シートの厚さを小さくする方法では、当該樹脂シートを薄く形成する技術自体に限界があり、仮に所望の厚さに薄く形成できたとしても、その薄くなったシートの取扱いが困難になることは十分に予想される。

また、高誘電率絶縁樹脂シートを挟み込んでいる電極（導体層の一部分）の対向面積を大きくするには、当該導体層のほとんどの部分を電極専用として割り当てる必要があり、当該導体層において電極が占める面積が大きくなるため、その分だけ他の配線の自由度が損なわれる。

各電極の対向面積を大きくする他の方法としては、誘電体を構成する絶縁層（樹脂層）と電極を構成する導体層とを交互に積層する方法があるが、ビルドアップ工法のように一層ずつ形成する必要があるため、プロセス時間が長くなり、コストアップにつながる。

また、各電極の対向面積を大きくする別の方法として、誘電体（絶縁層）と電極（導体層）を互い違いの櫛形構造（並列キャパシタ）にする手法が考えられるが、この方法では多層構造にするのが困難である。

本発明は、上記の従来技術における課題に鑑み創作されたもので、大容量化に適応したキャパシタ機能を容易に実現することができるキャパシタ内蔵基板及びその製造方法を提供することを目的とする。

さらに本発明は、製造コストの低減化及び配線自由度の向上に寄与することができるキャパシタ内蔵基板の製造方法を提供することを目的とする。

上記の従来技術の課題を解決するため、本発明の基本形態によれば、所要の厚さを有したシリコンからなる基材と、該基材の厚さ方向にそれぞれ所要のパターン形状で貫通形成され、かつ二酸化シリコンからなる絶縁層を介在させて対向配置された1対の導体とを備え、前記1対の導体は、それぞれ櫛形パターン形状で、かつ櫛歯部分が互いに入れ子状の態様で対向配置されていることを特徴とするキャパシタ内蔵基板が提供される。

この形態に係るキャパシタ内蔵基板によれば、所要の厚さを有する基材を厚さ方向に貫通する１対の導体をキャパシタの貫通電極とし、各導体間に介在された絶縁層を当該キャパシタの誘電体層として利用している。つまり、基材内にキャパシタを立体的に形成しているので、大容量化に適応させることができる。例えば、１対の導体をそれぞれ櫛形パターン形状で、かつ櫛歯部分が互いに入れ子状の態様で対向配置させることにより、当該キャパシタを小さいエリアで形成した場合でも、各電極間の対向面積を増やすことができるので、大容量化に寄与することができる。

また、本発明の他の形態によれば、上記の形態に係るキャパシタ内蔵基板を製造する方法が提供される。この製造方法は、所要の厚さを有したシリコンからなる基材の厚さ方向に櫛形パターン形状で貫通する開口部を形成する工程と、前記開口部の内壁面上に二酸化シリコンからなる絶縁層を形成する工程と、前記絶縁層で覆われた開口部内を導体で充填する工程と、前記基材の前記絶縁層間に介在している部分を除去する工程と、除去された部分を導体で充填する工程とを含むことを特徴とする。

本発明に係るキャパシタ内蔵基板及びその製造方法の他の構成上の特徴及びそれに基づく有利な利点等については、発明の実施の形態を参照しながら説明する。

以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。

（第１の実施形態…図１〜図４参照）
図１は本発明の第１の実施形態に係るキャパシタ内蔵基板の構成を概略的に示したものであり、（ａ）は平面的に見た構造、（ｂ）は（ａ）におけるＡ−Ａ’線に沿って見たときの断面構造をそれぞれ示している。

本実施形態に係るキャパシタ内蔵基板１０は、基本的には、図示のように基材としてのシリコン（Ｓｉ）基板１１と、このＳｉ基板１１の厚さ方向にそれぞれ櫛形パターン形状で貫通して形成された２つの開口部の内壁面上に形成された二酸化シリコン（ＳｉＯ２ ）の絶縁層１４と、この絶縁層１４で覆われた各開口部内にそれぞれ充填された銅（Ｃｕ）の導体１２及び１３とを備えて構成されている。各導体１２，１３はキャパシタの電極を構成し、絶縁層１４は当該キャパシタの誘電体層を構成する。各電極１２，１３は、それぞれ櫛形パターンの櫛歯部分が互いに入れ子状の態様で対向して配置されている。また、絶縁層１４は当該開口部の内壁面上に形成されているが、各電極１２，１３の櫛歯部分が対向して形成されている部分においては、図示のように各電極１２，１３間に共有される形態で形成されている。

本実施形態では、Ｓｉ基板１１を厚さ方向に貫通する導体１２，１３をキャパシタの電極（貫通電極）とし、各電極１２，１３間に介在された絶縁層（ＳｉＯ２ ）１４を当該キャパシタの誘電体層として構成したこと、すなわち、Ｓｉ基板１１内にキャパシタを立体的に形成したことを特徴とする。この場合、キャパシタの誘電体層を構成する絶縁層１４はＳｉＯ２ で構成され、その誘電率は比較的低いので、当該キャパシタの容量を効果的に上げるため、図１（ａ）に示すような「櫛形」の電極構造としている。かかる電極構造とすることで、当該キャパシタを小さいエリア（面積）で形成しても、各電極１２，１３の対向面積を増やすことができるので、大容量化に寄与する。なお、Ｓｉ基板１１の厚さは２００μｍ程度、各電極１２，１３の厚さは６０μｍ程度、誘電体層（ＳｉＯ２ ）１４の厚さは１．５μｍ程度に選定されている。

以下、本実施形態に係るキャパシタ内蔵基板１０を製造する方法について、その製造工程の一例を示す図２〜図４を参照しながら説明する。

先ず最初の工程では（図２（ａ）参照）、所定の厚さに薄く形成したシリコン（Ｓｉ）基板１１を用意する。例えば、１２インチサイズで厚さ７２５μｍ程度のＳｉウエハを用意し、研削装置を用いてウエハの片面もしくは両面を研削し、２００μｍ程度の厚さに薄化する。

次の工程では（図２（ｂ）参照）、Ｓｉ基板１１の所要の位置に、反応性イオンエッチング（ＲＩＥ）やスパッタエッチング等のドライエッチング法により、Ｓｉ基板１１の厚さ方向に所要のパターン形状で貫通する開口部ＯＰ１を形成する。図示の例では、開口部ＯＰ１が１０箇所に分散されて別個に形成されているように見えるが、実際には１つの開口部ＯＰ１が形成され、この開口部ＯＰ１には、後述するようにキャパシタの一方の電極を構成する導体が埋め込まれる。つまり、開口部ＯＰ１は、平面的に見ると「櫛形」のパターン形状に形成されている（図１（ａ）参照）。

次の工程では（図２（ｃ）参照）、開口部ＯＰ１の内壁面上に、キャパシタの誘電体層としての絶縁層１４を形成する。先ず、Ｓｉ基板１１の開口部ＯＰ１の内壁を含めて全面に、熱酸化法やＣＶＤ法、蒸着等により、酸化シリコン（ＳｉＯ２ ）の絶縁層１４を形成する。次に、全面に絶縁層１４が形成されたＳｉ基板１１を、化学研磨もしくは化学機械研磨（ＣＭＰ）により両面から研磨し、図示のようにＳｉ基板１１の両面が露出するまで（つまり、開口部ＯＰ１の内壁面上にのみ絶縁層１４が残存するレベルまで）研磨を継続し、平坦化する。

次の工程では（図２（ｄ）参照）、開口部ＯＰ１の内壁面上に絶縁層１４が形成されたＳｉ基板１１の一方の面（図示の例では下側）に、銅（Ｃｕ）箔１５を貼り付ける。この銅箔１５は、後で行う電解めっき処理の際のシード層（給電層）として機能する。

次の工程では（図３（ａ）参照）、一方の面にシード層（銅箔１５）が形成され、開口部ＯＰ１（図２（ｄ））の内壁面上に絶縁層１４が形成されたＳｉ基板１１に対し、シード層１５を給電層として電解Ｃｕめっきを施し、当該開口部を導体（Ｃｕ）１２ａで充填する。

次の工程では（図３（ｂ）参照）、一方の面にシード層１５が形成され、他方の面に開口部を充填して導体１２ａが形成されたＳｉ基板１１を、化学研磨もしくはＣＭＰにより両面から研磨し、図示のようにＳｉ基板１１の両面が露出するまで研磨を継続し、平坦化する。これによって、キャパシタの一方の電極１２（図１）が形成されたことになる。

次の工程では（図３（ｃ）参照）、図２（ｂ）及び（ｄ）の工程で行った処理と同様にして、反応性イオンエッチング（ＲＩＥ）やスパッタエッチング等のドライエッチング法により、Ｓｉ基板１１の絶縁層１４間に介在している部分（つまり、櫛形パターン形状に形成された電極１２の櫛歯部分に対向している部分）の「Ｓｉ」をエッチング除去して開口部ＯＰ２を形成し、さらに、Ｓｉ基板１１の一方の面（図示の例では下側）にシード層としての銅（Ｃｕ）箔１６を貼り付ける。形成された開口部ＯＰ２には、後述するようにキャパシタの他方の電極を構成する導体が埋め込まれる。

次の工程では（図３（ｄ）参照）、図３（ａ）の工程で行った処理と同様にして、一方の面にシード層（銅箔１６）が形成され、他方の面側に開口部ＯＰ２（図３（ｃ））が形成されたＳｉ基板１１に対し、シード層１６を給電層として電解Ｃｕめっきを施し、当該開口部を導体（Ｃｕ）１３ａで充填する。

次の工程では（図４（ａ）参照）、図３（ｂ）の工程で行った処理と同様にして、一方の面にシード層１６（図３（ｄ））が形成され、他方の面に開口部を充填して導体１３ａが形成されたＳｉ基板１１を、化学研磨もしくはＣＭＰにより両面から研磨し、図示のようにＳｉ基板１１の両面が露出するまで研磨を継続し、平坦化する。これによって、キャパシタの他方の電極１３が形成され、基本的には、図１に示したキャパシタ内蔵基板１０が形成されたことになる。

次の工程では（図４（ｂ）参照）、前の工程で作製されたキャパシタ内蔵基板１０のシリコン（Ｓｉ）基板１１の両面に、熱酸化法やＣＶＤ法、蒸着等により、当該キャパシタの保護膜として機能する酸化シリコン（ＳｉＯ２ ）の絶縁層１７を形成する。

次の工程では（図４（ｃ）参照）、Ｓｉ基板１１の一方の面（図示の例では上側）に形成された絶縁層１７の所要の箇所に、ＣＯ２ レーザ、ＹＡＧレーザ、エキシマレーザ等により、ビアホールＶＨを形成する。ビアホールＶＨを形成する位置は、当該キャパシタの各電極１２，１３が形成されている部分にそれぞれ対応する絶縁層領域において少なくとも２箇所に選定される。

最後の工程では（図４（ｄ）参照）、ビアホールＶＨ内を充填して所要の形状に配線パターン１８を形成する。例えば、ビアホールＶＨ内を含めて当該絶縁層１７上に、無電解銅（Ｃｕ）めっき等によりシード層を形成し、このシード層を給電層として電解ＣｕめっきによりビアホールＶＨを充填し、あるいは、Ｃｕ等の金属を含有する導電性ペーストをスクリーン印刷法等によりビアホールＶＨに充填した後、サブトラクティブ法、セミアディティブ法、インクジェット法等により、所要の形状にＣｕの配線パターン１８を形成する。形成された各配線パターン１８は、それぞれ当該キャパシタの電極端子として利用することができる。

以上説明したように、本実施形態に係るキャパシタ内蔵基板１０（図１）及びその製造方法（図２〜図４）によれば、所要の厚さを有するＳｉ基板１１を厚さ方向に貫通する１対の導体１２，１３をキャパシタの貫通電極とし、各電極１２，１３間に介在された絶縁層（ＳｉＯ２ ）１４を当該キャパシタの誘電体層として利用している。つまり、Ｓｉ基板１１内にキャパシタを立体的に形成し、さらに各電極１２，１３を「櫛形」の電極構造としているので、当該キャパシタを小さいエリア（占有面積）で形成した場合でも、各電極１２，１３間の対向面積を効果的に増やすことができる。これは、キャパシタの大容量化に大いに寄与する。

また、基材としてＳｉ基板１１を使用し、その所要の位置に形成した開口部の内壁面を熱酸化等するだけでキャパシタの誘電体層（ＳｉＯ２ ）１４を形成することができる。つまり、１回の工程で（図２（ｃ）参照）多層の誘電体層１４を形成できるので、従来のように絶縁層（誘電体層）を導体層（電極）と交互に積み重ねて積層する方法と比べて、プロセスを簡素化することができ、製造コストの低減化に寄与することができる。

また、本キャパシタ内蔵基板１０をインターポーザとして利用した場合には、このインターポーザに搭載される半導体チップ（代表的にはシリコン（Ｓｉ）チップ）の構成材料と同じ「Ｓｉ」を基材１１に使用しているので、搭載するチップと基材１１との熱膨張係数をほぼ同じにすることができ、両者間の熱収縮の差に起因する反りや捻れ等の不都合を解消することができる。

（第２の実施形態…図５参照）
図５は本発明の第２の実施形態に係るキャパシタ内蔵基板の構成を概略的に示したものであり、（ａ）は平面的に見た構造、（ｂ）は（ａ）におけるＰ部を拡大して見たときの平面構造、（ｃ）は（ｂ）におけるＢ−Ｂ’線に沿って見たときの断面構造をそれぞれ示している。

本実施形態に係るキャパシタ内蔵基板２０は、基本的には、第１の実施形態に係るキャパシタ内蔵基板１０（図１）と同様に、基材としてのＳｉ基板２１と、このＳｉ基板２１の厚さ方向にそれぞれ櫛形パターン形状で貫通して形成された２つの開口部の内壁面上に形成されたＳｉＯ２ の絶縁層（誘電体層）２４と、この絶縁層２４で覆われた各開口部内にそれぞれ充填されたＣｕの導体（電極）２２及び２３とを備えて構成されている。各電極２２，２３及び絶縁層２４の配置形態については、上述した第１の実施形態の場合と同様である。

本実施形態では更に、Ｓｉ基板２１内に形成する貫通電極２２，２３をそれぞれ所定の数に分割して形成し（分割電極２２ａ，２２ｂ，２３ａ，２３ｂ）、Ｓｉ基板２１の一方の面（図示の例では上側）に蒸着等によりＳｉＯ２ の絶縁層２５を形成した後、この絶縁層２５の所要の箇所にビアホールを形成し、該ビアホールを含めて当該絶縁層２５上に配線パターン（Ｃｕの導体）２６，２７を形成して、各配線パターン２６，２７によりそれぞれ隣合う分割電極２２ａ，２２ｂ間、分割電極２３ａ，２３ｂ間を接続したことを特徴とする。つまり、本来は電極２２，２３間で構成するキャパシタを、複数個に分割した各電極２２ａ（２２ｂ），２３ａ（２３ｂ）間で構成する小容量のキャパシタが多数並列に接続された構造となっている。かかる構造により、Ｓｉ基板２１に内蔵されるキャパシタの低インダクタンス化を図っている。

この第２の実施形態によれば、上述した第１の実施形態で得られた効果に加え、さらに以下の利点が得られる。すなわち、一般にキャパシタの電極を分割すると、電極を分割しない場合と比べて、キャパシタのインダクタンスが低減され得ることは知られている。本実施形態では、図５に示したようにＳｉ基板２１内に形成する貫通電極２２，２３を複数個に分割して形成しているので、電極２２，２３間で構成するキャパシタ全体の容量値を実質的に下げることなく、当該キャパシタのインダクタンス（ＥＳＬ：等価直列インダクタンス）を低減することができる。

また、低インダクタンス化を図ることで、共振周波数を上げることができ、高周波特性に優れたキャパシタを実現することができる。つまり、このキャパシタによるデカップリング効果をより一層有効に奏することができ、モバイル機器や携帯機器等において使用されている高周波（ＧＨｚ帯）領域での安定した動作に寄与することができる。

（第３の実施形態…図６〜図８参照）
図６は本発明の第３の実施形態に係るキャパシタ内蔵基板の構成を概略的に示したものであり、（ａ）は平面的に見た構造、（ｂ）は（ａ）におけるＣ−Ｃ’線に沿って見たときの断面構造をそれぞれ示している。

本実施形態に係るキャパシタ内蔵基板３０は、基本的には、第１の実施形態に係るキャパシタ内蔵基板１０（図１）と同様に、基材としてのＳｉ基板３１と、このＳｉ基板３１の厚さ方向にそれぞれ櫛形パターン形状で貫通して形成された２つの開口部の内壁面上に形成されたＳｉＯ２ の絶縁層（誘電体層）３４と、この絶縁層３４で覆われた各開口部内にそれぞれ充填されたＣｕの導体（電極）３２及び３３とを備えて構成されている。各電極３２，３３及び絶縁層３４の配置形態については、上述した第１の実施形態の場合と同様である。

本実施形態では更に、キャパシタの各電極（第１の貫通電極）３２，３３内に、当該電極から絶縁させて（ＳｉＯ２ の絶縁層３５）、Ｃｕの導体（第２の貫通電極）３６を形成したことを特徴とする。つまり、キャパシタの貫通電極内に別の貫通電極が形成された二重貫通電極構造となっている。かかる構造により、基板としての配線自由度の向上を図っている。

本実施形態に係るキャパシタ内蔵基板３０は、基本的には、第１の実施形態に係るキャパシタ内蔵基板１０の製造方法（図２〜図４）と同様にして製造することができる。図７及び図８はその製造工程を概略的に示したものである。

すなわち、本実施形態のキャパシタ内蔵基板３０は、図２（ａ）の工程と同じ工程を経た後、図２（ｂ）の工程で行った処理と同様の「Ｓｉエッチング」を行い（図７（ａ）参照）、次に図２（ｃ）の工程で行った処理と同様の「熱酸化等による絶縁層３４，３５の形成及び両面研磨」を行い（図７（ｂ）参照）、次に図２（ｄ）〜図３（ｂ）の工程で行った処理と同様の「シード層の貼り付け、電解銅（Ｃｕ）めっきによる開口部ＯＰ３，ＯＰ４への導体の充填及び両面研磨」を行い（図７（ｃ）参照）、次に図３（ｃ）の工程で行った処理と同様の「Ｓｉエッチング」を行い（図８（ａ）参照）、次に図３（ｄ）〜図４（ａ）の工程で行った処理と同様の「シード層の貼り付け、電解銅（Ｃｕ）めっきによる開口部ＯＰ５，ＯＰ６への導体の充填及び両面研磨」を行うことにより（図８（ｂ）参照）、製造される。

ただし、図７（ａ）の工程において、キャパシタの一方の電極３３の形状を規定する開口部ＯＰ３を形成する際に、第２の貫通電極３６の形状に相当するＳｉ基板３１の当該部分が残存するように開口部ＯＰ４も同時に形成する。また、図７（ｂ）の工程において、キャパシタの誘電体層としての絶縁層３４を形成する際に、第２の貫通電極３６を第１の貫通電極３３から絶縁するための絶縁層３５も同時に形成する。また、図７（ｃ）の工程において、キャパシタの一方の電極３３を形成する際に、最終的に第２の貫通電極３６を包含する第１の貫通電極３３も同時に形成する。

また、図８（ａ）の工程において、キャパシタの他方の電極３２の形状を規定する開口部ＯＰ５を形成する際に、第２の貫通電極３６の形状に相当するＳｉ基板３１の当該箇所にも開口部ＯＰ６を形成する。また、図８（ｂ）の工程において、キャパシタの他方の電極３２３３を形成する際に、第２の貫通電極３６も同時に形成する。

この第３の実施形態によれば、上述した第１の実施形態で得られた効果に加え、さらに以下の利点が得られる。すなわち、キャパシタの電極（第１の貫通電極）３２，３３内に当該電極から絶縁させて別の貫通電極（第２の貫通電極）３６を設けているので、必要に応じてこの第２の貫通電極３６に、キャパシタとは関係のない他の信号線（例えば、外部接続端子につながる信号線）を接続することができ、基板３０としての配線自由度を高めることができる。

上述した各実施形態に係るキャパシタ内蔵基板１０，２０，３０は、高速動作が要求される半導体素子（チップ）や電子部品等を搭載する多層配線基板もしくはモジュールのベース基材として、あるいはインターポーザとして好適に利用することができる。その際、各キャパシタ内蔵基板１０，２０，３０をそれぞれ別個に利用してもよいし、あるいは２種類以上の基板を適宜組み合わせて利用してもよい。図９はその一つの適用例を示したものであり、キャパシタ内蔵基板を用いたモジュールの一構成例を模式的に示している。

図９に例示するモジュール４０の構成例では、第３の実施形態に係るキャパシタ内蔵基板３０を使用しており、その一方の面にビルドアップ工法等を用いて形成された多層配線層４１が設けられ、さらに多層配線層４１上に複数のチップ４２，４３，４４（例えば、ＲＦモジュールの場合は、ＣＰＵ、オシレータ等の半導体チップ）が搭載されると共に、基板３０の他方の面に外部接続端子としてのはんだバンプ４５が設けられている。このようなモジュール４０は、マザーボード等の実装基板（図示せず）に実装される。

キャパシタ内蔵基板３０と多層配線層４１及び外部接続端子４５との接続部分については、図中下側にその詳細断面図を示す。すなわち、キャパシタの電極（第１の貫通電極）３３内に当該電極から絶縁されて（絶縁層３５）形成された第２の貫通電極３６の一方の面には、電極３６上の所要の箇所にビアホールを有して絶縁層４６が形成され、さらにこのビアホールを含めて絶縁層４６上に所要形状の配線パターン（Ｃｕの導体）４７が形成されている。この配線パターン４７は、多層配線層４１における最下層の配線層に含まれる。また、第２の貫通電極３６の他方の面には、電極３６上の所要の箇所にビアホールを有して絶縁層４８が形成され、さらにこのビアホールを含めて絶縁層４８上に所要形状の配線パターン（Ｃｕのパッド部）４９が形成され、このパッド部４９を露出させて保護膜としてのソルダレジスト層５０が形成されている。さらに、このソルダレジスト層５０から露出しているパッド部４９上に外部接続端子（はんだバンプ４５）が接続されている。なお、外部接続端子を接合する際には、前もって、パッド部４９上にニッケル（Ｎｉ）／金（Ａｕ）めっきを施しておくのが望ましい。これは、はんだ接合を行ったときに当該パッド部との密着性を向上させ、かつ外部接続端子との導電性を向上させるためである。

上述した各実施形態では、シリコン（Ｓｉ）基板にキャパシタ機能のみを内蔵した場合を例にとって説明したが、キャパシタ内蔵基板の役割（半導体チップ等を搭載するパッケージもしくはモジュールのベース基材あるいはインターポーザとして利用される点）を考慮すると、Ｓｉ基板に内蔵させる受動素子がキャパシタのみに限定されないことはもちろんである。例えば、インダクタ機能を内蔵させることも可能である。

特に図示はしないが、このようなインダクタ機能は、図２〜図４に示した方法と同様にして形成することができる。例えば、シリコン（Ｓｉ）基板の厚さ方向に「渦巻き形」のパターン形状で貫通する開口部を形成し、この開口部内に銅（Ｃｕ）等の導体を充填することで、インダクタを形成することができる。つまり、上述した各実施形態におけるキャパシタと共にインダクタの機能を同じＳｉ基板内に一括で内蔵することが可能である。これは低コスト化に寄与する。

また、キャパシタとインダクタの機能を内蔵したＳｉ基板上に、絶縁層としてＳｉＯ２ を用いることで微細な多層配線の形成が可能であるため、小型でかつ薄型の高密度なモジュール用配線基板として利用することができる。

また、上述した各実施形態では、シリコン（Ｓｉ）基板１１，２１，３１の表面を熱酸化等して得られるＳｉＯ２ の絶縁層１４，２４，３４を当該キャパシタの誘電体層として利用した場合を例にとって説明したが、誘電体層を構成する材料がこれに限定されないことはもちろんである。要は、出来るだけ高誘電率の材料であれば十分であり、例えば、ＢＳＴ（BaSrTi0３：チタン酸バリウムストロンチウム）、ＢＴＯ（BaTi0３：チタン酸バリウム）、ＳＴＯ（SrTi0３：チタン酸ストロンチウム）、ＴｉＯｘ（酸化チタン）等の金属酸化物、もしくはそれらの金属酸化物のフィラーを含有する樹脂などを使用することも可能である。これらの材料は、ＭＯＣＶＤ（有機金属ＣＶＤ）法、スパッタリング等により、基材上に成膜することができる。

また、上述した各実施形態では、キャパシタ等の受動素子を内蔵させる基材としてシリコン（Ｓｉ）基板を使用した場合を例にとって説明したが、本発明の要旨（基材の厚さ方向に所要のパターン形状で貫通して形成された１対の導体をキャパシタの電極とし、該１対の電極間に介在された絶縁層を当該キャパシタの誘電体層とすること、すなわち、基材中にキャパシタを立体的に形成すること）からも明らかなように、使用する基材がＳｉ基板に限定されないことはもちろんである。例えば、ビルドアップ配線板において一般に用いられている樹脂基板や、セラミック基板等も使用することが可能である。

本発明の第１の実施形態に係るキャパシタ内蔵基板の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＡ−Ａ’線に沿った断面図である。 図１のキャパシタ内蔵基板の製造工程（その１）を示す断面図である。 図１のキャパシタ内蔵基板の製造工程（その２）を示す断面図である。 図１のキャパシタ内蔵基板の製造工程（その３）を示す断面図である。 本発明の第２の実施形態に係るキャパシタ内蔵基板の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＰ部拡大平面図、（ｃ）は（ｂ）におけるＢ−Ｂ’線に沿った断面図である。 本発明の第３の実施形態に係るキャパシタ内蔵基板の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＣ−Ｃ’線に沿った断面図である。 図６のキャパシタ内蔵基板の製造工程（その１）を示す断面図である。 図６のキャパシタ内蔵基板の製造工程（その２）を示す断面図である。 本発明の各実施形態に係るキャパシタ内蔵基板を用いたモジュールの一構成例を模式的に示す断面図である。

符号の説明

１０，２０，３０…キャパシタ内蔵基板、
１１，２１，３１…シリコン（Ｓｉ）基板（基材）、
１２，１３，２２（ａ，ｂ），２３（ａ，ｂ），３２，３３，３６…電極（導体）、
１４，２４，３４…誘電体層（絶縁層）、
１８，２６，２７，４７，４９…配線パターン（導体）、
２５，３５，４６，４８…絶縁層、
４０…モジュール、
４５…はんだバンプ（外部接続端子）、
５０…ソルダレジスト層（保護膜）。

Claims (4)

1. 所要の厚さを有したシリコンからなる基材と、該基材の厚さ方向にそれぞれ所要のパターン形状で貫通形成され、かつ二酸化シリコンからなる絶縁層を介在させて対向配置された1対の導体とを備え、
   前記1対の導体は、それぞれ櫛形パターン形状で、かつ櫛歯部分が互いに入れ子状の態様で対向配置されていることを特徴とするキャパシタ内蔵基板。
2. 前記1対の導体は、それぞれ平面的に見て複数個の部分に分割形成され、かつ各々の導体の分割された隣合う部分が電気的に接続されていることを特徴とする請求項1に記載のキャパシタ内蔵基板。
3. 前記1対の導体の少なくとも一方の導体内に、当該導体から電気的に絶縁された別の導体が前記基材に貫通形成されていることを特徴とする請求項1に記載のキャパシタ内蔵基板。
4. 所要の厚さを有したシリコンからなる基材の厚さ方向に櫛形パターン形状で貫通する開口部を形成する工程と、
   前記開口部の内壁面上に二酸化シリコンからなる絶縁層を形成する工程と、
   前記絶縁層で覆われた開口部内を導体で充填する工程と、
   前記基材の前記絶縁層間に介在している部分を除去する工程と、
   除去された部分を導体で充填する工程とを含むことを特徴とするキャパシタ内蔵基板の製造方法。

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