JP2007110017A - キャパシタ内蔵基板及びその製造方法 - Google Patents

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Abstract

【課題】キャパシタの静電容量が大きくなる場合であっても所望の高周波特性が得られると共に、キャパシタが簡易な電極構造で回路基板に内蔵されるキャパシタ内蔵基板を提供する。
【解決手段】下部共通電極１２と、下部共通電極１２の上に相互に分離されて形成され、下部共通電極１２と電気的に結合する複数の誘電体部１４と、複数の誘電体部１４の間及び横領域に形成された絶縁層１６と、誘電体部１４及び絶縁層１６の上に形成され、複数の誘電体部１４に電気的に結合する上部共通電極１８とにより構成されるキャパシタＣを含む。
【選択図】図４

Description

本発明はキャパシタ内蔵基板及びその製造方法に係り、さらに詳しくは、高速動作する電子部品が実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減させるデカップリングキャパシタの技術に適用できるキャパシタ内蔵基板及びその製造方法に関する。
近年、マイクロプロセッサをはじめとするデジタルＬＳＩは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルＬＳＩでは、ＬＳＩのインピーダンスが急激に変動したときなどにＬＳＩの電源電圧が不安定になりやすい。また、高速動作デジタルＬＳＩでは、さらなる高周波（ＧＨｚ帯）領域での安定した動作が要求されており、高周波ノイズによるＬＳＩの誤動作防止が必要となる。
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、回路基板におけるＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
デカップリングキャパシタの特性としては、高周波帯域でインピーダンスが十分に低いことが望まれる。特許文献１には、静電容量が相互に異なる複数のキャパシタを１チップ化して構成することにより、広帯域の周波数でインピーダンスを低減することが記載されている。また、特許文献２には、隣合う電極端子の極性（＋，−）が交互に並ぶように電極を分割して１つのキャパシタを構成することにより、インダクタンスを低減して高周波特性を改善することが記載されている。
また、特許文献３には、垂直方向に並行して配置される電源ラインとグランドラインの間に誘電体が配置された構造のキャパシタ部分を水平方向に複数並べて配置することにより、キャパシタの静電容量を大きくし、かつインピーダンスを低減することが記載されている。
特開２００５−１９１２６６号公報 特開２００５−７２３１１号公報 特開２００５−１２９６４９号公報
近年、デカップリングキャパシタの静電容量の大容量化が求められている。大容量のキャパシタを１つのブロック（下部電極／誘電体／上部電極）で構成する場合、比較的大きなＥＳＬ（等価直列インダクタンス）をもつため共振周波数が低くなり、所望の高周波特性が得られないことが多い。このような課題に対しても上記した引用文献１のように１つのキャパシタを複数のキャパシタに分割して構成することが有効である。
しかしながら、１つのキャパシタを複数のキャパシタから構成する場合、個々のキャパシタごとに電極が設けられていることから、複数のキャパシタを並列に接続するためにはキャパシタが内蔵される回路基板の上方に層間絶縁層を介して共通電極を再配線する必要がある。このため、キャパシタを回路基板に内蔵して形成する際に、配線の引き回しが必要になって実装面積が大きくなると共に、回路基板内での配線レイアウトが制限される問題がある。
本発明は以上の課題を鑑みて創作されたものであり、キャパシタの静電容量が大きくなる場合であっても所望の高周波特性が得られると共に、キャパシタが簡易な電極構造で回路基板に内蔵されるキャパシタ内蔵基板及びその製造方法を提供することを目的とする。
上記課題を解決するため、本発明はキャパシタ内蔵基板に係り、下部共通電極と、前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、前記複数の誘電体部の間及び横領域に形成された絶縁層と、前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とする。
本発明のキャパシタ内蔵基板のキャパシタでは、下部共通電極の上に相互に分離された複数の誘電体部が形成され、誘電体部の間及び横領域には絶縁層が形成され、さらに誘電体部及び絶縁層の上に上部共通電極が設けられている。
このように、複数の誘電体部が下部共通電極と上部共通電極とによって挟まれて配置され、これによって複数のキャパシタ部分が電気的に並列に接続されて１つのキャパシタが構成されている。
誘電体部が誘電体層のパターンから形成される場合は、下部共通電極及び上部共通電極と誘電体部とが直接接触して電気的に結合される。あるいは、誘電体部が一対の電極を備えたキャパシタ部品の誘電体部から構成されるようにしてもよい。この態様の場合、複数のキャパシタ部品が下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置され、下部共通電極及び上部共通電極は、キャパシタ部品の電極を介して誘電体部に電気的に結合される。
以上のように、本発明では、分割された複数の誘電体部（誘電体層のパターン又はキャパシタ部品）を下部共通電極と上部共通電極とで直接挟んで配置するようにしている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、回路基板にキャパシタを内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
また、一つのキャパシタを静電容量の小さなキャパシタ部分に分割してそれらを並列に接続して構成するので、比較的大きな静電容量（例えば９ｐＦ程度）のキャパシタとして使用する場合であっても、同じ静電容量の分割なしのキャパシタと比べて、共振周波数を高くすることができると共に、インピーダンスを低減することができる。
以上説明したように、本発明のキャパシタ内蔵基板では、キャパシタが簡易な電極構造で基板に内蔵されると共に、キャパシタの高周波特性を向上させることができる。
以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）
図１〜図３は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（一部平面図）、図４は同じくキャパシタ内蔵基板を示す断面図である。
図１（ａ）に示すように、まず、基板１０の上にキャパシタ用の下部共通電極１２を形成する。本実施形態に係るキャパシタは、多層回路基板のいずれかの層に設けられて内蔵されるものであり、基板１０は例えば多層回路基板の絶縁層に相当する。また、下部電極１２の下方の絶縁層に配線層が設けられている場合もある。
下部共通電極１２の材料としては、銅（Ｃｕ）、タンタル（Ｔａ）、クロム（Ｃｒ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、又はニッケル（Ｎｉ）などが使用され、下部共通電極１２は単層金属層であってもよいし、それらの金属材料の組み合わせからなる積層金属層であってもよい。また、下部共通電極１２は基板１０上の全面に設けてもよいし、パターン化して形成してもよい。
その後に、図１（ｂ）に示すように、下部共通電極１２の上に誘電体層１４ａを形成する。誘電体層１４ａとしては、ＢＳＴ（Ba,Sr）TiO3)、ＳＴＯ（SrTiO3）、ＰＺＴ（Pb(Zr,Ti)O3）、ＢＴＯ（BaTiO3）、ＡｌＯｘ（アルミナ）、ＳｉＯｘ（酸化シリコン）、ＮｂＯｘ（酸化ニオブ）、又はＴｉＯｘ（酸化チタン）などの金属酸化物層、もしくはそれらの金属酸化物のフィラーを含有する樹脂などが使用される。これらの誘電体層１４ａは、スパッタ法、ＭＯＣＶＤ(有機金属ＣＶＤ)法、ゾル・ゲル法などによって成膜される。あるいは、タンタル層を成膜した後に、その表面を陽極酸化して得られるタンタル酸化層を誘電体層１４ａとして利用してもよい。
次いで、図１（ｃ）に示すように、誘電体層１４ａをパターニングするためのレジスト膜１５を形成した後に、そのレジスト膜１５をマスクにして誘電体層１４ａをエッチングしてパターン化する。その後に、レジスト膜１５が除去される。これにより、図２（ａ）に示すように、１つのキャパシタが構成される領域Ａにキャパシタ用の複数の誘電体部１４が相互に分離された状態で形成される。図２（ａ）の平面図に示すように、本実施形態では、１つのキャパシタの誘電体を９つの誘電体部１４に分割して構成する形態を例示しているが、ｎ個（ｎは２以上の整数）の誘電体部１４が相互に分離されて形成されるようにしてもよい。
下部共通電極１２は、複数の誘電体部１４の各下面に接触して電気的に結合するキャパシタの共通電極となる。
次いで、図２（ｂ）に示すように、複数の誘電体部１４を被覆するエポキシ樹脂などからなる第１絶縁層１６を形成する。さらに、図３（ａ）に示すように、第１絶縁層１６を複数の誘電体部１４の各上面が露出するまで研磨して複数の誘電体部１４の間及び横領域に第１絶縁層１６を残す。これにより、複数の誘電体部１４がそれらの上面が露出した状態で第１絶縁層１６に埋設されて、誘電体部１４の段差が平坦化される。
続いて、図３（ｂ）に示すように、誘電体部１４及び第１絶縁層１６の上に金属層を形成した後に、フォトリソグラフィ及びエッチングで金属層をパターニングすることにより、キャパシタ用の上部共通電極１８を形成する。上部共通電極１８は、複数の誘電体部１４の各上面に接触して電気的に結合するキャパシタ用の共通電極となる。上部共通電極１８の金属材料としては、前述した下部共通電極１２と同様なものが使用される。
次いで、図３（ｄ）に示すように、上部共通電極１８を被覆するエポキシ樹脂などからなる第２絶縁層２０（上側絶縁層）を形成する。さらに、第２絶縁層２０をレーザなどで加工することにより、上部共通電極１８に到達する深さのビアホール２０ｘを形成する。
続いて、図４に示すように、セミアディティブ法などによりビアホール２０ｘを介して上部共通電極１８に電気接続される引出し配線層２２を第２絶縁層２０の上に形成する。
以上により、第１実施形態のキャパシタＣを含むキャパシタ内蔵基板１が得られる。
図４に示すように、本実施形態のキャパシタ内蔵基板１では、基板１０（多層回路基板の絶縁層など）の上に下部共通電極１２が形成され、その上にパターン状の複数の誘電体部１４が相互に分離した状態で形成されている。複数の誘電体部１４の間及び横領域には第１絶縁層１６が形成されており、複数の誘電体部１４が第１絶縁層１６に埋設されている。さらに、誘電体部１４及び第１絶縁層１６の上に複数の誘電体部１４の各上面に接触して形成された上部共通電極１８が形成されている。
このようにして、下部共通電極１２、複数の誘電体部１４及び上部共通電極１８により１つのキャパシタＣが構成されている。さらに詳しくは、複数の誘電体部１４の下面及び上面に下部共通電極１２及び上部共通電極１８がそれぞれ接触して形成され、これによって複数のキャパシタ部分Ｃｘが構成されている。そして、複数のキャパシタ部分Ｃｘが電気的に並列に接続されてキャパシタＣが構成されている。
また、キャパシタＣの上には、上部共通電極１８上にビアホール２０ｘが設けられた第２絶縁層２０が形成されている。さらに、ビアホール２０ｘを介して上部共通電極１８に電気接続される引出し配線層２２が第２絶縁層２０の上に形成されている。
本実施形態のキャパシタＣでは、分割された複数の誘電体部１４が下部共通電極１２と上部共通電極１８とによって直接挟まれて構成されている。このため、従来技術と違って、個々に電極を備えた複数のキャパシタを形成した後にそれらの各電極を層間絶縁層を介して上方に形成される共通電極に再配線して接続する必要がない。従って、複数のキャパシタ部分Ｃｘから構成されるキャパシタＣを基板１０に内蔵する際に、余分な配線の引き回しを必要としないので、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
本実施形態では、下部共通電極１２は半導体素子などが実装される回路基板のグランドラインとして機能し、上部共通電極１８はその電源ラインとして機能する。そして、キャパシタＣは電源ラインとクランドラインとの間に設けられてデカップリングキャパシタとなる。図４のキャパシタ内蔵基板１では、キャパシタが内蔵された多層回路基板のキャパシタ内蔵部のみが示されており、信号ラインは省略されている。また、キャパシタＣが多層回路基板の高周波信号ラインに挿設される場合もある。
あるいは、本実施形態のキャパシタ内蔵基板１をキャパシタ部品として単体で使用することも可能である。
図５には本実施形態の変形例のキャパシタ内蔵基板１ａが示されている。図５に示すように、下部共通電極１２を引出し配線層２２に接続する必要がある場合は、第１、第２絶縁層１６，２０に下部共通電極１２に到達する深さのビアホール２０ｙを形成し、そのビアホール２０ｙを介して下部共通電極１２が引出し配線層２２に接続されるようにしてもよい。
図６は本実施形態のキャパシタの高周波帯域における反射特性（Ｓ１１）をシュミュレーションしたものである。太線で示されているものが静電容量が１ｐＦのキャパシタを９つ並列接続して構成された本実施形態のキャパシタ（静電容量：１×９ｐＦ）のＳ１１特性であり、破線で示されているものが分割なしのキャパシタ（静電容量：９ｐＦ）のＳ１１特性であり、細線で示されるものが分割なしのキャパシタ（静電容量：１ｐＦ）のＳ１１特性である。
図６に示すように、分割なしのキャパシタ（静電容量：９ｐＦ）の共振周波数は２．３ＧＨｚ程度であるが、本実施形態のキャパシタ（静電容量：１×９ｐＦ）では共振周波数が７ＧＨｚ程度と高くなっており、静電容量が小さい１ｐＦのキャパシタと同程度の共振周波数が得られる。このように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタ（９ｐＦ程度）として使用する場合であっても、静電容量の小さな複数のキャパシタを並列に接続して構成するので、静電容量が同じで分割なしのキャパシタに比べて共振周波数を高くすることができる。
また、本実施形態のキャパシタのＳ１１の値は、分割なしのキャパシタ（静電容量：９ｐＦ及び１ｐＦ）よりも低くなっており、インピーダンスの低減に有効であることが分る。
以上のように、本実施形態のキャパシタでは、静電容量が比較的大きなキャパシタとして使用する場合であっても、共振周波数を高くすることができ、かつインピーダンスを低減させることができる。これにより、高速動作する電子部品（半導体素子）に対してデカップリングキャパシタとして十分な性能を奏するようになる。
（第２の実施の形態）
図７は本発明の第２実施形態のキャパシタ内蔵基板の製造方法を示す断面図（一部平面図）、図８は同じくキャパシタ内蔵基板を示す断面図である。第２実施形態の特徴は、第１実施形態と同様な技術思想に基づいて複数のキャパシタ部品により一つのキャパシタを構成することにある。第１実施形態と同一要素には同一符号を付してその詳しい説明は省略する。
図７（ａ）に示すように、まず、基板１０上に形成された下部共通電極１２の上に複数のキャパシタ部品Ｃｙを実装する。キャパシタ部品Ｃｙは、立体状の誘電体部３４とその上面及び下面に形成されて誘電体部３４を挟む第１電極３２及び第２電極３６（一対の電極）によって構成されている。そして、第１、第２電極３２，３６が縦方向に並ぶようにしてキャパシタ部品Ｃｙの第１電極３２が下部共通電極１２の上に導電性接着剤（不図示）によって固着される。これにより、下部共通電極１２は、各キャパシタ部品Ｃｙの第１電極３２を介して複数の誘電体部３４に電気的に結合される。
図６（ａ）の平面図には、第１実施形態と同様に１つのキャパシタが構成される領域Ａに９つのキャパシタ部品Ｃｙが配置された例が示されている。
次いで、図７（ｂ）に示すように、第１実施形態と同様な方法により、複数のキャパシタ部品Ｃｙの間及び横領域を第１絶縁層１６で埋め込んだ後に、複数のキャパシタ部品Ｃｙの各第２電極３６に接続される上部共通電極１８をキャパシタ部品Ｃｙ及び第１絶縁層１６の上に形成する。これにより、上部共通電極１８は、各キャパシタ部品Ｃｙの第２電極３６を介して複数の誘電体部３４に電気的に結合される。
その後に、図８に示すように、第１実施形態と同様に、上部共通電極１８を被覆する第２絶縁層２０が形成された後に、上部共通電極１８上の第２絶縁層２０の部分にビアホール２０ｘが形成される。さらに、ビアホール２０ｘを介して上部共通電極１８に電気接続される引出し配線層２２が第２絶縁層２０上に形成される。
以上により、第２実施形態のキャパシタ内蔵基板１ｂが得られる。第２実施形態では、誘電体部３４の下面及び上面に第１、第２電極３２，３６がそれぞれ形成された構造の複数のキャパシタ部品Ｃｙが下部共通電極１２と上部共通電極１８とによって直接挟まれて構成される。そして、下部共通電極１２は各キャパシタ部品Ｃｙの第１電極３２を介して複数の誘電体部３４に電気的に結合され、上部共通電極１８は各キャパシタ部品Ｃｙの第２電極３６を介して複数の誘電体部３４に電気的に結合されている。このようにして、複数のキャパシタ部品Ｃｙが電気的に並列に接続されて本実施形態のキャパシタＣが構成されている。
第２実施形態においても、第１実施形態と同様な理由により、複数のキャパシタ部品Ｃｙから構成されるキャパシタＣを基板１０上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
なお、第２実施形態においても、第１実施形態の変形例のように、下部共通電極１２がビアホールを介して引出し配線層２２に接続されるようにしてもよい。
（第３の実施の形態）
図９は本発明の第３実施形態のキャパシタ内蔵基板の製造方法を示す断面図（一部平面図）、図１０は同じくキャパシタ内蔵基板を示す断面図である。第３実施形態の特徴は、第２実施形態のキャパシタ部品と構造が異なる点にあるので、第１、第２実施形態と同一要素には同一符号を付してその詳しい説明を省略する。
第３実施形態では、図９（ａ）に示すように、まず、基板１０上に形成された下部共通電極１２の上に複数のキャパシタ部品Ｃｚを実装する。第３実施形態のキャパシタ部品Ｃｚは、立体状の誘電体部３４と、その一側面の下部に設けられた第１電極３３と、その対向側面の上部に設けられた第２電極３７とにより構成されている。
そして、キャパシタ部品Ｃｚの第１、第２電極３３，３７が横方向に並んで第１電極３３が下部共通電極１２に電気接続されるように、導電性接着剤（不図示）によって複数のキャパシタ部品Ｃｚを下部共通電極１２上に固着する。このとき、複数のキャパシタ部品Ｃｚは、それらの第１電極３３同士、及び第２電極３７同士が対向するように配置される。これにより、下部共通電極１２は、各キャパシタ部品Ｃｚの第１電極３３を介して複数の誘電体部３４に電気的に結合される。
図９（ａ）の平面図には、第１実施形態と同様に、１つのキャパシタが構成される領域Ａに９つのキャパシタ部品Ｃｚが配置された例が示されている。
次いで、図９（ｂ）に示すように、第１実施形態と同様な方法により、キャパシタ部品Ｃｚの間及び横領域を第１絶縁層１６で埋め込んだ後に、キャパシタ部品Ｃｚの第２電極３７に接続される上部共通電極１８をキャパシタ部品Ｃｚ及び第１絶縁層１６の上に形成する。これにより、上部共通電極１８は、各キャパシタ部品Ｃｚの第２電極３７を介して複数の誘電体部３４に電気的に結合される。
さらに、図１０に示すように、第１実施形態と同様に、上部共通電極１８を被覆する第２絶縁層２０が形成された後に、上部共通電極１８上の第２絶縁層２０の部分にビアホール２０ｘが形成される。さらに、ビアホール２０ｘを介して上部共通電極１８に電気接続される引出し配線層２２が第２絶縁層２０上に形成される。
以上により、第３実施形態のキャパシタ内蔵基板１ｃが得られる。第３実施形態では、誘電体部３４と、その一側面の下部に設けられた第１電極３３と、その対向側面の上部に設けられた第２電極３７とにより構成される複数のキャパシタ部品Ｃｚが、下部共通電極１２と上部共通電極１６とによって直接挟まれて構成される。そして、下部共通電極１２は各キャパシタ部品Ｃｚの第１電極３３を介して複数の誘電体部３４に電気的に結合され、上部共通電極１８は各キャパシタ部品Ｃｚの第２電極３７を介して複数の誘電体部３４に電気的に結合されている。
このようにして、複数のキャパシタ部品Ｃｚが電気的に並列に接続されて本実施形態のキャパシタＣが構成されている。
第３実施形態においても、第１実施形態と同様な理由により、複数のキャパシタ部品Ｃｚから構成されるキャパシタＣを基板１０上に内蔵する際に、実装面積を小さくすることができると共に、回路基板の配線レイアウトが制限されることもない。
図１１には第３実施形態の変形例のキャパシタ内蔵基板１ｄが示されている。図１１に示すように、図９（ａ）の平面図の複数のキャパシタ部品Ｃｚにおいて、横方向で隣り合うキャパシタ部品Ｃｚの対向する第１電極３３同士及び第２電極３７同士が接触して電気接続されたものを使用してもよい。
なお、第３実施形態においても、第１実施形態の変形例のように、下部共通電極１２がビアホールを介して引出し配線層２２に接続されるようにしてもよい。
また、本発明では、第２、第３実施形態で例示したキャパシタ部品の他に、積層キャパシタなどの各種のキャパシタ部品を使用することができる。下部共通電極及び上部共通電極がキャパシタ部品の電極を介してその誘電体部に電気的に結合されるものであればよい。
図１（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その１）である。 図２（ａ）及び（ｂ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（一部平面図）（その２）である。なお、図２（ａ）において断面図は平面図のＩ−Ｉに沿った断面に相当する。 図３（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その３）である。 図４は本発明の第１実施形態のキャパシタ内蔵基板を示す断面図である。 図５は本発明の第１実施形態の変形例のキャパシタ内蔵基板を示す断面図である。 図６は本発明の実施形態のキャパシタの高周波帯域における反射特性（Ｓ１１）をシュミュレーションしたものである。 図７（ａ）及び（ｂ）は本発明の第２実施形態のキャパシタ内蔵基板の製造方法を示す断面図（一部平面図）である。なお、図７（ａ）において断面図は平面図のＩＩ−ＩＩに沿った断面に相当する。 図８は本発明の第２実施形態のキャパシタ内蔵基板を示す断面図である。 図９（ａ）及び（ｂ）は本発明の第３実施形態のキャパシタ内蔵基板を示す断面図（一部平面図）である。なお、図９（ａ）において断面図は平面図のＩＩＩ−ＩＩＩに沿った断面に相当する。 図１０は本発明の第３実施形態のキャパシタ内蔵基板を示す断面図である。 図１１は本発明の第３実施形態の変形例のキャパシタ内蔵基板を示す断面図である。
符号の説明
１〜１ｄ…キャパシタ内蔵基板、１０…基板、１２…下部共通電極、１４ａ…誘電体層、１４，３４…誘電体部、１５…レジスト膜、１６…第１絶縁層、１８…上部共通電極、２０…第２絶縁層、２０ｘ，２０ｙ…ビアホール、２２…引出し配線層、３２，３３…第１電極、３６，３７…第２電極、Ｃ…キャパシタ、Ｃｘ…キャパシタ部分、Ｃｙ，Ｃｚ…キャパシタ部品。

Claims (10)

  1. 下部共通電極と、
    前記下部共通電極の上に相互に分離されて形成され、前記下部共通電極と電気的に結合する複数の誘電体部と、
    前記複数の誘電体部の間及び横領域に形成された絶縁層と、
    前記誘電体部及び前記絶縁層の上に形成され、前記複数の誘電体部に電気的に結合する上部共通電極とにより構成されるキャパシタを含むことを特徴とするキャパシタ内蔵基板。
  2. 前記複数の誘電体部は、誘電体層がパターン化されたものであり、前記下部共通電極及び前記上部共通電極に直接接触していることを特徴とする請求項１に記載のキャパシタ内蔵基板。
  3. 前記誘電体部は、一対の電極を備えたキャパシタ部品の誘電体部からなり、複数の前記キャパシタ部品が前記下部共通電極及び前記上部共通電極に直接接触してそれらの間に配置されており、
    前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合していることを特徴とする請求項１に記載のキャパシタ内蔵基板。
  4. 前記キャパシタ部品は、前記誘電体部の上面及び下面に前記電極がそれぞれ設けられた構造を有し、前記電極が縦方向に並ぶように配置されていることを特徴とする請求項３に記載のキャパシタ内蔵基板。
  5. 前記キャパシタ部品は、前記誘電体部の一側面の上部と対向側面の下部とにそれぞれ前記電極が設けられた構造を有し、前記電極が横方向に並ぶように配置されていることを特徴とする請求項３に記載のキャパシタ内蔵基板。
  6. 前記上部共通電極の上に形成された上側絶縁層と、
    前記上部共通電極の上の前記上側絶縁層の部分に形成されたビアホールと、
    前記ビアホールを介して前記上部共通電極に接続された引出し配線層とをさらに有することを特徴とする請求項１乃至５のいずれか一項に記載のキャパシタ内蔵基板。
  7. 前記下部共通電極の上の前記絶縁層の部分にビアホールがさらに形成されており、前記下部共通電極が前記ビアホールを介して前記引出し配線層に接続されていること特徴とする請求項６に記載のキャパシタ内蔵基板。
  8. 下部共通電極を形成する工程と、
    前記下部共通電極の上に、該下部共通電極に電気的に結合する相互に分離された複数の誘電体部を形成する工程と、
    前記複数の誘電体部の間及び横領域に絶縁層を形成する工程と、
    前記複数の誘電体部及び前記絶縁層の上に、前記複数の誘電体部に電気的に結合する上部共通電極を形成する工程と含む工程によりキャパシタを形成することを特徴とするキャパシタ内蔵基板の製造方法。
  9. 前記複数の誘電体部を形成する工程は、
    前記下部共通電極の上に誘電体層を形成する工程と、
    前記誘電体層をパターニングすることにより前記複数の誘電体部を得る工程とを含むことを特徴とする請求項８に記載のキャパシタ内蔵基板の製造方法。
  10. 前記複数の誘電体部を形成する工程は、
    電極及び誘電体部から構成されるキャパシタ部品を前記下部共通電極の上に実装する工程であり、
    前記下部共通電極及び前記上部共通電極は、前記キャパシタ部品の前記電極を介して前記誘電体部に電気的に結合されることを特徴とする請求項８に記載のキャパシタ内蔵基板の製造方法。
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