JP2020136588A - 薄膜電子部品搭載基板及びその製造方法 - Google Patents

Abstract

【課題】回路基板の最表層に薄膜電子部品が搭載されてなる薄膜電子部品搭載基板を提供する。【解決手段】薄膜電子部品搭載基板１は、最表層１１に形成されたランドパターン１２Ａ，１２Ｂを有する回路基板１０と、回路基板１０の最表層１１に搭載された薄膜電子部品２０と、ランドパターン１２Ａ，１２Ｂ及び薄膜電子部品２０を覆うよう、回路基板１０の最表層１１に形成された絶縁樹脂層１３と、絶縁樹脂層１３に形成された開口部１３Ａ，１３Ｂを介して、ランドパターン１２Ａ，１２Ｂと薄膜電子部品２０の端子電極２１Ａ，２１Ｂを相互に接続する導電材１４Ａ，１４Ｂとを備える。これによれば、回路基板１０の最表層１１に薄膜電子部品２０をフェイスアップ方式で搭載しつつ、薄膜電子部品２０の端子電極２１Ａ，２１Ｂとランドパターン１２Ａ，１２Ｂを正しく接続することが可能となる。【選択図】図１

Description

本発明は薄膜電子部品搭載基板及びその製造方法に関し、特に、回路基板の最表層に薄膜電子部品が搭載されてなる薄膜電子部品搭載基板及びその製造方法に関する。

ＩＣが搭載される回路基板には、通常、ＩＣに供給する電源の電位を安定させるためにデカップリングコンデンサが搭載される。デカップリングコンデンサとしては、一般的に積層セラミックチップコンデンサが用いられ、多数の積層セラミックチップコンデンサを回路基板の表面に搭載することにより必要なデカップリング容量を確保している。

近年においては、回路基板が小型化していることから、多数の積層セラミックチップコンデンサを搭載するためのスペースが不足することがある。このため、積層セラミックチップコンデンサの代わりに、回路基板に埋め込み可能な薄膜キャパシタが用いられることがある（特許文献１及び２）。

特開２０１０−２５１５３０号公報 特開２００６−１７３５４４号公報

しかしながら、近年、回路基板の厚みが非常に薄型化していることから、回路基板に埋め込む薄膜キャパシタも極めて薄くする必要があり、作製が容易ではないという問題があった。このような問題は、回路基板に薄膜キャパシタを埋め込む場合だけでなく、回路基板に他の薄膜電子部品を埋め込む場合においても共通に生じる問題である。

また、回路基板に薄膜キャパシタを埋め込むと、薄膜キャパシタが埋め込まれた深さ分だけ、ＩＣと薄膜キャパシタの距離が離れることから、寄生インダクタンス成分によってデカップリング効果が低減するという問題もあった。

したがって、本発明は、回路基板に埋め込むことなく、回路基板と薄膜電子部品を一体化させるとともに、回路基板に設けられた配線パターンと薄膜電子部品との電気的接続を確保することが可能な薄膜電子部品搭載基板及びその製造方法を提供することを目的とする。

本発明による薄膜電子部品搭載基板は、最表層に形成されたランドパターンを有する回路基板と、回路基板の最表層に搭載された薄膜電子部品と、ランドパターン及び薄膜電子部品を覆うよう、回路基板の最表層に形成された絶縁樹脂層と、絶縁樹脂層に形成された開口部を介して、ランドパターンと薄膜電子部品の端子電極を相互に接続する導電材とを備えることを特徴とする。

本発明によれば、薄膜電子部品が回路基板に埋め込まれているのではなく、回路基板の最表層に搭載されていることから、薄膜電子部品を過度に薄型化する必要がなくなる。しかも、薄膜電子部品の端子電極は、絶縁樹脂層の開口部に形成された導電材を介してランドパターンに接続されていることから、回路基板に設けられた配線パターンと薄膜電子部品を正しく接続することが可能となる。

本発明において、導電材はハンダであり、絶縁樹脂層はソルダーレジストであっても構わない。これによれば、ソルダーレジストの開口部に形成されたハンダを介して、薄膜電子部品の端子電極とランドパターンを接続することが可能となる。この場合、本発明による薄膜電子部品搭載基板は、回路基板上に実装され、ハンダを介してランドパターン及び薄膜電子部品の端子電極に共通に接続された半導体チップをさらに備えても構わない。これによれば、ハンダを介して、ランドパターン、薄膜電子部品及び半導体チップの３者を相互に接続することが可能となる。さらにこの場合、薄膜電子部品は薄膜キャパシタであっても構わない。これによれば、半導体チップと薄膜キャパシタの距離が極めて短くなることから、高いデカップリング効果を得ることが可能となる。

本発明において、開口部は、ランドパターンと薄膜電子部品の端子電極の両方を露出させる共通の開口部であっても構わないし、ランドパターンを露出させる第１の開口部と、薄膜電子部品の端子電極を露出させる第２の開口部を含むものであっても構わない。前者によれば、共通の開口部内に形成された導電材を介して両者が接続されることから、高い接続信頼性を確保することが可能となる。一方、後者によれば、ランドパターンと薄膜電子部品の端子電極に対してそれぞれ異なる開口部を割り当てていることから、ランドパターンと薄膜電子部品の厚さが異なっている場合であっても、開口部を形成しやすくなる。

本発明において、導電材の一部は、ランドパターンの側面と薄膜電子部品の側面の間に位置していても構わない。このように、開口部の深さが深い場合であっても、開口部の内部に導電材を充填すれば、信頼性低下の原因となり得る空洞をなくすことができる。

本発明による薄膜電子部品搭載基板は、回路基板の最表層に搭載された別の薄膜電子部品をさらに備え、薄膜電子部品の別の端子電極と別の薄膜電子部品の端子電極は、絶縁樹脂層に形成された別の開口部に設けられた別の導電材を介して、相互に接続されていても構わない。これによれば、複数の薄膜電子部品を回路基板の最表層において相互に接続することが可能となる。

本発明による薄膜電子部品搭載基板の製造方法は、回路基板の最表層にランドパターンを形成する第１の工程と、回路基板の最表層に薄膜電子部品を搭載する第２の工程と、ランドパターン及び薄膜電子部品を覆うよう、回路基板の最表層に絶縁樹脂層を形成する第３の工程と、絶縁樹脂層に開口部を形成することによって、ランドパターンと薄膜電子部品の端子電極を露出させる第４の工程と、開口部に導電材を形成することによって、ランドパターンと薄膜電子部品の端子電極を相互に接続する第５の工程とを備えることを特徴とする。

本発明によれば、薄膜電子部品を回路基板に埋め込むのではなく、回路基板の最表層に搭載していることから、薄膜電子部品を過度に薄型化する必要がなくなる。しかも、薄膜電子部品の端子電極は、絶縁樹脂層の開口部に形成された導電材を介してランドパターンに接続されていることから、回路基板に設けられた配線パターンと薄膜電子部品を正しく接続することが可能となる。

第４の工程においては、ランドパターンと薄膜電子部品の端子電極を露出させる共通の開口部を形成しても構わない。これによれば、共通の開口部内に形成された導電材を介してランドパターンと薄膜電子部品の端子電極が接続されることから、高い接続信頼性を確保することが可能となる。

このように、本発明によれば、薄膜電子部品を回路基板に埋め込むのではなく、回路基板の最表層に搭載していることから、薄膜電子部品を過度に薄くする必要がなくなる。しかも、薄膜電子部品の端子電極は、絶縁樹脂層の開口部に形成された導電材を介してランドパターンに接続されることから、回路基板に設けられた配線パターンと薄膜電子部品を正しく接続することが可能となる。

図１は、本発明の第１の実施形態による薄膜電子部品搭載基板１の構造を説明するための模式的な断面図である。 図２は、薄膜キャパシタ２０の構造を説明するための模式的な断面図である。 図３は、薄膜キャパシタ２０ａの構造を説明するための模式的な断面図である。 図４は、開口部１３Ａ，１３Ｂの形成位置を説明するための模式的な平面図である。 図５は、薄膜電子部品搭載基板１の製造方法を説明するための工程図である。 図６は、本発明の第２の実施形態による薄膜電子部品搭載基板２の構造を説明するための模式的な断面図である。 図７は、本発明の第３の実施形態による薄膜電子部品搭載基板３の構造を説明するための模式的な断面図である。 図８は、本発明の第４の実施形態による薄膜電子部品搭載基板４の構造を説明するための模式的な断面図である。 図９は、本発明の第５の実施形態による薄膜電子部品搭載基板５の構造を説明するための模式的な断面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態による薄膜電子部品搭載基板１の構造を説明するための模式的な断面図である。

図１に示すように、第１の実施形態による薄膜電子部品搭載基板１は、回路基板１０と、回路基板１０の最表層１１にフェイスアップ方式で搭載された薄膜キャパシタ２０と、薄膜キャパシタ２０を介して回路基板１０上に実装された半導体チップ３０とを備えている。薄膜キャパシタ２０は、半導体チップ３０に対するデカップリングコンデンサとして機能する。ここで、フェイスアップ方式とは端子電極が上側を向くよう搭載する方式を指す。通常、回路基板１０の最表層１１に部品を搭載する場合は、端子電極が下側を向くフェイスダウン方式が用いられるのに対し、逆に、本実施形態ではフェイスアップ方式で薄膜キャパシタ２０を搭載している。

回路基板１０は、例えば多層配線構造を有するモジュール基板であり、その最表層１１には、ランドパターン１２Ａ，１２Ｂが形成されている。ランドパターン１２Ａは例えば電源パターンであり、ランドパターン１２Ｂは例えばグランドパターンである。ここで、「最表層」とは、回路基板１０が多層配線構造を有している場合、最も表面に近い配線層を意味する。薄膜キャパシタ２０は、ランドパターン１２Ａ，１２Ｂに挟まれるよう、接着剤などを介して、回路基板１０の最表層１１に搭載されている。図１に示す例では、ランドパターン１２Ａ，１２Ｂと薄膜キャパシタ２０の厚みがほぼ同じであり、例えば５０μｍ程度である。

薄膜キャパシタ２０は、図２に示すように、ニッケル、銅、シリコン、樹脂などからなるキャリア層２２と、キャリア層２２上に設けられた容量層２３と、容量層２３上に設けられた再配線層２４と、再配線層２４上に設けられた端子電極２１Ａ，２１Ｂを備えている。容量層２３は、容量絶縁膜２３ａと内部電極膜２３ｂが交互に積層された構造を有している。容量層２３の表面は、容量絶縁膜２３ａと同じ材料からなる第１保護層２５と、酸化シリコンなどの無機材料からなる第２保護層２６で覆われている。

容量絶縁膜２３ａは、例えばペロブスカイト系の誘電体材料によって構成される。ペロブスカイト系の誘電体材料としては、ＢａＴｉＯ_３（チタン酸バリウム）、（Ｂａ_１−ＸＳｒ_Ｘ）ＴｉＯ_３（チタン酸バリウムストロンチウム）、（Ｂａ_１−ＸＣａ_Ｘ）ＴｉＯ_３、ＰｂＴｉＯ_３、Ｐｂ（Ｚｒ_ＸＴｉ_１−Ｘ）Ｏ_３等のペロブスカイト構造を持った（強）誘電体材料や、Ｐｂ（Ｍｇ_１／３Ｎｂ_２／３）Ｏ_３等に代表される複合ペロブスカイトリラクサー型強誘電体材料や、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＳｒＢｉ_２Ｔａ_２Ｏ_９等に代表されるビスマス層状化合物、（Ｓｒ_１−ＸＢａ_Ｘ）Ｎｂ_２Ｏ_６、ＰｂＮｂ_２Ｏ_６等に代表されるタングステンブロンズ型強誘電体材料等が挙げられる。ここで、ペロブスカイト構造、ペロブスカイトリラクサー型強誘電体材料、ビスマス層状化合物、タングステンブロンズ型強誘電体材料において、ＡサイトとＢサイト比は、通常整数比であるが、特性向上のため、意図的に整数比からずらしてもよい。なお、容量絶縁膜２３ａの特性制御のため、容量絶縁膜２３ａに適宜、副成分として添加物質が含有されていてもよい。容量絶縁膜２３ａは焼成されており、その比誘電率（ε_ｒ）は、例えば１００以上である。なお、容量絶縁膜２３ａの比誘電率は大きいほど好ましく、その上限値は特に限定されない。容量絶縁膜２３ａの１枚当たりの厚さは、例えば１０ｎｍ〜１０００ｎｍである。

内部電極膜２３ｂは、例えばニッケル（Ｎｉ）又は白金（Ｐｔ）を含有する導電材料からなり、特に、ニッケル（Ｎｉ）を主成分とする導電材料が好適に用いられる。「主成分」とは、全体の５０質量％以上を占める成分をいう。また、内部電極膜２３ｂの主成分がニッケル（Ｎｉ）である場合、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、レニウム（Ｒｅ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）または銀（Ａｇ）が添加されていても構わない。これらの元素を添加することにより内部電極膜２３ｂが破れにくくなり、膜の連続性を高めることが可能となる。なお、内部電極膜２３ｂは複数の添加元素を含有しても構わない。内部電極膜２３ｂのそれぞれの厚さは、例えば１０ｎｍ〜１０００ｎｍ程度である。

再配線層２４は、絶縁樹脂層２７、配線パターン２８及びビア導体２９Ａ，２９Ｂを有する。ビア導体２９Ａは、容量層２３を構成する内部電極膜２３ｂのうち、例えば奇数番目の内部電極膜２３ｂに達しており、配線パターン２８を介して端子電極２１Ａに接続される。一方、ビア導体２９Ｂは、容量層２３を構成する内部電極膜２３ｂのうち、例えば偶数番目の内部電極膜２３ｂに達しており、配線パターン２８を介して端子電極２１Ｂに接続される。

また、薄膜キャパシタ２０の厚みがランドパターン１２Ａ，１２Ｂに対して厚すぎる場合、図３に示す変形例による薄膜キャパシタ２０ａのように、キャリア層２２の一部又は全部を削除しても構わない。

図１に戻って、回路基板１０の最表層１１には、ランドパターン１２Ａ，１２Ｂ及び薄膜キャパシタ２０を覆うよう、ソルダーレジスト１３が形成されている。ソルダーレジスト１３の表面は、回路基板１０の最外面を構成する。図１に示すように、ソルダーレジスト１３には、開口部１３Ａ，１３Ｂが形成されており、開口部１３Ａ，１３Ｂの内部にハンダ１４Ａ，１４Ｂがそれぞれ充填されている。ここで、模式的な平面図である図４に示すように、開口部１３Ａは、ランドパターン１２Ａの一部及び端子電極２１Ａの一部を露出させる位置に形成され、開口部１３Ｂは、ランドパターン１２Ｂの一部及び端子電極２１Ｂの一部を露出させる位置に形成される。ランドパターン１２Ａ，１２Ｂは、それぞれ回路基板１０の最表層１１に形成された配線パターン１５Ａ，１５Ｂに接続されている。

これにより、開口部１３Ａに形成されたハンダ１４Ａは、ランドパターン１２Ａと端子電極２１Ａを相互に接続し、開口部１３Ｂに形成されたハンダ１４Ｂは、ランドパターン１２Ｂと端子電極２１Ｂを相互に接続することになる。つまり、薄膜キャパシタ２０を回路基板１０の内部に埋め込むのではなく、回路基板１０の最表層１１にフェイスアップ方式で搭載しつつ、ランドパターン１２Ａ，１２Ｂと端子電極２１Ａ，２１Ｂとの電気的接続が確保されている。

さらに、回路基板１０上には、ハンダ１４Ａ，１４Ｂに接続された半導体チップ３０が実装されている。半導体チップ３０は、平面視で薄膜キャパシタ２０と重なる位置に実装され、ハンダ１４Ａを介してランドパターン１２Ａ及び端子電極２１Ａに共通に接続されるとともに、ハンダ１４Ｂを介してランドパターン１２Ｂ及び端子電極２１Ｂに共通に接続される。これにより、半導体チップ３０の動作によって生じる電源ノイズは、デカップリングコンデンサとして機能する薄膜キャパシタ２０によって吸収される。しかも、本実施形態においては、半導体チップ３０と薄膜キャパシタ２０の距離が極めて短いことから、寄生インダクタンス成分が非常に少ない。このため、薄膜キャパシタ２０を回路基板１０の内部に埋め込んだ場合と比べ、高いデカップリング効果を得ることが可能となる。

また、本実施形態においては、開口部１３Ａがランドパターン１２Ａと端子電極２１Ａの両方を露出させる共通の開口部であり、開口部１３Ｂがランドパターン１２Ｂと端子電極２１Ｂの両方を露出させる共通の開口部であることから、開口部１３Ａ，１３Ｂの内部に充填されたハンダ１４Ａ，１４Ｂによって、両者の接続信頼性をより確実なものとすることが可能となる。

次に、本実施形態による薄膜電子部品搭載基板１の製造方法について説明する。

図５は、本実施形態による薄膜電子部品搭載基板１の製造方法を説明するための工程図である。

まず、図５（ａ）に示すように、回路基板１０の最表層１１にランドパターン１２Ａ，１２Ｂを形成した後、図５（ｂ）に示すように、回路基板１０の最表層１１に薄膜キャパシタ２０を搭載する。薄膜キャパシタ２０と回路基板１０の接着は、回路基板１０の最表層１１にあらかじめ接着剤を塗布しておくことによって行っても構わないし、薄膜キャパシタ２０の裏面にダイアタッチフィルム４０を貼り付けておくことにより行っても構わない。薄膜キャパシタ２０の搭載位置は、ランドパターン１２Ａとランドパターン１２Ｂの間の領域であり、ランドパターン１２Ａ，１２Ｂと重ならないように搭載する必要がある。

次に、図５（ｃ）に示すように、ランドパターン１２Ａ，１２Ｂ及び薄膜キャパシタ２０を覆うよう、回路基板１０の最表層１１にソルダーレジスト１３を形成した後、ソルダーレジスト１３に開口部１３Ａ，１３Ｂを形成する。図４を用いて説明したように、開口部１３Ａは、ランドパターン１２Ａの一部及び端子電極２１Ａの一部を露出させる位置に形成し、開口部１３Ｂは、ランドパターン１２Ｂの一部及び端子電極２１Ｂの一部を露出させる位置に形成する。開口部１３Ａ，１３Ｂの形成方法については特に限定されず、ソルダーレジスト１３が感光性を有している場合には、フォトリソグラフィー法によって開口部１３Ａ，１３Ｂを形成すれば良い。その他、レーザー加工やブラスト加工によってソルダーレジスト１３に開口部１３Ａ，１３Ｂを形成することも可能である。

次に、図５（ｄ）に示すように、開口部１３Ａ，１３Ｂにそれぞれハンダ１４Ａ，１４Ｂを供給する。これにより、ハンダ１４Ａを介してランドパターン１２Ａと端子電極２１Ａが相互に接続され、ハンダ１４Ｂを介してランドパターン１２Ｂと端子電極２１Ｂが相互に接続される。そして、図５（ｅ）に示すように、ハンダ１４Ａ，１４Ｂに接続されるよう、半導体チップ３０を実装すれば、本実施形態による薄膜電子部品搭載基板１が完成する。

このように、本実施形態による薄膜電子部品搭載基板１の製造方法によれば、回路基板１０の最表層１１に薄膜キャパシタ２０を搭載していることから、回路基板１０の内部に薄膜キャパシタ２０を埋め込む工程が不要である。これにより、薄膜電子部品搭載基板１の作製が容易になるとともに、回路基板１０の設計自由度を高めることも可能となる。

＜第２の実施形態＞
図６は、本発明の第２の実施形態による薄膜電子部品搭載基板２の構造を説明するための模式的な断面図である。

図６に示すように、第２の実施形態による薄膜電子部品搭載基板２は、ハンダ１４Ａの一部がランドパターン１２Ａの側面と薄膜キャパシタ２０の側面に達し、ハンダ１４Ｂの一部がランドパターン１２Ｂの側面と薄膜キャパシタ２０の側面に達している点において、第１の実施形態による薄膜電子部品搭載基板１と相違している。その他の基本的な構成は、第１の実施形態による薄膜電子部品搭載基板１と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

第２の実施形態による薄膜電子部品搭載基板２の構造は、ソルダーレジスト１３に開口部１３Ａ，１３Ｂを形成する際、開口部１３Ａ，１３Ｂの深さをランドパターン１２Ａ，１２Ｂの表面及び薄膜キャパシタ２０の表面よりも深く形成することによって得られる。開口部１３Ａ，１３Ｂの深さが深い場合、開口部１３Ａ，１３Ｂの底部に空洞が残存すると、これが信頼性低下の原因となり得るが、本実施形態のように、ランドパターン１２Ａ，１２Ｂ及び薄膜キャパシタ２０の側面がハンダ１４Ａ，１４Ｂで覆われる構成とすれば、信頼性低下の原因となり得る空洞をなくすことができる。

＜第３の実施形態＞
図７は、本発明の第３の実施形態による薄膜電子部品搭載基板３の構造を説明するための模式的な断面図である。

図７に示すように、第３の実施形態による薄膜電子部品搭載基板３は、ソルダーレジスト１３に設けられた開口部１３Ａが第１の開口部１３Ａ_１と第２の開口部１３Ａ_２に分かれており、開口部１３Ｂが第１の開口部１３Ｂ_１と第２の開口部１３Ｂ_２に分かれている点において、第１の実施形態による薄膜電子部品搭載基板１と相違している。また、本実施形態においては、ランドパターン１２Ａ，１２Ｂよりも薄膜キャパシタ２０の方が厚みが大きい。その他の基本的な構成は、第１の実施形態による薄膜電子部品搭載基板１と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態においては、第１の開口部１３Ａ_１はランドパターン１２Ａを露出させ、第２の開口部１３Ａ_２は端子電極２１Ａを露出させる。同様に、第１の開口部１３Ｂ_１はランドパターン１２Ｂを露出させ、第２の開口部１３Ｂ_２は端子電極２１Ｂを露出させる。ハンダ１４Ａは、第１及び第２の開口部１３Ａ_１，１３Ａ_２の両方の内部に埋め込まれており、これにより、ランドパターン１２Ａと端子電極２１Ａが相互に接続される。同様に、ハンダ１４Ｂは、第１及び第２の開口部１３Ｂ_１，１３Ｂ_２の両方の内部に埋め込まれており、これにより、ランドパターン１２Ｂと端子電極２１Ｂが相互に接続される。

第３の実施形態による薄膜電子部品搭載基板３の構造は、ランドパターン１２Ａ，１２Ｂと薄膜キャパシタ２０の厚みが大きく異なっている場合に有利である。つまり、ランドパターン１２Ａ，１２Ｂと薄膜キャパシタ２０の厚みが大きく異なっている場合、第１の実施形態のように共通の開口部を形成すると、ランドパターン１２Ａ，１２Ｂと薄膜キャパシタ２０の間に深い溝が形成される可能性があるが、本実施形態のように、ランドパターン１２Ａ，１２Ｂと端子電極２１Ａ，２１Ｂにそれぞれ開口部を割り当てれば、このような問題は生じない。尚、本実施形態においては、ハンダ１４Ａ，１４Ｂの一部がソルダーレジスト１３の表面に形成され、ソルダーレジスト１３の表面に形成されたハンダ１４Ａ，１４Ｂを介してランドパターン１２Ａ，１２Ｂと端子電極２１Ａ，２１Ｂが接続されることになるため、ソルダーレジスト１３のこの部分におけるハンダの濡れ性を高める処理を事前に行っても構わない。また、本実施形態の構成は、ランドパターン１２Ａ，１２Ｂよりも薄膜キャパシタ２０の方が薄い場合にも有効である。

＜第４の実施形態＞
図８は、本発明の第４の実施形態による薄膜電子部品搭載基板４の構造を説明するための模式的な断面図である。

図８に示すように、第４の実施形態による薄膜電子部品搭載基板４は、回路基板１０の最表層１１に搭載された別の薄膜キャパシタ５０を備えている。薄膜キャパシタ５０は、端子電極５１Ｃ，５１Ｄを有しており、端子電極５１Ｃの近傍にはランドパターン１２Ｃが設けられ、端子電極５１Ｄの近傍にはランドパターン１２Ｄが設けられている。さらに、ソルダーレジスト１３には開口部１３Ｃ，１３Ｄが設けられ、開口部１３Ｃ，１３Ｄにはハンダ１４Ｃ，１４Ｄが設けられている。これにより、ランドパターン１２Ｃと端子電極５１Ｃは、開口部１３Ｃの内部に設けられたハンダ１４Ｃを介して相互に接続され、ランドパターン１２Ｄと端子電極５１Ｄは、開口部１３Ｄの内部に設けられたハンダ１４Ｄを介して相互に接続される。その他の基本的な構成は、第１の実施形態による薄膜電子部品搭載基板１と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

本実施形態が例示するように、回路基板１０の最表層１１には複数の薄膜キャパシタを搭載しても構わない。この場合、複数の薄膜キャパシタを並列に接続すれば、キャパシタンスを増加させることが可能となる。また、自己共振周波数の異なる複数の薄膜キャパシタを搭載し、これらを並列に接続すれば、デカップリング効果が得られる周波数帯域を拡大することも可能である。

＜第５の実施形態＞
図９は、本発明の第５の実施形態による薄膜電子部品搭載基板５の構造を説明するための模式的な断面図である。

図９に示すように、第５の実施形態による薄膜電子部品搭載基板５は、薄膜キャパシタ２０の端子電極２１Ｂと薄膜キャパシタ５０の端子電極５１Ｃと露出させる開口部１３Ｅが設けられており、開口部１３Ｅの内部にハンダ１４Ｅが設けられている点において、第４の実施形態による薄膜電子部品搭載基板４と相違している。その他の基本的な構成は、第４の実施形態による薄膜電子部品搭載基板４と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

かかる構成により、薄膜キャパシタ２０の端子電極２１Ｂと薄膜キャパシタ５０の端子電極５１Ｃは、ランドパターンを介することなく、ハンダ１４Ｅによって相互に接続される。これにより、回路基板１０の最表層１１に複数の薄膜キャパシタを搭載する場合において、実装密度を高めることが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上述した各実施形態では、回路基板の最表層に薄膜キャパシタを搭載した例について説明したが、本発明において搭載する薄膜電子部品が薄膜キャパシタに限定されるものではなく、抵抗素子やインダクタ素子など、他の種類の薄膜電子部品を搭載しても構わない。

また、上述した各実施形態では、ランドパターンと薄膜電子部品の端子電極をハンダによって接続したが、本発明がこれに限定されるものではなく、導体ペーストなどハンダ以外の導電材を用いても構わない。したがって、回路基板の最表層を覆う絶縁樹脂層は、ソルダーレジストである必要はない。

１〜５ 薄膜電子部品搭載基板
１０ 回路基板
１１ 回路基板の最表層
１２Ａ〜１２Ｄ ランドパターン
１３ ソルダーレジスト（絶縁樹脂層）
１３Ａ〜１３Ｅ 開口部
１３Ａ_１，１３Ｂ_１ 第１の開口部
１３Ａ_２，１３Ｂ_２ 第２の開口部
１４Ａ〜１４Ｅ ハンダ（導電材）
１５Ａ，１５Ｂ 配線パターン
２０，２０ａ，５０ 薄膜キャパシタ（薄膜電子部品）
２１Ａ，２１Ｂ，５１Ｃ，５１Ｄ 端子電極
２２ キャリア層
２３ 容量層
２３ａ 容量絶縁膜
２３ｂ 内部電極膜
２４ 再配線層
２５ 第１保護層２５
２６ 第２保護層２６
２７ 絶縁樹脂層
２８ 配線パターン
２９Ａ，２９Ｂ ビア導体
２９Ｂ ビア導体
３０ 半導体チップ
４０ ダイアタッチフィルム

Claims (10)

1. 最表層に形成されたランドパターンを有する回路基板と、
   前記回路基板の前記最表層に搭載された薄膜電子部品と、
   前記ランドパターン及び前記薄膜電子部品を覆うよう、前記回路基板の前記最表層に形成された絶縁樹脂層と、
   前記絶縁樹脂層に形成された開口部を介して、前記ランドパターンと前記薄膜電子部品の端子電極を相互に接続する導電材と、を備えることを特徴とする薄膜電子部品搭載基板。
2. 前記導電材はハンダであり、前記絶縁樹脂層はソルダーレジストであることを特徴とする請求項１に記載の薄膜電子部品搭載基板。
3. 前記回路基板上に実装され、前記ハンダを介して前記ランドパターン及び前記薄膜電子部品の前記端子電極に共通に接続された半導体チップをさらに備えることを特徴とする請求項２に記載の薄膜電子部品搭載基板。
4. 前記薄膜電子部品は、薄膜キャパシタであることを特徴とする請求項３に記載の薄膜電子部品搭載基板。
5. 前記開口部は、前記ランドパターンと前記薄膜電子部品の前記端子電極の両方を露出させる共通の開口部であることを特徴とする請求項１乃至４のいずれか一項に記載の薄膜電子部品搭載基板。
6. 前記開口部は、前記ランドパターンを露出させる第１の開口部と、前記薄膜電子部品の前記端子電極を露出させる第２の開口部を含むことを特徴とする請求項１乃至４のいずれか一項に記載の薄膜電子部品搭載基板。
7. 前記導電材の一部は、前記ランドパターンの側面と前記薄膜電子部品の側面の間に位置することを特徴とする請求項１乃至６のいずれか一項に記載の薄膜電子部品搭載基板。
8. 前記回路基板の前記最表層に搭載された別の薄膜電子部品をさらに備え、
   前記薄膜電子部品の別の端子電極と前記別の薄膜電子部品の端子電極は、前記絶縁樹脂層に形成された別の開口部に設けられた別の導電材を介して、相互に接続されていることを特徴とする請求項１乃至７のいずれか一項に記載の薄膜電子部品搭載基板。
9. 回路基板の最表層にランドパターンを形成する第１の工程と、
   前記回路基板の前記最表層に薄膜電子部品を搭載する第２の工程と、
   前記ランドパターン及び前記薄膜電子部品を覆うよう、前記回路基板の前記最表層に絶縁樹脂層を形成する第３の工程と、
   前記絶縁樹脂層に開口部を形成することによって、前記ランドパターンと前記薄膜電子部品の端子電極を露出させる第４の工程と、
   前記開口部に導電材を形成することによって、前記ランドパターンと前記薄膜電子部品の前記端子電極を相互に接続する第５の工程と、を備えることを特徴とする薄膜電子部品搭載基板の製造方法。
10. 前記第４の工程においては、前記ランドパターンと前記薄膜電子部品の前記端子電極を露出させる共通の開口部を形成することを特徴とする請求項９に記載の薄膜電子部品搭載基板の製造方法。

Images