JP4150552B2

JP4150552B2 - 複合キャパシタ

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Publication number: JP4150552B2
Application number: JP2002249204A
Authority: JP
Inventors: 和明栗原; 健司塩賀; ベネキジョン
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-28
Filing date: 2002-08-28
Publication date: 2008-09-17
Anticipated expiration: 2022-08-28
Also published as: JP2004087959A

Description

【０００１】
【発明の属する技術分野】
本発明は、キャパシタに関し、特にデカップリングキャパシタ等として用いるのに適した低インダクタンス、高容量のキャパシタに関する。
【０００２】
【従来の技術】
高容量、低インダクタンスのキャパシタは、制限的ではないが電子回路の電源電圧配線のノイズ吸収に用いられる。以下、制限的な意味なく電源配線のデカップリングキャパシタを例にとって説明する。
【０００３】
高周波で動作する大規模集積回路（ＬＳＩ）において、スイッチングノイズ等による誤動作を防ぐため、ノイズを吸収するデカップリングキャパシタを電源に並列に接続し、電源インピーダンスを下げる方法が用いられている。
【０００４】
電源インピーダンスＺは、
Ｚ（Ｐ） ∝ Ｖ／（ｎｉｆ）（１）
で表される。ただし、Ｖは電源電圧、ｎはＬＳＩ当りの素子数、ｉは素子のスイッチング電流、ｆは駆動周波数である。
【０００５】
ＬＳＩの低電圧化、素子の高集積化、高周波数化のため、要求されるインピーダンスは、急激に低下している。デカップリングキャパシタのインピーダンスＺ（Ｃ）は、
Ｚ（Ｃ）＝［Ｒ²＋｛２πｆＬ−（１／２πｆＣ）｝²］^1/2 （２）
で与えられる。ただし、Ｒは抵抗、Ｌはインダクタンス、Ｃは容量である。デカップリングキャパシタの低インピーダンス化のためには、容量Ｃを大きくし、インダクタンスＬを小さくすることが望まれる。
【０００６】
通常デカップリングキャパシタとしては、ＬＳＩの周辺に積層セラミックキャパシタが配置される。積層セラミックキャパシタは、電極層とセラミック誘電体層とを交互に積層し、側面に一対の表面電極を形成し、１つおきの電極層に接続した構成を有している。大容量を提供することができるが、電極層が側面で表面電極に接続されるのでインダクタンスを小さくすることは容易でない。
【０００７】
ＬＳＩの動作周波数が高周波化されるにつれ、デカップリングキャパシタの低インダクタンス化が要求されるが、積層セラミックキャパシタでの対応は厳しくなっている。
【０００８】
低インダクタンスのキャパシタとして、薄膜キャパシタが開発されている。薄膜キャパシタは、例えばシリコン基板上に電極層と誘電体層とを積層し、電極層に選択的に開口を設けておき、絶縁層を貫通し電極層に厚さ方向から接続される引き出し電極を多数形成する。引き出し電極上に例えばハンダバンプを形成し、表面実装を行えるようにする。電極の各点と端子との間の距離を短くでき、低インダクタンス化に有利である。半導体プロセスを利用できるので、寸法精度を高くすることができ、バンプピッチを短くすることができる。
【０００９】
薄膜キャパシタは、誘電体薄膜を薄くすることが容易で、電極単位面積当りの容量を大きくするのに有利である。薄い誘電体層に欠陥があるとリーク電流が大きくなりやすい。積層セラミックキャパシタと比較すると、薄膜キャパシタを多層化することは容易でない。また、薄膜誘電体は誘電率が低くなる傾向を有する。このような事情により、積層セラミックキャパシタと比較すると、薄膜キャパシタで大容量を得ることは、容易でない。
【００１０】
薄膜キャパシタの容量増加、リーク電流低減のための例として、特開平１１−９７２８９号公報は、薄膜キャパシタのリーク電流を減少させるため、誘電体層を２回に分けてゾルゲル法で形成することを提案している。２回めの成膜は、原料濃度の低いゾルゲル原料を用いている。このような工夫も、大容量化には限界がある。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、大容量、かつ低インダクタンスのキャパシタを提供することである。
【００１２】
本発明の他の目的は、積層セラミックキャパシタのメリットを活かしつつ、デメリットを補うことのできるキャパシタを提供することである。
本発明の更に他の目的は、デカップリングキャパシタとして優れた特性を有する複合キャパシタを提供することである。
【００１３】
【課題を解決するための手段】
本発明の１観点によれば、絶縁表面を有する支持基板と、前記支持基板上に形成された第１の電極層と、前記第１の電極層の上に形成された第１の誘電体薄膜と、前記第１の誘電体薄膜の上に形成され、複数の開口部を有する第２の電極層と、前記第２の電極層上方を覆う絶縁層と、前記絶縁層、第２の電極層の開口部、誘電体薄膜を通って、前記第１の電極層に接続された複数の第１組の端子と、前記絶縁層を貫通し、前記第２の電極層に接続された複数の第２組の端子と、を有する薄膜キャパシタと；前記支持基板裏面側に結合され、交互に積層された電極層とセラミック層とであって、電極層が交互に２つの側面に引き出された電極層とセラミック層と、前記２つの側面上に形成され、引き出された電極と電気的に接続された２つの表面電極とを有する積層セラミックキャパシタと；前記２つの表面電極を前記第１組および第２組の端子から選択された内部接続用端子に電気的に接続する接続導電部と；を有する複合キャパシタが提供される。
【００１４】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施例を説明する。本発明者等は、積層セラミックキャパシタと薄膜キャパシタとを併せて用いることを考えた。ここで、薄膜キャパシタの低インピーダンスを十分活用するためには、薄膜キャパシタの配線長を長くすることは避けることが望ましい。又、薄膜キャパシタと積層セラミックキャパシタとをそれぞれプリント回路基板上に実装することはキャパシタの占有面積を増大するので好ましくない。
【００１５】
図１（Ａ）〜（Ｃ）は、本発明の実施例による複合キャパシタを示す断面図、及び平面図である。
図１（Ａ）に示すように、積層セラミックキャパシタＬＣと薄膜キャパシタＴＣが接着層４で接着され一体化されている。積層セラミックキャパシタＬＣは、チタン酸バリウム（ＢａＴｉＯ₃）等のペロブスカイト型結晶構造を有する酸化物等の誘電体層１とＮｉ系金属の電極層２が交互に積層された構成を有する。電極層２は、左右にずれて配置されており、１層おきに左右の側面で表面電極３に接続されている。
【００１６】
このような積層セラミックキャパシタは、低価格で市販されている。たとえば、ＴＤＫから入手できるＣシリーズ、村田製作所から入手できるＧＲシリーズなどが知られている。これらを利用することもできる。
【００１７】
図の構成においては、積層セラミックキャパシタの下面に接着層４により薄膜キャパシタＴＣが接着され、一体化されている。薄膜キャパシタＴＣの下面からは多数のハンダバンプ６が突出している。積層セラミックキャパシタの表面電極３は、導電性樹脂体７により薄膜キャパシタＴＣに接続されている。
【００１８】
図１(Ｂ)は、下側から複合キャパシタを見た平面図である。ハンダバンプ６は、複数列複数行に配置され、各列ごとに、電源側電極６（Ｖ），あるいは接地側電極６（Ｇ）となっている。なお、簡略化された形状で示しているが、例えば、薄膜キャパシタの平面寸法は５ｍｍｘ５ｍｍであり、ハンダバンプ６は１５０μｍピッチで配置される。このような短いピッチでキャパシタの電極対に接続されたバンプを配置することにより、低インピーダンスが容易に実現される。また、左右１つずつの導電性樹脂体７が例示されている。導電性樹脂体の数を増やしてもよい。
【００１９】
図１(Ｃ)は、薄膜キャパシタの断面構成を示す。シリコン基板８ａの表面に酸化シリコンの絶縁層８ｂが形成されている。絶縁層８ｂの上(図では下方）にＰｔ，Ａｕ，Ｃｕ等の下部電極９、チタン酸バリウムストロンチウム（Ｂａ_xＳｒ_1-xＴｉＯ₃、ＢＳＴ）、添加物を入れて強誘電性をなくし、常誘電性としたチタン酸鉛ジルコニウム（Ｐｂ_xＺｒ_1-xＴｉＯ₃，ＰＺＴ）等のペロブスカイト型結晶構造の酸化物等の誘電体層１０、下部電極より広い範囲から選択できる上部電極１１が積層されている。上部電極１１、誘電体層１０には、下部電極９を露出する開口が形成されている。
【００２０】
上部電極１１の表面を覆って感光性ポリイミドの保護層１２が形成され、下部電極を露出する開口が形成されている。開口内壁から上面に延在するバリア金属層１３が形成され、引き出し電極（端子）を構成する。バリア金属層１３は、例えばＮｉ層とＡｕ層の積層で形成される。積層セラミックキャパシタとの接続に利用する内部接続用引き出し電極以外の、外部接続用引き出し電極のバリア金属層の上にハンダバンプ６が形成されている。
【００２１】
積層セラミックキャパシタを薄膜キャパシタの電極層に接続するため、導電性樹脂体７が、内部接続用引出し電極のバリア金属層１３の表面から薄膜キャパシタの側面を経て、積層セラミックキャパシタＬＣの表面電極３上にと形成されている。
【００２２】
このような構成とすることにより、薄膜キャパシタは単独で使用したとき同様、最短距離で回路基板又は半導体チップ（の電源配線）に接続できる。積層セラミックキャパシタは薄膜キャパシタの電極層を介して電源配線に接続されるが、元々インダクタンスはさほど小さくなく、受ける影響は少ない。積層セラミックキャパシタの大容量はほとんど影響なく利用できる。
【００２３】
図２は、図１（Ａ）〜（Ｃ）に示す複合キャパシタのインピーダンスの周波数特性を示す。破線で示す積層セラミックキャパシタの特性ＬＣと薄膜キャパシタの特性ＴＣとが合成され、実線で示すような特性ＣＣが得られる。積層セラミックキャパシタＬＣと薄膜キャパシタＴＣそれぞれ単独の場合と比べ、より広い周波数領域で低インピーダンスが実現される。
【００２４】
図３（Ａ）〜（Ｆ）は、図１（Ｃ）に示す、薄膜キャパシタの製造工程を概略的に示す断面図である。
図３（Ａ）は、絶縁表面を有する支持基板をしめす。シリコン基板８ａの表面に酸化シリコン層８ｂが形成されている。酸化シリコン層８ｂは、例えば熱酸化によって形成する。他の方法で酸化シリコン層を形成してもよい。酸化シリコン膜がすでに形成されているシリコン基板を用いてもよい。又酸化シリコン以外の絶縁物を用いてもよい。セラミック基板、ガラス基板等を用いることも可能である。但し、シリコン基板を用いると、シリコンプロセスをそのまま利用でき、寸法精度向上等に有利である。
【００２５】
図３（Ｂ）に示すように、酸化シリコン層８ｂの上に、Ｐｔ下部電極層９、ＢＳＴ誘電体層１０、Ｐｔ上部電極層１１を、スパッタリングにより形成する。誘電体層１０を、スパッタリングに代え、ゾルゲル法、ＣＶＤ等により形成してもよい。電極層もスパッタリング以外の方法で形成してもよい。
【００２６】
図３（Ｃ）に示すように、上部電極層１１の上に、下部電極露出用窓Ｗ１を有するレジストパターンＰＲ１を形成する。レジストパターンＰＲ１をマスクとし、上部電極層１１、誘電体層１０をミリング又はエッチングし、下部電極層９を露出する。窓Ｗ１は、１つのみを図示するが、図１（Ｂ）のバンプ６（Ｇ）または６（Ｖ）に対応するように複数個を行列状に形成されている。その後、レジストパターンＰＲ１は除去する。
【００２７】
図３（Ｄ）に示すように、感光性ポリイミドを用いて絶縁保護層１２を形成する。保護層１２は、下部電極９用の開口Ｗ１内で下部電極９を露出する開口Ｗ２及び上部電極のコンタクト領域を露出する開口Ｗ３を有する。
【００２８】
図３（Ｅ）に示すように、Ｎｉ層１３ａ、Ａｕ層１３ｂを積層し、バリア金属層１３を形成する。バリア金属層上にレジストパターンを形成し、エッチングによりパターニングして、開口Ｗ２，Ｗ３領域にのみ、端子となるバリア層１３を残す。積層セラミックキャパシタとの接続に用いる内部接続用端子を除き、バリア層１３上にハンダバンプ６を形成する。この工程までは、１枚のウエハ上に多数の薄膜キャパシタを同時に形成する工程として行われる。
【００２９】
図３（Ｆ）に示すように、スクライブ装置により、ウエハＷＦを縦方向、横方向にスクライブして、個々の薄膜キャパシタに分離する。多数の薄膜キャパシタが効率的に同時に製造される。なお、上述の材料、寸法、製造工程等は例示であり、これらに限定されるものではない。
【００３０】
このようにして、図１（Ｃ）に示すような薄膜キャパシタを作成することができる。なお、電極層は最低２枚必要であるが、２枚以上であれば枚数に特に制限はない。
【００３１】
図４（Ａ）〜（Ｆ）は、４層の電極層とその間の３層の誘電体層を用いる場合の製造工程を示す断面図である。
図４（Ａ）に示すように、シリコン基板８ａ上に酸化シリコン絶縁層８ｂを有する支持基板８上に電極層９を形成し、その上に開口Ｗ１を有するレジストパターンＰＲ１を形成する。開口Ｗ１は、電極層９と後に製作する貫通配線との短絡を防止する領域を画定する開口である。レジストパターンＰＲ１をマスクとして電極層９のミリングまたはエッチングを行う。その後レジストパターンＰＲ１は除去する。
【００３２】
図４（Ｂ）に示すように、開口を形成した電極層９の上に、誘電体層１０、電極層１１を積層し、その上にレジストパターンＰＲ２を形成する。レジストパターンＰＲ２は、電極層１１と電極層１１を貫通する貫通配線との短絡を防止する領域を画定する開口Ｗ２を有する。このレジストパターンＰＲ２を用い、電極層１１のパターニングを行い、電極層１１に開口を形成する。その後、レジストパターンＰＲ２は除去する。
【００３３】
図４（Ｃ）に示すように、開口を形成した電極層１１の上に誘電体層１０、電極層９を積層する。電極層９の上にレジストパターンＰＲ３を形成する。レジストパターンＰＲ３は、レジストパターンＰＲ１同様の開口Ｗ１を有する。レジストパターンＰＲ３をマスクとし、電極層９をミリング、またはエッチングして開口を形成する。その後、レジストパターンＰＲ３は、除去する。上下の電極層９は、同一位置に開口を有することになる。
【００３４】
図４（Ｄ）に示すように、開口を形成した電極層９の上に、誘電体層１０、電極層１１をスパッタリングにより積層する。４層の電極層９、１１とそれらの間の３層の誘電体層１０が積層された構造となる。図４（Ｂ）同様のレジストパターンを用い電極層１１に開口を形成する。上下の電極層１１も同一位置に開口を有することになる。
【００３５】
レジストパターンを除去し、感光性ポリイミドの保護絶縁層１２を形成する。感光性ポリイミド層１２を露光現像し、開口Ｗ３を形成する。開口Ｗ３は、電極層の開口Ｗ１，Ｗ２と軸合わせされ、開口Ｗ１、Ｗ２より小さな径を有する。開口Ｗ３を有する保護層をマスクとし、最も下の電極層９に達する接続孔をミリング又はエッチングにより形成する。接続孔側面には電極層９又は電極層１１が選択的に露出する。
【００３６】
図４（Ｅ）に示すように、接続孔内面を覆うようににバリア金属層を形成し、パターニングする。接続孔内で、バリア金属層１３と電極層９または１１が電気的に接続される。必要なバリア金属層１３の上にハンダバンプ６を形成する。
【００３７】
なお、４層の電極層を作成する場合を説明したが、図４（Ｃ）の工程に続いて絶縁保護層を形成すれば、３層の電極層とその間の２層の誘電体層とを有する薄膜キャパシタが作成される。
【００３８】
貫通導体と電極層との絶縁分離のため。貫通導体を配置する領域及びその周辺の領域で電極層を除去する場合を説明したが、他の方法で絶縁を確保することもできる。
【００３９】
図４（Ｆ）示すように、電極層２１に閉じたループ状の開口２２を形成し、その内側に電極領域２３を残す。その後電極領域２３を貫通する貫通導体２５を形成する。貫通導体２５は、電極領域２３と電気的に接続されるが、外側の電極層２１からは電気的に分離されている。
【００４０】
図１（Ａ）の構成においては、接着層で積層セラミックキャパシタと薄膜キャパシタとを結合した。複合キャパシタをを形成するための結合方法は、接着層に限定されない。
【００４１】
図５（Ａ）〜（Ｃ）は、フレキシブルプリント基板を用いた複合キャパシタの実装方法を示す。
図５（Ａ）に示すように、薄膜キャパシタＴＣを準備する。薄膜キャパシタＴＣは、図１（Ｃ）に示したように、シリコン基板８ａ上に酸化シリコン層８ｂを形成した支持基板８上に、下部電極９、誘電体層１０、上部電極１１、保護層１２、バリア金属層１３、ハンダバンプ６を有する。薄膜キャパシタＴＣの下面から側面を経て、上面に到るフレキシブルプリント基板１３を配置する。
【００４２】
フレキシブルプリント基板１３は、例えば接着層を内側表面に、配線層１４を外側表面に有する。配線１４は、薄膜キャパシタＴＣの下側から、上側に延在する。薄膜キャパシタＴＣの所定の端子であるバリア金属層１３とフレキシブルプリント基板１５の対応する配線とを導電性樹脂体７で電気的に接続する。
【００４３】
図５（Ｂ）に示すように、フレキシブルプリント基板１５の下面上に積層セラミックキャパシタＬＣを配置し、必要に応じて接着した後、表面電極３とフレキシブルプリント基板１５の配線１４とを導電性樹脂７で接続する。
【００４４】
フレキシブルプリント基板を用いる場合、フレキシブルプリント基板上の配線パターンは、種々のパターンに設計することができる。複数の積層セラミックキャパシタを並列に接続する配線等を形成することも容易である。
【００４５】
図５（Ｃ）は、1つの薄膜キャパシタＴＣの裏面に６つの積層セラミックキャパシタＬＣを接続した形態を示す。薄膜キャパシタＴＣはフレキシブルプリント基板で覆われており、その表面には配線が形成されている。6つの積層セラミックキャパシタＬＣは、配線によって並列に薄膜キャパシタＴＣの電極に接続され、複合キャパシタを構成する。
【００４６】
図６（Ａ）〜（Ｃ）は、複合キャパシタと他の電子部品とをプリント回路基板上へ実装する構成例を示す。回路システムの規模などに応じて種々の実装が可能である。
【００４７】
図６（Ａ）は、ＬＳＩ１個とデカップリングキャパシタとをプリント回路基板上に実装する比較的簡単な構成を示す。プリント回路基板ＰＣの上面に多数のハンダバンプにより１つの集積回路ＬＳＩがフェイスダウンボンディングにより接続されている。集積回路ＬＳＩの裏面（図中上面）には放熱プレートＤＰが熱的に結合されている。プリント回路基板ＰＣの裏面には接続用の多数のピンＰが突出して設けられている。
【００４８】
プリント回路基板ＰＣの裏面には、ピンＰが配置されていない領域があり、ここに2つの複合キャパシタＣＣ１，ＣＣ２が結合されている。各複合キャパシタＣＣは、薄膜キャパシタＴＣと積層セラミックキャパシタＬＣとを含み、薄膜キャパシタがプリント回路基板ＰＣ側に配置されている。薄膜キャパシタのハンダバンプがプリント回路基板に直接接続され、プリント回路基板内の配線によって集積回路ＬＳＩに接続される。ＬＳＩと複合キャパシタとが同一領域の上下に配置されているので、配線長を短くすることができる。
【００４９】
図６（Ｂ）においては、2つの集積回路ＬＳＩ１，ＬＳＩ２が共通の放熱プレートＤＰ上に配置され、多数のハンダバンプ6により、プリント回路基板ＰＣに接続されている。集積回路ＬＳＩ１に対応する位置で、複合キャパシタＣＣ１がハンダバンプによりプリント回路基板ＰＣ裏面に接続され、集積回路ＬＳＩ２に対応する位置で、複合キャパシタＣＣ２がはんだバンプによりプリント回路基板ＰＣ裏面に接続されている。図６（Ａ）同様、配線長を短くでき低インピーダンスを実現できる。
【００５０】
図６（Ｃ）は、より大規模のシステムに適した構成を示す。プリント回路基板ＰＣは、裏面全面に配置したピンＰを有する。放熱フィンＤＦを備えた集積回路ＬＳＩ１，ＬＳＩ２は、それぞれハンダバンプによりプリント回路基板上面の所定の位置に結合される。複合キャパシタＣＣ１，ＣＣ２，ＣＣ３は、集積回路ＬＳＩ１，ＬＳＩ２の周辺でハンダバンプによりプリント回路基板ＰＣ上面に結合されている。
【００５１】
集積回路ＬＳＩと複合キャパシタＣＣとを接続する配線が横方向にも配置されるため、インピーダンスが若干増加するが、ＬＳＩと複合キャパシタＣＣとの間の距離を最短化することにより、可能な限りの低インピーダンスを実現する。
【００５２】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば積層セラミックキャパシタ、薄膜キャパシタの誘電体層は、例示のものに限らず、種々の材料から選択できる。薄膜キャパシタと積層セラミックキャパシタとの電気的接続に導電性樹脂を用いる場合を説明したが、ハンダ、導電性ペーストその他種々の導電材料を利用できる。
【００５３】
その他、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、特性の優れたキャパシタが提供される。
【００５５】
積層キャパシタの利点を保持しつつ、薄膜キャパシタの利点を併せて享受することができる。
【図面の簡単な説明】
【図１】本発明の実施例による複合キャパシタの構成を示す断面図及び平面図である。
【図２】図１（Ａ）〜（Ｃ）に示す複合キャパシタの特性を示すグラフである。
【図３】図1（Ｃ）に示す薄膜キャパシタの製造工程を示す断面図及び平面図である。
【図４】薄膜キャパシタの他の製造工程を示す断面図である。
【図５】複合キャパシタの他の構成例を示す断面図および平面図である。
【図６】複合キャパシタの実装例を示す断面図である。
【符号の説明】
ＬＣ積層セラミックキャパシタ
ＴＣ薄膜キャパシタ
ＣＣ複合キャパシタ
ＰＣプリント回路基板
Ｐピン
１誘電体（セラミック）層
２内層電極
３表面電極
４接着層
６ハンダバンプ
７導電性樹脂体
８支持基板
９電極層
１０誘電体層
１１電極層
１２絶縁保護層
１３バリア金属層
１４配線
１５フレキシブルプリント基板

Claims

絶縁表面を有する支持基板と、
前記支持基板上に形成された第１の電極層と、
前記第１の電極層の上に形成された第１の誘電体薄膜と、
前記第１の誘電体薄膜の上に形成され、複数の開口部を有する第２の電極層と、
前記第２の電極層上方を覆う絶縁層と、
前記絶縁層、第２の電極層の開口部、誘電体薄膜を通って、前記第１の電極層に接続された複数の第１組の端子と、
前記絶縁層を貫通し、前記第２の電極層に接続された複数の第２組の端子と、を有する薄膜キャパシタと；
前記支持基板裏面側に結合され、交互に積層された電極層とセラミック層とであって、電極層が交互に２つの側面に引き出された電極層とセラミック層と、前記２つの側面上に形成され、引き出された電極と電気的に接続された２つの表面電極とを有する積層セラミックキャパシタと；
前記２つの表面電極を前記第１組および第２組の端子から選択された内部接続用端子に電気的に接続する接続導電部と；
を有する複合キャパシタ。
さらに、前記内部接続用端子以外の前記第１組および第２組の端子の上に形成され、前記絶縁層上方に突出するバンプを有する請求項１記載の複合キャパシタ。
前記第１組および第２組の端子は、前記絶縁層上で、複数の列状に配置され、前記薄膜キャパシタのインダクタンスが前記積層セラミックキャパシタのインダクタンスより小さい請求項１又は２記載の複合キャパシタ。
前記積層セラミックキャパシタの容量が、前記薄膜キャパシタの容量より大きい請求項３記載の複合キャパシタ。
前記薄膜キャパシタが、前記積層セラミックキャパシタの表面電極間の距離より短い第１方向の幅を有し、前記薄膜キャパシタの支持基板が接着層により前記積層セラミックキャパシタの表面電極間に接着されている請求項１〜４のいずれか１項記載の複合キャパシタ。
さらに、前記薄膜キャパシタの裏面から側面を回り上面に達し、外側表面に配線を有するフレキシブルプリント基板；を有し、
前記接続導電部が前記フレキシブルプリント基板の配線と、前記表面電極および前記内部接続用端子とを接続する導電部を含む請求項１〜４のいずれか１項記載の複合キャパシタ。
さらに他の積層セラミックキャパシタ；を有し、
前記他の積層セラミックキャパシタも前記支持基板裏面側で、前記フレキシブルプリント基板の配線に接続されている請求項６記載の複合キャパシタ。
前記薄膜キャパシタが、さらに前記第２の電極層の上に形成された第２の誘電体薄膜、その上に形成された第３の電極層を含む請求項１〜７のいずれか１項記載の複合キャパシタ。
前記第１の誘電体薄膜がペロブスカイト構造を有する酸化物で形成されている請求項１〜８のいずれか１項記載の複合キャパシタ。