JPH08162368A - 複合型積層コンデンサ - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 単一の部品でありながら広い周波数範囲にわ
たり低いインピーダンス値を実現し得る積層コンデンサ
を提供する。 【構成】 誘電体セラミックスよりなる焼結体１２内に
内部電極１５ａ，１５ｂをセラミック層を介して重なり
合わせることにより第１のコンデンサ素子１５を、内部
電極１６ａ，１６ｂをセラミック層を介して重なり合わ
せることにより静電容量の相対的に小さな第２のコンデ
ンサ素子１６を構成し、第１，第２のコンデンサ素子１
５，１６を焼結体１２の外表面に形成された第１，第２
の外部電極１３，１４間に並列に接続してなる複合型積
層コンデンサ１１。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、積層コンデンサに関
し、特に、複数のコンデンサ素子が一対の外部電極間に
並列に接続された構成を有する複合型の積層コンデンサ
に関する。

【０００２】

【従来の技術】コンデンサは、その構成に応じて所定の
インピーダンス−周波数特性を有する。一般に、大容量
のコンデンサでは、低周波域におけるインピーダンスは
図１に示すように低いが、周波数が高くなるにつれてイ
ンピーダンスが大きくなる。従って、低周波域から高周
波域までの広い範囲にわたりインピーダンスをある程度
以下の値とするために、従来、複数のコンデンサを用い
ていた。すなわち、図２に略図的平面図で示すように、
回路基板上の信号ライン１，２間に、静電容量が相対的
に大きな第１の積層コンデンサ３を接続し、かつ静電容
量が相対的に小さな第２の積層コンデンサ４を積層コン
デンサ３と並列に接続していた。

【０００３】このような積層コンデンサ３，４を並列に
接続した構成では、図３に実線Ａで示すように、インピ
ーダンス値が広い周波数範囲にわたり低められている。
なお、図３における破線Ｂは、静電容量の大きな積層コ
ンデンサ３のインピーダンス−周波数特性を、破線Ｃ
は、静電容量の小さな積層コンデンサ４のインピーダン
ス−周波数特性を示す。

【０００４】

【発明が解決しようとする課題】上記のように、静電容
量の異なる複数のコンデンサを回路基板上において並列
に接続することにより、低周波域から高周波域までの広
い範囲にわたり良好なインピーダンス特性を一応得るこ
とができる。

【０００５】しかしながら、図３に示した実線Ａで示す
インピーダンス特性を得るために、複数個の積層コンデ
ンサ３，４を用意しなければならず、かつ複数個の積層
コンデンサ３，４を回路基板上に実装しなければならな
かった。従って、図３に示したインピーダンス特性を得
るために、電子機器の組み立て作業が煩雑化するという
問題があった。加えて、回路基板上に複数の積層コンデ
ンサを実装しなければならないため、実装密度が低下
し、機器の大型化を招くという問題もあった。

【０００６】よって、本発明の目的は、広い周波数範囲
にわたりインピーダンス値を低めることができ、それに
よって良好なバイパス特性を得ることを可能とする複合
型の積層コンデンサを提供することにある。

【０００７】

【課題を解決するための手段】本発明は、セラミック焼
結体と、セラミック焼結体の外表面に形成された第１，
第２の外部電極と、第１，第２の外部電極間において互
いに並列に接続されておりかつ容量値が異なる第１，第
２のコンデンサ素子が構成されるように、上記セラミッ
ク焼結体に形成された複数の内部電極とを備えることを
特徴とする、複合型積層コンデンサである。

【０００８】本発明においては、上記のように第１，第
２の外部電極間において並列に第１，第２のコンデンサ
素子が構成されている。この第１，第２のコンデンサ素
子は、容量値が異なるように構成されており、それによ
って第１，第２のコンデンサ素子によるインピーダンス
−周波数特性を利用することにより、全体として広い周
波数範囲にわたり低いインピーダンスを実現することが
可能とされている。

【０００９】本発明において、第１，第２のコンデンサ
素子の静電容量を異ならせる形態としては、下記のもの
が挙げられる。例えば、第１の例としては、第１のコン
デンサ素子における内部電極の重なり面積と、第２のコ
ンデンサ素子における内部電極の重なり面積とを異なら
せる構造が挙げられる。また、第２の例としては、第１
のコンデンサ素子と第２のコンデンサ素子との間で、内
部電極の積層数を異ならせた構造が考えられる。第３の
例としては、第１のコンデンサ素子と第２のコンデンサ
素子とで、内部電極間で挟まれるセラミック層の厚みを
異ならせる構造が挙げられる。さらに、第４の例として
は、第１，第２のコンデンサ素子において、セラミック
焼結体を構成している材料の組成を異ならせ、それによ
って第１，第２のコンデンサ素子の静電容量を異ならせ
る構造が挙げられる。

【００１０】また、第１，第２のコンデンサ素子の焼結
体内における配置についても、第１，第２のコンデンサ
素子を構成するための内部電極が焼結体において横方向
に並べられていてもよく、あるいは焼結体の厚み方向に
おいて、第１，第２のコンデンサ素子が順に並べられて
いてもよい。

【００１１】さらに、本発明は、上記のように容量値の
異なる第１，第２のコンデンサ素子が焼結体内に構成さ
れていることを特徴とするものであるが、第１，第２の
コンデンサ素子に加えて、さらに、１つ以上の第３のコ
ンデンサ素子を構成してもよい。この場合、１つ以上の
第３のコンデンサ素子としては、第１，第２のコンデン
サ素子の一方と静電容量が等しいものであってもよい。
あるいは、複合型積層コンデンサ内の全てのコンデンサ
素子の静電容量が異なるように構成されていてもよい。

【００１２】さらに、焼結体の外表面に形成される第
１，第２の外部電極は、従来の積層コンデンサと同様
に、焼結体の外側面のうち向かい合う一対の側面に形成
されていてもよく、その場合には、従来の積層コンデン
サと同様に取り扱うことができ、望ましい。もっとも、
第１，第２の外部電極は、積層体の外表面において、両
者が短絡しない限り、適宜の位置に形成することが可能
である。

【００１３】

【発明の作用及び効果】本発明の複合型積層コンデンサ
では、第１，第２の外部電極間において、互いに並列に
第１，第２のコンデンサ素子が接続されており、第１，
第２のコンデンサ素子の静電容量が異ならされている。
従って、第１，第２のコンデンサ素子の各インピーダン
ス特性を利用することにより、低周波域から高周波域ま
での広い周波数範囲にわたり低いインピーダンス値を実
現することができる。よって、本発明の複合型積層コン
デンサを利用することにより、良好なバイパス特性を得
ることが可能となる。

【００１４】また、本発明の複合型積層コンデンサは、
単一の部品で、上記のような広帯域にわたる低インピー
ダンス特性を実現し得るものであるため、従来の複数の
積層コンデンサを利用した例に比べ、実装密度を高める
ことができ、かつ実装に係る作業やコストを低減するこ
とも可能となる。

【００１５】また、セラミックコンデンサであるため、
極性を有しない。従って、本発明の複合型積層コンデン
サでは、自動機による実装も容易に行い得る。

【００１６】

【実施例の説明】以下、図面を参照しつつ本発明の非限
定的な実施例を説明することにより、本発明を明らかに
する。

【００１７】図４は、本発明の第１の実施例に係る複合
型積層コンデンサを示す斜視図である。複合型積層コン
デンサ１１は、チタン酸バリウムなどの誘電体セラミッ
クスよりなるセラミック焼結体１２を有する。セラミッ
ク焼結体１２の両端面には、第１の外部電極１３及び第
２の外部電極１４が形成されている。第１，第２の外部
電極１３，１４は、セラミック焼結体１２の端面に導電
ペーストを塗布し、焼き付けることにより形成されてい
る。もっとも、第１，第２の外部電極１３，１４は、蒸
着、メッキ、スパッタリング等の薄膜形成法により形成
されていてもよい。

【００１８】複合型積層コンデンサ１１の特徴は、内部
に第１，第２のコンデンサ素子が互いに並列に接続され
ていることにある。これを、図５を参照して説明する。
図５（ａ）及び（ｂ）は、複合型積層コンデンサ１１の
縦断面図及び横断面図である。

【００１９】複合型積層コンデンサ１１の焼結体１２内
には、第１のコンデンサ素子１５及び第２のコンデンサ
素子１６が構成されている。第１のコンデンサ素子１５
は、複数の内部電極１５ａ，１５ｂを、セラミック層を
介して重なり合うように配置することにより構成されて
おり、第１，第２の外部電極１３，１４間において通常
の積層コンデンサと同様に構成されている。

【００２０】他方、第２のコンデンサ素子１６も、複数
の内部電極１６ａ，１６ｂがセラミック層を介して重な
り合うように構成されており、それによって第１，第２
の外部電極１３，１４間において通常の積層コンデンサ
と同様にしてコンデンサ素子が構成されている。

【００２１】第１，第２のコンデンサ素子１５，１６
は、図５から明らかなように、内部電極の重なり面積が
異なるように構成されている。すなわち、第１のコンデ
ンサ素子１５を構成している内部電極１５ａと、該内部
電極１５ａと重なり合わされる内部電極１５ｂとの重な
り面積が、第２のコンデンサ素子１６側における内部電
極１６ａ，１６ｂ間の重なり面積よりも大きくなるよう
にされている。従って、本実施例では、第１のコンデン
サ素子１５が、第２のコンデンサ素子１６よりも取得静
電容量が大きくなるように構成されている。

【００２２】上記のように、容量値の異なる第１，第２
のコンデンサ素子１５，１６を構成することにより、本
実施例の複合型積層コンデンサは、図９に示す等価回路
を構成することになり、そのインピーダンス−周波数特
性は図１０に実線Ｘで示す通りとなる。なお、図１０に
おける破線Ｙは第１のコンデンサ素子１５のインピーダ
ンス−周波数特性を、一点鎖線Ｚは第２のコンデンサ素
子１６のインピーダンス−周波数特性を示す。図１０か
ら明らかなように、容量値の異なる第１，第２のコンデ
ンサ素子１５，１６を外部電極１３，１４によって電気
的に並列に接続することにより、実線Ｘで示すように、
広い周波数範囲にわたり低いインピーダンス値を実現し
得ることがわかる。

【００２３】従って、本実施例によれば、広い周波数範
囲にわたり低いインピーダンス値を実現することができ
る。すなわち、従来の２個の積層コンデンサ３，４を利
用した図３に示した特性と同様の特性を、単一の複合型
積層コンデンサ１１を用いて実現することができる。よ
って、従来例に比べて、実装コスト及び実装作業を低減
することができ、かつ回路基板上における実装密度を高
めることが可能となる。

【００２４】なお、複合型積層コンデンサ１１は、上記
のようにセラミック焼結体１２内に上記内部電極１５
ａ，１５ｂ及び１６ａ，１６ｂをセラミック層を介して
積層し、外部電極１３，１４で並列接続した構成を有す
るものに過ぎないため、従来から周知の積層コンデンサ
の製造方法に従って容易に製造することができる。

【００２５】第１の実施例の複合型積層コンデンサ１１
では、第１，第２のコンデンサ素子１５，１６は、セラ
ミック焼結体１１内において横方向に並設されており、
かつ各積層コンデンサ素子１５，１６における内部電極
間のセラミック層の厚みは等しくされていた。これに対
して、内部電極間のセラミック層の厚みや第１，第２の
コンデンサ素子の構成位置や材料を変更することによ
り、同様に、第１，第２の外部電極１３，１４間に容量
の異なる複数の積層コンデンサ素子を互いに並列に構成
することができる。このような例を、以下、図６〜図８
を参照して説明する。

【００２６】図６は、第２の実施例に係る複合型積層コ
ンデンサを示す図であり、図６（ａ）は平面断面図を、
（ｂ）は横断面図を示す。第２の実施例の複合型積層コ
ンデンサ２１では、焼結体１２内において、第１のコン
デンサ素子２５を構成するために、複数の内部電極２５
ａ，２５ｂがセラミック層を介して重なり合わされてい
る。他方、第２のコンデンサ素子２６は、複数の内部電
極２６ａ，２６ｂをセラミック層を介して重なり合うよ
うに配置することにより構成されている。但し、本実施
例では、第１のコンデンサ素子２５の静電容量が第２の
コンデンサ素子２６の静電容量よりも大きくなるよう
に、第１のコンデンサ素子２５と第２のコンデンサ素子
２６とでは、内部電極の積層数が異ならされている。す
なわち、第１の積層コンデンサ素子２５に比べて、第２
の積層コンデンサ素子２６では、内部電極積層数が低減
されており、それによって静電容量が低くされている。

【００２７】図７は、本発明の第３の実施例に係る複合
型積層コンデンサを示す図であり、図７（ａ）は平面断
面図を、図７（ｂ）は横断面図を示す。複合型積層コン
デンサ３１では、焼結体１２の厚み方向に順に第１のコ
ンデンサ素子３５及び第２のコンデンサ素子３６が構成
されている。ここでは、第１のコンデンサ素子３５は、
内部電極３５ａ，３５ｂをセラミック層を介して重なり
合わせることにより構成されており、他方、第２のコン
デンサ素子３６は内部電極３６ａ，３６ｂをセラミック
層を介して重なり合わせることにより構成されている。
また、第１のコンデンサ素子３５の静電容量を第２のコ
ンデンサ素子３６の静電容量に比べて高くするために、
内部電極３５ａ，３５ｂ間のセラミック層の厚みに比べ
て、内部電極３６ａ，３６ｂ間の厚みが大きくされてい
る。また、内部電極積層数についても、第１のコンデン
サ素子３５の方が第２のコンデンサ素子３６に比べて多
くされている。

【００２８】図８は、本発明の第４の実施例に係る複合
型積層コンデンサを説明するための図であり、図８
（ａ）は平面断面図、図８（ｂ）は横断面図を示す。複
合型積層コンデンサ４１では、焼結体１２の厚み方向に
おいて第１のコンデンサ素子４５と、第２のコンデンサ
素子４６とが順に構成されている。ここでは、第１のコ
ンデンサ素子４５は複数の内部電極４５ａ，４５ｂをセ
ラミック層を介して重なり合わせることにより構成され
ており、他方、第２の積層コンデンサ素子４６において
も複数の内部電極４６ａ，４６ｂが同様に積層されてい
る。また、コンデンサ素子４５とコンデンサ素子４６で
は、内部電極の積層数及び内部電極間のセラミック層の
厚みは等しくされている。

【００２９】但し、焼結体１２は、積層コンデンサ素子
４５が構成されている第１の焼結体部分１２ａと、第２
のコンデンサ素子４６が構成されている第２の焼結体部
分１２ｂとを有する。そして、焼結体部分１２ａ，１２
ｂは、その材料組成が異ならされており、第１の焼結体
部分１２ａを構成しているセラミックスの比誘電率が、
第２の焼結体部分１２ｂを構成しているセラミックスの
比誘電率に比べて高くされている。従って、第１のコン
デンサ素子４５の静電容量が第２のコンデンサ素子４６
の静電容量よりも高くされている。

【００３０】上記のように、第１，第２のコンデンサ素
子の容量値を異ならせる構造としては、第１〜第４の実
施例に示した各構造を適宜採用することができ、かつこ
れらの構造を任意に組み合わせることも可能である。

【図面の簡単な説明】

【図１】積層コンデンサのインピーダンス−周波数特性
を示す図。

【図２】従来の積層コンデンサを２個使用した回路構成
を説明するための模式的平面図。

【図３】図２に示した構成によるインピーダンス−周波
数特性を説明するための図。

【図４】本発明の第１の実施例の複合型積層コンデンサ
を示す斜視図。

【図５】（ａ）及び（ｂ）は、第１の実施例の複合型積
層コンデンサの平面断面図及び横断面図。

【図６】本発明の第２の実施例の複合型積層コンデンサ
の平面断面図及び横断面図。

【図７】（ａ）及び（ｂ）は、それぞれ、本発明の第３
の実施例の複合型積層コンデンサの平面断面図及び横断
面図。

【図８】（ａ）及び（ｂ）は、本発明の第４の実施例の
複合型積層コンデンサの平面断面図及び横断面図。

【図９】本発明の複合型積層コンデンサの等価回路を示
す図。

【図１０】第１の実施例の複合型積層コンデンサのイン
ピーダンス−周波数特性を説明するための図。

【符号の説明】

１１…複合型積層コンデンサ １２…焼結体 １２ａ…第１の焼結体部分 １２ｂ…第２の焼結体部分 １３，１４…第１，第２の外部電極 １５…第１のコンデンサ素子 １５ａ，１５ｂ…内部電極 １６…第２のコンデンサ素子 １６ａ，１６ｂ…内部電極 ２１…複合型積層コンデンサ ２５…第１のコンデンサ素子 ２６…第２のコンデンサ素子 ３１…複合型積層コンデンサ ３５…第１のコンデンサ素子 ３６…第２のコンデンサ素子 ４１…複合型積層コンデンサ ４５…第１のコンデンサ素子 ４６…第２のコンデンサ素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 セラミック焼結体と、 前記セラミック焼結体の外表面に形成された第１，第２
   の外部電極と、 前記第１，第２の外部電極間において互いに並列に接続
   されておりかつ容量値が異なる第１，第２のコンデンサ
   素子が構成されるように、前記セラミック焼結体内に形
   成された複数の内部電極を備える、複合型積層コンデン
   サ。