JPH04257112A - 積層チップｔ型フィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＭＩ除去フィルタと
して用いられるインダクタとコンデンサとから構成され
た積層チップＴ型フィルタ、特にＥＭＩを除去するとと
もにサージ吸収能力を備えた積層チップＴ型フィルタに
関する。

【０００２】

【従来の技術】従来から積層チップバリスタ及び積層チ
ップインダクタはそれぞれ単独のものが知られている。 また積層チップ部品のＥＭＩ除去用Ｔ型フィルタとして
、■積層チップコイル２素子と積層チップコンデンサ１
素子とを積層する等してワンチップに搭載し、同時焼成
して一体化したもの、■チップインダクタ２素子と積層
コンデンサ１素子とを組み合わせて接着又は埋め込んで
ワンチップに一体化したもの等があった。これらの積層
チップＴ型フィルタは、チップインダクタ２個と積層コ
ンデンサ１個とを組み合わせてＴ型等価回路を構成し、
ＥＭＩ除去用フィルタとして使用している。

【０００３】

【発明が解決しようとする課題】しかしながら、上記の
従来の積層チップＴ型フィルタは、いずれの場合もイン
ダクタ２素子と積層チップコンデンサ１素子とを組み合
わせたものであり、サージ吸収効果がない。そのため、
上記の従来の積層チップＴ型フィルタを使用したワープ
ロ、パソコン等の電子機器においてキーボード等からデ
ータを入力する場合には、人体からでる静電気が入るの
を阻止できず、ＩＣ，ＬＳＩ等を損傷するおそれがあっ
た。本発明は、このような事情に鑑みてなされたもので
あり、小型であって、ＥＭＩをよく除去するとともにサ
ージ吸収能力を備えた積層チップＴ型フィルタを提供す
ることを目的としている。

【０００４】

【課題を解決するための手段】本発明に係る積層チップ
Ｔ型フィルタは、帯状導体線路が形成されたフェライト
シートが積層されてなる積層チップインダクタ２素子と
、このインダクタに対向電極を有するバリスタシートが
積層されてなる積層チップコンデンサ１素子とからなり
、この積層チップコンデンサの一方の対向電極と前記帯
状導体線路とを接続するスルーホールが前記フェライト
シート又は前記バリスタシートに設けられ、他方の対向
電極に２方向に延びて引出し電極が形成されていること
を特徴とする。

【０００５】

【作用】本発明は、上記のように構成されているので、
帯状導体線路のターン数やフェライトシートの材質を変
える等によりインダクタンスを変更できるから、周波数
特性が良好なものを比較的容易に選択できるとともに小
型になる。さらに、積層チップコンデンサについても、
バリスタ層の材質、厚み、対向電極の面積を調整する等
により容量を変更できるから、周波数特性が良好なもの
を比較的容易に選択できるとともに小型になる。積層チ
ップコンデンサの一方の対向電極と前記帯状導体線路と
をスルーホールにより接続しているので分岐インダクタ
ンスや浮遊容量による影響を減らすことができる。さら
に、サージ電圧が発生した場合は、バリスタにより吸収
するので、高電圧によりＩＣ，ＬＳＩ等が損傷するおそ
れがなくなる。従って、本発明の積層チップＴ型フィル
タは、極めて小型で周波数特性のよい信頼性の高いＥＭ
Ｉ除去能力を有するとともに、サージ吸収能力を有する
。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図３において、１は積層チップＴ型フィル
タで、２素子からなる積層チップインダクタ２と１素子
からなる積層チップコンデンサ３とが積層され一体化さ
れ、外形が直方体をなしている。積層チップインダクタ
２は、図３に示すように、フェライトシート２ａ，２ｂ
，２ｃ，２ｆ及び帯状導体線路４ａ，４ｂ及び５ａ，５
ｂがそれぞれ形成されたフェライトシート２ｄ，２ｅが
積層されて一体化されて２素子形成されている。積層チ
ップインダクタ２に積層される積層チップコンデンサ３
は、表面に互いに対向して対向第１及び第２電極１０ａ
，１０ｂが形成されたバリスタシート３ａ，３ｂ並びに
電極がないバリスタシート３ｃ，３ｄ，３ｅが積層され
、一体化されて形成されている。積層チップインダクタ
２の積層チップコンデンサ３に対向する面には電極がな
いフェライトシート２ｆが介在している。

【０００７】帯状導体線路４ａ，４ｂは、フェライトシ
ート２ｄの表面にそれぞれ略コの字状にシートの中央部
で中心線に略左右対象に開口部が外側に向いて屈曲され
て形成され、帯状導体線路４ａ，４ｂの一方の端はそれ
ぞれ図３上で両側の端部に沿って形成された引出し電極
６ａ，６ｂに接続され、やや短く形成された他方の端に
はそれぞれ左右対象にスルーホール７ａ，７ｂが設けら
れている。帯状導体線路５ａ，５ｂは、それぞれスルー
ホール７ａ，７ｂに対向する位置に一端を有し、他端に
スルーホール８ａ，８ｂがそれぞれ設けられた一部が切
り欠かれて有端な略ロの字形に形成されている。スルー
ホール８ａ，８ｂに対向する位置のフェライトシート２
ｆには、スルーホール９ａ，９ｂが設けられている。

【０００８】帯状導体線路５ａ，５ｂの形成されている
フェライトシート２ｅに隣接して、帯状導体線路も引出
し電極も形成されていないフェライトシート２ｆを積層
し、スルーホールをはんだ、導電性の接着剤、又は導電
材等により導通させ一体化し、積層チップインダクタを
２素子形成する。各フェライトシート２ａ〜２ｆは、Ｍ
ｎ−Ｚｎ系フェライト、Ｎｉ−Ｚｎ系フェライト等の磁
性体の粉末から粉末プレス法、押出法、流し込み法、シ
ート法等により成形される。帯状導体線路及び電極は、
塗布、印刷、メッキ、スパッタリング等により形成され
る。帯状導体線路が形成されたフェライトシート２ｄ，
２ｅ等を順次重ねて、帯状導体線路４ａ，５ａに接続し
て所望本数を接続するとともに、帯状導体線路４ｂ，５
ｂに接続して所望本数をと順次接続すると、巻き数の多
い所望のインダクタンスのインダクタ２素子を形成する
ことができる。帯状導体線路も引出し電極も形成されて
いないフェライトシート２ｆを介して積層チップコンデ
ンサ３をインダクタに積層する。このフェライトシート
２ｆの層は密着性を高めるため複数枚であっても又はバ
リスタシートであっても差し支えない。このように帯状
導体線路も引出し電極も形成されていないシートが介在
することにより、磁束のもれが減り、小型化できるとと
もに実装密度を高めることができる。

【０００９】積層チップコンデンサ３は、図３に示すよ
うに、バリスタシート３ａ，３ｂにそれぞれ形成された
対向第１及び第２電極１０ａ，１０ｂが対向せしめられ
ているとともに、バリスタシート３ａ，３ｂ，３ｃ，３
ｄ，３ｅが順次積層されて一体化されて１素子として形
成されている。バリスタシート３ａの対向第１電極１０
ａは、帯状導体線路５ａ，５ｂのそれぞれに設けられた
スルーホール８ａ，８ｂにフェライトシート２ｆのスル
ーホール９ａ，９ｂを介して導通される。バリスタシー
ト３ｂには対向第２電極１０ｂが前記対向第１電極１０
ａに対向して形成され、この対向第２電極１０ｂから引
出し電極１１が端縁に延びて２箇所形成されている。

【００１０】バリスタシート３ａ，３ｂ，３ｃ，３ｄ，
３ｅは非直線性抵抗のセラミックスである酸化亜鉛（Ｚ
ｎＯ）系、酸化錫（ＳｎＯ２　）系、チタン酸バリウム
（ＢａＴｉＯ３　）系、チタン酸ストロンチウム（Ｓｒ
ＴｉＯ３　）系等の各種のバリスタセラミクス材料から
成形され、このバリスタシートからバリスタ層が形成さ
れている。２素子からなる積層チップインダクタ２と１
素子からなる積層チップコンデンサ３とを積層して直方
体のブロックとし、外部電極１２ａ，１２ｂ及び１３が
図１に示すようにして形成される。すると図２に示す等
価回路の積層チップＴ型フィルタが得られる。

【００１１】この積層チップＴ型フィルタの積層チップ
インダクタと積層チップコンデンサは、帯状導体線路の
形成されてないフェライトシートを介在して積層されて
いるので、磁束の密閉がよくなり、インダクタを小型化
できるとともに、順次スルーホールを介して帯状導体線
路を接続して導通することにより、所望のインダクタン
ス値のインダクタとすることができる。また、積層チッ
プコンデンサについても積層する形式とすることにより
小型化できるとともに、所望のコンデンサ容量値のもの
を選択するのが容易となる。それゆえ、この積層チップ
Ｔ型フィルタは、小型化できるとともに、所望の周波数
特性とすることが比較的容易となり、また、コンデンサ
をバリスタシートで構成しているのでサージ電圧等の異
常な電圧が負荷しても、バリスタの非直線性抵抗により
コンデンサの抵抗が急激に減少して接続されたアースに
電流を流してＩＣ，ＬＳＩ等に異常な電圧がかからない
ようすることができる。

【００１２】図４は、他の実施例の一部の構成を示す分
解斜視図である。図４において、積層チップインダクタ
２２は、フェライトシート２２ａ，２２ｂ，２２ｃ及び
帯状導体線路２４ａ，２４ｂがそれぞれ形成されたフェ
ライトシート２２ｄ，２２ｅが積層されて一体化されて
形成され１素子を構成している。積層チップインダクタ
２２に積層される積層チップコンデンサ２３は、表面に
互いに対向して対向第１及び第２電極３０ａ，３０ｂが
形成されたバリスタシート２３ａ，２３ｂが積層されて
一体化されて形成され１素子を構成している。この積層
チップコンデンサ２３に積層されるチップインダクタ３
４は、帯状導体線路２５ａ，２５ｂがそれぞれ形成され
たフェライトシート３４ａ，３４ｂ及び電極がないフェ
ライトシート３４ｃ，３４ｄ，３４ｅが積層されて一体
化されて形成され１素子を構成している。

【００１３】帯状導体線路２４ａ，２４ｂは、フェライ
トシート２２ｄの表面に略コの字状に屈曲されて形成さ
れ、帯状導体線路２４ａの一方の端はそれぞれ図４上で
左側の端部に沿って形成された引出し電極２６ａに接続
され、やや短く形成された他方の端にはスルーホール２
７ａが設けられている。フェライトシート２２ｅの表面
に帯状導体線路２４ｂが一部切り欠かれて有端な略ロの
字状に形成されている。この帯状導体線路２４ｂは、ス
ルーホール２７ａに対向する位置に一端を有し、他端に
スルーホール２７ｂが設けられている。このスルーホー
ル２７ｂは積層チップコンデンサ３３の対向第１電極３
０ａに接続されるようになっている。

【００１４】バリスタシート２３ａには、ここに形成さ
れた対向第１電極３０ａに導通するスルーホール２９ａ
が設けられている。バリスタシート２３ｂの対向第２電
極３０ｂは、一部が切り欠かれて形成され、そこにスル
ーホール２９ａと導通するスルーホール２９ｂが設けら
れている。また、対向第２電極３０ｂから引出し電極３
１が端縁に延びて２箇所形成されている。

【００１５】積層チップインダクタ３４は、帯状導体線
路２５ａ，２５ｂがそれぞれ形成されたフェライトシー
ト３４ａ，３４ｂ及びフェライトシート３４ｃ〜３４ｅ
が積層されて一体化されて１素子を構成している。帯状
導体線路２５ａは一部切り欠かれて有端な略ロの字状に
形成され、一端が対向第１電極３０ａに導通するスルー
ホール２９ａに対向する位置に形成され、他端にスルー
ホール２８が形成されている。帯状導体線路２５ｂは略
コの字状に形成され、一方の端はスルーホール２８に対
向する位置近辺に延び、他方の端はシートの端部に延び
、端部に形成された引出し電極２６ｂに接続している。 積層チップインダクタ２２と積層チップコンデンサ２３
と積層チップインダクタ３４とを積層して直方体のブロ
ックとし、上記実施例と同様にして外部電極を形成して
図２に示すような等価回路の積層チップＴ型フィルタが
得られる。

【００１６】この積層チップＴ型フィルタのインダクタ
ンスは、シートの材質、帯状導体線路をスルーホールを
介して順次接続して導通するターン数等を変えることに
より変更でき、容量は、バリスタシートの材質、厚み、
対向電極の面積を変えることにより変更できるから所望
周波数特性のものを選択することが容易になる。また、
この積層チップＴ型フィルタは、積層して形成すること
により小型化することができるとともに、ＥＭＩを良く
除去することができ、さらにサージ電圧等の異常な電圧
が負荷しても、バリスタの非直線性抵抗によりコンデン
サの抵抗が急激に減少して接続されたアースに電流を流
してＩＣ，ＬＳＩ等に異常な電圧がかからないようする
ことができる。

【００１７】図５は、外部電極の他の実施例を示す斜視
図であり、図３の引出し電極に接続した外部電極３３は
帯状に積層チップＴ型フィルタの周囲を巻いて形成して
いる。

【００１８】以上のように本発明に係る積層チップＴ型
フィルタは、積層により所望の値のインダクタンス及び
容量のものを選択することができ、一層小型化でき、所
望の周波数特性のものも比較的容易に選択でき、減衰特
性の悪化を少なくして性能よくＥＭＩを除去することが
できる。さらにコンデンサをバリスタで構成しているの
でサージ電圧等の異常な電圧を吸収することができる。 なお、上記実施例において、積層チップインダクタと積
層チップコンデンサの隣接する面には電極がないフェラ
イトシートが介在している例について説明したが、フェ
ライトシートに限られるものではなく、バリスタシート
であってもよいし、両方を用いてもよいし、複数枚であ
ってもよい。その他、本発明は上記実施例に限定されず
要旨を逸脱しない範囲において種々の変更、修正実施が
可能である。

【００１９】

【発明の効果】本発明によれば、フェライトシートから
なる積層チップインダクタ２素子と、バリスタシートか
らなる積層チップコンデンサ１素子とが積層されてなる
ので、小型にでき、しかも周波数特性の調整も比較的容
易にでき、信頼性の高い高性能なＥＭＩ除去能力を有す
るとともに、サージ電圧も吸収することができる面実装
タイプの積層チップＴ型フィルタとなる。

【００２０】

【図面の簡単な説明】

【図１】本発明に係る積層チップＴ型フィルタの斜視図
である。

【図２】その等価回路図である。

【図３】その一部の構成を示す分解斜視図である。

【図４】本発明の他の実施例の一部の構成を示す分解斜
視図である。

【図５】本発明に係る積層チップＴ型フィルタの外部電
極の他の実施例を示す斜視図である。

【符号の説明】

１　　積層チップＴ型フィルタ ２，２２，３４　　積層チップインダクタ２ａ〜２ｆ，
２２ａ〜２２ｅ，３４ａ〜３４ｅ　　フェライトシート ３，２３　　積層チップコンデンサ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　帯状導体線路が形成されたフェライト
   シートが積層されてなる積層チップインダクタ２素子と
   、このインダクタに隣接して対向電極を有するバリスタ
   シートが積層されてなる積層チップコンデンサ１素子と
   からなり、この積層チップコンデンサの一方の対向電極
   と前記帯状導体線路とを接続するスルーホールが前記フ
   ェライトシート又は前記バリスタシートに設けられ、他
   方の対向電極に２方向に延びて引出し電極が形成されて
   いることを特徴とする積層チップＴ型フィルタ。