JP4864313B2 - 薄膜キャパシタ基板、その製造方法、及び、半導体装置 - Google Patents
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Description
特に、配線の引き回しによるインダクタンスの増加は、デカップリングキャパシタの高周波特性を妨げている。
図18は、従来のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ70に設けた上面パッド71を半導体集積回路素子80に設けたはんだバンプ81と接続するともに、キャパシタ内蔵インターポーザ70に設けた下面パッド72をパッケージ基板90に設けたはんだバンプ91と接続する。
図19は、従来の他のキャパシタ内蔵インターポーザを用いた半導体装置の概略的構成図であり、キャパシタ内蔵インターポーザ70を設けた上面パッド71を半導体集積回路素子80に設けたはんだバンプ81と接続するとともに、キャパシタ内蔵インターポーザ70をパッケージ基板110に設けた凹部111内に収容し、キャパシタ内蔵インターポーザ70に設けた下面パッド72をパッケージ基板110に設けたはんだバンプ112と接続する。
また、インターポーザは素子間接続数が増加するので信頼性の面でも問題がある。
図1参照
上記課題を解決するために、本発明は、半導体集積回路素子11を実装し電気的に接続するパッケージ基板9に設けたはんだバンプ10が貫通するように前記パッケージ基板9上に載置するための薄膜キャパシタ基板であって、前記はんだバンプ10の位置に対応する部分をくり貫いた貫通孔8を有するシリコン基板と、前記シリコン基板上に順次積層した下部電極3、誘電体層4及び上部電極5からなる複数の薄膜キャパシタ1と、前記薄膜キャパシタ1を覆う絶縁樹脂層6と、前記上部電極5の一部を露出するように前記絶縁樹脂層6に設けた第1の開口部と、前記下部電極3の互いに対向する一方の端部を露出するように形成し、前記貫通孔8より大径の第2の開口部と、前記下部電極3の互いに対向する他方の端部を露出しないように形成し、前記貫通孔8より大径の第3の開口部と、を少なくとも有するとともに、前記第1の開口部において前記上部電極5と接続するとともに、前記第3の開口部の側壁部に延在して前記はんだバンプ10との接続部となる第1の配線層7と、前記下部電極3と接続するとともに、前記第2の開口部の側壁部に延在して前記はんだバンプ10との接続部となる第2の配線層7と、を少なくとも有し、前記第1の配線層7及び前記第2の配線層7が、前記上部電極5及び前記下部電極3と異なる材料からなり、且つ、前記貫通孔8と前記第2の開口部及び前記第3の開口部とが連通していることを特徴とする。
また、上部電極5及び下部電極3と異なる材料からなる配線層7によってはんだバンプ10と電気的に接続することになるので、接続信頼性を向上することができる。
図2参照
まず、厚さが、例えば、0.3mmの単結晶シリコン基板21の表面に熱酸化により厚さが、例えば、0.5μmのSiO2 膜22を形成したのち、スパッタリング法を用いて厚さが、例えば、20nmのTiO2 膜23及び厚さが、例えば、200nmのPt下部電極24を順次堆積させる。
なお、シリコンは30μm〜50μm程度に薄く研磨しても割れにくいため、本発明の実施に好適である。
このBSTは、バルクで1500の比較的大きな比誘電率を有し、小型で大容量のキャパシタを実現するのに有効な材料である。
この場合の薄膜状態のBST膜25の比誘電率は400で、誘電損失は1%以下であった。
なお、隣接する開口27の距離は、例えば、100μmとする。
次いで、レジストマスクを除去したのち、新たにフォトリソグラフィ法によりレジストマスク(図示を省略)を形成した後、Arイオンミリング法を用いて、Pt下部電極24の露出部を順次除去して開口28を形成する。
この時、開口28におけるPt下部電極24のBST膜25端部からの長さは、例えば、一端側では20μmとし、他端側では10μmとする。
次いで、Pt上部電極26或いはPt下部電極24とコンタクトを取るために、レジストプロセスによって、適宜エッチング処理を行ないCu配線層34を形成する。
この時、開口31に残存するCu配線層34はコンタクトホール32を介してPt上部電極26と接続するようにパターニングする。
この時の凹部35の直径は、パッケージ基板に設けるはんだバンプの直径が100μmである場合には、110μmとし、深さは100μmとし、アスペクト比が約1の凹部とする。
図5は、このように作製した薄膜キャパシタを用いて実装した半導体装置の概略的構成図であり、パッケージ基板50上にはんだバンプ52が貫通孔36内に収容されるように薄膜キャパシタ20を載置し、その上に半導体集積回路素子60に設けたパッド61とはんだバンプ52とが対応するように載置して加熱処理することによって、はんだバンプ52との溶融接続を行う。
図6は、図5において破線の円で囲ったAにおける電源ライン用はんだバンプ521 の状態を示す概略的断面図であり、電源ライン用はんだバンプ521 は、開口32に対応する貫通孔36においてPt上部電極26と接続するCu配線層34と電気的に接続する。
図7は、図5において破線の円で囲ったBにおける接地ライン用はんだバンプ522 の状態を示す概略的断面図であり、接地ライン用はんだバンプ522 は、開口31に対応する貫通孔36においてPt下部電極24と接続するCu配線層34と電気的に接続する。
図8は、図5において破線の円で囲ったCにおける信号ライン用はんだバンプ523 の状態を示す概略的断面図であり、信号ライン用はんだバンプ523 は、Cu配線層34を除去した貫通孔36に収容され、Pt上部電極26或いはPt下部電極24からは絶縁される。
図9参照
まず、上記の実施例1と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23及びPt下部電極24を順次成膜する。
この場合のBST膜38の比誘電率300であり、損失は2%以下であった。
以降は、再び、実施例1と同じ工程を行うことによって薄膜キャパシタが得られる。
図10参照
まず、上記の実施例1と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23及びPt下部電極24を順次成膜する。
この場合の成膜条件は、例えば、基板温度200℃、ガス圧力0.5Pa、雰囲気ガス組成Ar/O2 =9/1、印加電力120Wで60分間成膜を行った。
この場合のPZT膜39の比誘電率200であった。
以降は、再び、実施例1と同じ工程を行うことによって薄膜キャパシタが得られる。
図11参照
まず、上記の実施例1と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23、Pt下部電極24、BST膜25、及び、Pt上部電極26を順次形成したのち、所定のパターニングを行う。
以降は、再び、実施例1と同じ工程を行うことによって薄膜キャパシタが得られる。
まず、上記の実施例1と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23、Pt下部電極24、及び、BST膜25を順次形成する。
この場合の成膜条件は、基板温度80℃、RFパワー500W、ガス圧力0.1Pa、雰囲気ガス組成Ar/O2 =5/1であり、2.6g/cm3 の膜密度を有するAl2 O3 膜が得られた。
以降は、再び、実施例1と同じ工程を行うことによって薄膜キャパシタが得られる。
但し、上述のように、ポリイミド樹脂は熱硬化の際に、脱水縮合反応によって水分を放出するので、耐還元性保護膜43が必要になる。
図13参照
まず、上記の実施例5と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23、Pt下部電極24、BST膜25、IrO2 膜41、及び、Au膜52を順次成膜したのち、実施例1と同様にパターニングして開口27,28を形成する。
この場合の成膜条件は、室温において、RFパワー600W、ガス圧力0.2Pa、雰囲気ガス組成Ar/O2 =8/1であり、低温で成膜を行なうことにより、BSTは結晶化せず、アモルファス状態になる。
以降は、再び、実施例1と同じ工程を行うことによって薄膜キャパシタが得られる。
図14参照
まず、上記の実施例1と全く同様に、単結晶シリコン基板21上にSiO2 膜22を形成したのち、TiO2 膜23、Pt下部電極24、BST膜25、及び、Pt上部電極26を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、所定パターンのCu配線層34を形成する。
この場合、エッチングが等方性エッチングとなるようにエッチング条件を設定する。
図15は、本発明の実施例7の薄膜キャパシタとパッケージ基板の接続状態を示す概略的構成図であり、薄膜キャパシタを実装する際に、パッケージ基板50のはんだバンプ52との接続クリアランスを確保することができる。
図16参照
まず、上記の実施例1と全く同様に、単結晶シリコン基板上にSiO2 膜を形成したのち、TiO2 膜、Pt下部電極、BST膜、及び、Pt上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Cu層を堆積させる。
以降は、再び、実施例1と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
なお、図17の上図はスパイラルインダクタの概略的平面図であり、図17の下図は上図におけるA−A′、B−B′、及び、C−C′を結ぶ一点鎖線に沿った断面図である。
まず、上記の実施例1と全く同様に、単結晶シリコン基板上にSiO2 膜を形成したのち、TiO2 膜、Pt下部電極、BST膜、及び、Pt上部電極を順次成膜したのち、所定のパターニングを行って開口を形成し、次いで、感光性エポキシ樹脂を用いて絶縁樹脂層を形成したのち、Cu層を堆積させる。
なお、この露光・現像工程において、開口30,31におけるエポキシ樹脂膜を除去しておく。
以降は、再び、実施例1と同じ工程を行うことによってインダクタ付きの薄膜キャパシタが得られる。
再び、図1参照
(付記1) 半導体集積回路素子11を実装し電気的に接続するパッケージ基板9に設けたはんだバンプ10が貫通するように前記パッケージ基板9上に載置するための薄膜キャパシタ基板であって、前記はんだバンプ10の位置に対応する部分をくり貫いた貫通孔8を有するシリコン基板と、前記シリコン基板上に順次積層した下部電極3、誘電体層4及び上部電極5からなる複数の薄膜キャパシタ1と、前記薄膜キャパシタ1を覆う絶縁樹脂層6と、前記上部電極5の一部を露出するように前記絶縁樹脂層6に設けた第1の開口部と、前記下部電極3の互いに対向する一方の端部を露出するように形成し、前記貫通孔8より大径の第2の開口部と、前記下部電極3の互いに対向する他方の端部を露出しないように形成し、前記貫通孔8より大径の第3の開口部と、を少なくとも有するとともに、前記第1の開口部において前記上部電極5と接続するとともに、前記第3の開口部の側壁部に延在して前記はんだバンプ10との接続部となる第1の配線層7と、前記下部電極3と接続するとともに、前記第2の開口部の側壁部に延在して前記はんだバンプ10との接続部となる第2の配線層7と、を少なくとも有し、前記第1の配線層7及び前記第2の配線層7が、前記上部電極5及び前記下部電極3と異なる材料からなり、且つ、前記貫通孔8と前記第2の開口部及び前記第3の開口部とが連通していることを特徴とする薄膜キャパシタ基板。
(付記2) 前記配線層7を用いて、少なくとも1つのスパイラルインダクタを形成し、前記スパイラルインダクタが上記上部電極5もしくは下部電極3と電気的に接続されていることを特徴とする付記1に記載の薄膜キャパシタ基板。
(付記3) 前記誘電体層4を、Sr、Ba、Pb、Zr、Bi、Ta、Ti、Mg、或いは、Nbの内の少なくとも1つを含む複合酸化物からなることを特徴とする付記1または付記2に記載の薄膜キャパシタ基板。
(付記4) 前記上部電極5及び下部電極3を、Au、Cr、W、Pt、Pd、Ru、Ru酸化物、Ir、Ir酸化物、或いは、Pt酸化物のうちのいずれかからなることを特徴とする付記1乃至付記3のいずれか1に記載の薄膜キャパシタ基板。
(付記5) 前記絶縁樹脂層6がポリイミド樹脂、エポキシ樹脂、ビスマレイミド・トリアジン樹脂、ポリテトラフルオロエチレン樹脂、ベンゾシクロブテン樹脂、アクリル樹脂、或いは、ジアリルフタレート樹脂の内のいずれかからなることを特徴とする付記1乃至付記4のいずれか1に記載の薄膜キャパシタ基板。
(付記6) 前記誘電体層4、前記誘電体層4を挟持する上部電極5及び下部電極3と、前記絶縁樹脂層6との間に非導電性無機質材料からなる保護層を挿入することを特徴とする付記5に記載の薄膜キャパシタ基板。
(付記7) 前記保護膜として、前記誘電体層4を構成する元素と同一元素の金属酸化物材料からなる非晶質膜を用いたことを特徴とする付記6に記載の薄膜キャパシタ基板。
(付記8) シリコン基板上に下部電極3、誘電体層4、及び、上部電極5を順次積層して複数の薄膜キャパシタ1を形成する工程と、前記複数の薄膜キャパシタ1を絶縁樹脂層6で被覆する工程と、前記絶縁樹脂層6に前記上部電極5の一部を露出する第1の開口部と、前記下部電極3の互いに対向する一方の端部を露出する第2の開口部と、前記下部電極3の互いに対向する他方の端部を露出しない第3の開口部とを少なくとも形成する工程と、前記上部電極5及び前記下部電極3と異なる材料により、前記第1の開口部において前記上部電極5と接続するとともに前記第3の開口部の側壁部に延在する第1の配線層7と、前記下部電極3と接続するとともに前記第2の開口部の側壁部に延在する第2の配線層7とを形成する工程と、側壁部に前記第1の配線層7が延在する前記第3の開口部及び側壁部に前記第2の配線層7が延在する前記第2の開口部を臨むように前記シリコン基板をエッチングして凹部を形成する工程と、前記シリコン基板の裏面から研磨して貫通孔8を形成する工程とを少なくとも備えたことを特徴とする薄膜キャパシタ基板の製造方法。
(付記9) 前記側壁部に前記第1の配線層7が延在する前記第3の開口部及び側壁部に前記第2の配線層7が延在する前記第2の開口部を臨むようにシリコン基板をエッチングして凹部を形成する工程において、異方性ドライエッチングを用いることを特徴とする付記8に記載の薄膜キャパシタ基板の製造方法。
(付記10) 前記側壁部に前記第1の配線層7が延在する前記第3の開口部及び側壁部に前記第2の配線層7が延在する前記第2の開口部を臨むようにシリコン基板をエッチングして凹部を形成する工程において、等方性ドライエッチングを用いることを特徴とする付記9に記載の薄膜キャパシタ基板の製造方法。
(付記11) 付記1または付記2に記載の薄膜キャパシタ基板を、前記薄膜キャパシタ基板に設けた貫通孔8を前記パッケージ基板9に設けたはんだバンプ10が貫通するようにパッケージ基板9上に載置するとともに、前記はんだバンプ10を用いて半導体集積回路素子11を実装し電気的に接続したことを特徴とする半導体装置。
(付記12) 前記パッケージ基板9に設けた電源ライン用はんだバンプ10が前記第2の開口部の側壁部において、前記パッケージ基板9に設けた電源ライン用はんだバンプ10或いは接地ライン用はんだバンプ10の一方が電気的に接続されるとともに、前記第3の開口部の側壁部において、前記電源ライン用はんだバンプ10或いは前記接地ライン用はんだバンプ10の他方が電気的に接続され、且つ、前記パッケージ基板9に設けた信号ライン用はんだバンプ10が前記貫通孔8の内の信号ライン用のはんだバンプが貫通する貫通孔8に連通する第4の開口部において前記上部電極5及び下部電極3と電気的に接続されないことを特徴とする付記11に記載の半導体装置。
2 支持基板
3 下部電極
4 誘電体層
5 上部電極
6 絶縁樹脂層
7 配線層
8 貫通孔
9 パッケージ基板
10 はんだバンプ
11 半導体集積回路素子
20 薄膜キャパシタ
21 単結晶シリコン基板
22 SiO2 膜
23 TiO2 膜
24 Pt下部電極
25 BST膜
26 Pt上部電極
27 開口
28 開口
29 エポキシ樹脂膜
30 開口
31 開口
32 コンタクトホール
33 Cu層
34 Cu配線層
35 凹部
36 貫通孔
37 BSTゲル膜
38 BST膜
39 PZT膜
40 BCB樹脂膜
41 IrO2 膜
42 Au膜
43 耐還元性保護膜
44 ポリイミド樹脂膜
45 耐還元性保護膜
46 凹部
47 貫通孔
48 スパイラルインダクタ
50 パッケージ基板
51 パッド
52 はんだバンプ
521 電源ライン用はんだバンプ
522 接地ライン用はんだバンプ
523 信号ライン用はんだバンプ
53 ソルダーレジスト
55 スパイラルインダクタ
56 エポキシ樹脂膜
57 配線層
60 半導体集積回路素子
61 パッド
70 キャパシタ内蔵インターポーザ
71 上面パッド
72 下面パッド
80 半導体集積回路素子
81 はんだバンプ
90 パッケージ基板
91 はんだバンプ
92 パッド
100 回路配線基板
101 パッド
102 はんだバンプ
110 パッケージ基板
111 凹部
112 はんだバンプ
113 パッド
Claims (5)
- 半導体集積回路素子を実装し電気的に接続するパッケージ基板に設けたはんだバンプが貫通するように前記パッケージ基板上に載置するための薄膜キャパシタ基板であって、
前記はんだバンプの位置に対応する部分をくり貫いた貫通孔を有するシリコン基板と、
前記シリコン基板上に順次積層した下部電極、誘電体層及び上部電極からなる複数の薄膜キャパシタと、
前記薄膜キャパシタを覆う絶縁樹脂層と、
前記上部電極の一部を露出するように前記絶縁樹脂層に設けた第1の開口部と、
前記下部電極の互いに対向する一方の端部を露出するように形成し、前記貫通孔より大径の第2の開口部と、
前記下部電極の互いに対向する他方の端部を露出しないように形成し、前記貫通孔より大径の第3の開口部と、
を少なくとも有するとともに、
前記第1の開口部において前記上部電極と接続するとともに、前記第3の開口部の側壁部に延在して前記はんだバンプとの接続部となる第1の配線層と、
前記下部電極と接続するとともに、前記第2の開口部の側壁部に延在して前記はんだバンプとの接続部となる第2の配線層と、
を少なくとも有し、
前記第1の配線層及び前記第2の配線層が、前記上部電極及び前記下部電極と異なる材料からなり、且つ、
前記貫通孔と前記第2の開口部及び前記第3の開口部とが連通していることを特徴とする薄膜キャパシタ基板。 - 前記配線層を用いて、少なくとも1つのスパイラルインダクタを形成し、前記スパイラルインダクタが上記上部電極もしくは下部電極と電気的に接続されていることを特徴とする請求項1に記載の薄膜キャパシタ基板。
- シリコン基板上に下部電極、誘電体層、及び、上部電極を順次積層して複数の薄膜キャパシタを形成する工程と、
前記複数の薄膜キャパシタを絶縁樹脂層で被覆する工程と、
前記絶縁樹脂層に前記上部電極の一部を露出する第1の開口部と、前記下部電極の互いに対向する一方の端部を露出する第2の開口部と、前記下部電極の互いに対向する他方の端部を露出しない第3の開口部とを少なくとも形成する工程と、
前記上部電極及び前記下部電極と異なる材料により、前記第1の開口部において前記上部電極と接続するとともに前記第3の開口部の側壁部に延在する第1の配線層と、前記下部電極と接続するとともに前記第2の開口部の側壁部に延在する第2の配線層とを形成する工程と、
側壁部に前記第1の配線層が延在する前記第3の開口部及び側壁部に前記第2の配線層が延在する前記第2の開口部を臨むように前記シリコン基板をエッチングして凹部を形成する工程と、
前記シリコン基板の裏面から研磨して貫通孔を形成する工程と
を少なくとも備えたことを特徴とする薄膜キャパシタ基板の製造方法。 - 請求項1または請求項2に記載の薄膜キャパシタ基板を、前記薄膜キャパシタ基板に設けた貫通孔を前記パッケージ基板に設けたはんだバンプが貫通するようにパッケージ基板上に載置するとともに、前記はんだバンプを用いて前記半導体集積回路素子を実装し電気的に接続したことを特徴とする半導体装置。
- 前記第2の開口部の側壁部において、前記パッケージ基板に設けた電源ライン用はんだバンプ或いは接地ライン用はんだバンプの一方が電気的に接続されるとともに、前記第3の開口部の側壁部において、前記電源ライン用はんだバンプ或いは前記接地ライン用はんだバンプの他方が電気的に接続され、且つ、前記パッケージ基板に設けた信号ライン用はんだバンプが前記貫通孔の内の信号ライン用のはんだバンプが貫通する貫通孔に連通する第4の開口部において前記上部電極及び下部電極と電気的に接続されないことを特徴とする請求項4に記載の半導体装置。
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