JP2001358248A

JP2001358248A - キャパシタを内蔵した回路基板とその製造方法

Info

Publication number: JP2001358248A
Application number: JP2000182308A
Authority: JP
Inventors: Eiji Matsuzaki; 永二松崎; Shosaku Ishihara; 昌作石原; Hidetaka Shigi; 英孝志儀; Naoki Matsushima; 直樹松嶋; Yoichi Abe; 洋一阿部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-06-13
Filing date: 2000-06-13
Publication date: 2001-12-26

Abstract

(57)【要約】【課題】半導体チップを配線基板に実装する場合のイン
ターポーザに適した回路基板に、容量密度を高くできる
デカップリングキャパシタを内蔵させ、実装密度を低下
させることなくスイッチングノイズを低減できる半導体
装置を提供する。【解決手段】回路基板のベース基板として導電性部材を
用い、ベース基板の表面にベース基板を一方の電極とす
るキャパシタを形成し、ベース基板の内部にその表裏面
を電気的に接続する導電性ビアを、絶縁層を介在させて
設け、回路基板の表面と裏面に実装用接続端子を設け
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はキャパシタ内蔵の回
路基板に係わり、特に、配線基板(マザーボード、ドー
ターボード) に半導体チップを実装する際のインターポ
ーザ(あるいは、半導体チップキャリア)として好適なキ
ャパシタ内蔵の回路基板に関する。

【０００２】

【従来の技術】最近、半導体チップでは、集積回路素子
(以下、ＩＣと呼ぶことにする)の高密度化が進むととも
に動作速度は年々上昇している。ＩＣの動作速度が上昇
すると、半導体チップ内部で発生するスイッチングノイ
ズがＩＣを誤動作させる要因として問題となる。スイッ
チングノイズの低減には接地端子と電源端子の間にデカ
ップリングキャパシタを設置することが有効である。デ
カップリングキャパシタはＩＣのできるだけ近い場所に
設置するのが効果的であり、半導体チップに直接形成す
ることが望ましい。

【０００３】しかし、この場合、半導体チップの製造工
程が複雑で長くなり、デカップリングキャパシタの不良
によって半導体チップ自身の歩留りが低下する。一方、
デカップリングキャパシタを外付け部品として配線基板
上に配置させると、これらの部品と半導体チップの間の
接続距離が長くなり、デカップリングキャパシタの効果
が不十分となってしまう。

【０００４】これらの問題に対応するため、半導体チッ
プをマザーボードやドーターボードと呼ばれる配線基板
に実装する場合に用いられる中間基板(インターポー
ザ、あるいは、半導体チップキャリア)に、デカップリ
ングキャパシタを内蔵させることが特開平６−３１８６
７２号公報、特開平８−１４８５９５号公報、特開平９
−２１３８３５号公報等で提案されている。また、デカ
ップリングキャパシタは、特開平６−３１８６７２号公
報と特開平９−２１３８３５号公報においてはベース基
板の表面に、そして、特開平８−１４８５９５号公報で
はベース基板の内部に形成されている。

【０００５】

【発明が解決しようとする課題】従来は、インターポー
ザのベース基板として、アルミナやガラスセラミック
(ホウケイ酸系ガラス、コージェライト系ガラス、アノ
ーサイト系ガラス等からなる)、ムライト系セラミッ
ク、等のセラミック系基板が主に用いられてきた。この
他のベース基板として、有機または無機ポリマ、ポリイ
ミド-エポキシ、エポキシ-ファイバガラス、テフロン
（登録商標）、シリコン等の材料が特開平６−３１８
６７２号公報で提案されている。

【０００６】セラミック系基板はその表面が必ずしも平
滑または平坦ではない。そのため、その表面にキャパシ
タを形成する場合、誘電体層を厚く形成する必要があ
り、誘電率の高い材料を用いても容量密度が高く、イン
ダクタンス成分が少ないキャパシタを得ることは困難で
ある。

【０００７】誘電体層を薄くすることにより容量密度を
増大させてインダクタンス成分を低減するためには、セ
ラミック系基板における表面の平坦化・平滑化が必要と
なる。しかし、このセラミック系基板の表面の平坦化・
平滑化はボイド等の存在により難しく、製造工程を長い
ものとする。

【０００８】セラミック系基板の表面の平坦化・平滑化
にポリイミド等の有機系絶縁樹脂を用いるのも一つの方
法だが、その耐熱性や機械的特性によって採用する材料
やプロセスが制限を受け、十分な容量密度のキャパシタ
を内蔵する回路基板が得られるとは限らない。たとえ
ば、高い誘電率を示すペロブスカイト化合物からなる誘
電体層を用いたキャパシタでは、その特性を十分引き出
すためには、600℃以上の高温プロセスを酸化性の雰囲
気で行うことが必要である。従って、600℃以上の高温
プロセスを適用することが困難な有機系絶縁樹脂上にキ
ャパシタを形成する場合、十分な容量密度を有するキャ
パシタを内蔵する回路基板を得ることは難しい。

【０００９】また、セラミック系ベース基板内の導電性
ビアがＣｕやＷ等の酸化性雰囲気等耐環境性に乏しい材
料から構成されている場合にも、酸化性雰囲気での上記
高温プロセスを適用することはできないので、高い誘電
率を示すペロブスカイト化合物からなる誘電体層を用い
ても、キャパシタの誘電体材料に見合った容量密度を得
ることは困難である。

【００１０】デカップリングキャパシタのセラミック系
ベース基板内部への形成は、厚膜ペーストの印刷、乾
燥、焼成等の工程からなる、いわゆる同時焼成グリーン
シート多層プロセスで作製される。そのため、製造工程
において、基板寸法変化が発生し、この寸法変化を吸収
するための整合層が必要となる。また、キャパシタをセ
ラミック系ベース基板の内部に内蔵させる場合、ベース
基板の材質(熱膨張係数や耐環境性等)や製造条件(温度
や雰囲気等)によってキャパシタの誘電体等の材料が制
限される。その上、誘電体層を厚くして耐圧不良を防止
する必要があることから、容量密度が高く、インダクタ
ンスが低いキャパシタを得ることは困難である。

【００１１】有機(または無機)ポリマ、ポリイミド-エ
ポキシ、エポキシ-ファイバガラス、テフロン等の有機
系絶縁樹脂基板をベース基板にすると、その耐熱性や機
械的特性によって採用する材料やプロセスが制限を受
け、必ずしも希望する特性を有する回路基板が得られる
とは限らない。この理由は、既に述べたように、有機系
絶縁樹脂基板の耐熱性が乏しく、６００℃以上の高温プ
ロセスが困難であることから、高い誘電率を示すペロブ
スカイト化合物からなる誘電体層を用いたキャパシタに
おいても、誘電体材料に見合った容量密度が得られない
からである。

【００１２】以上述べてきたように、従来の技術によれ
ば、誘電率の高い誘電体材料を用いても誘電体材料に見
合った容量密度の高いキャパシタを内蔵した回路基板を
得ることは困難であった。また、セラミック系ベース基
板を用いる場合には、基板の平滑化、平坦化や整合層形
成等の工程により製造工程が長くなり、製造コストが上
昇することが懸念された。

【００１３】本発明の目的は、ペロブスカイト化合物等
の誘電率の高い誘電体層を用いたキャパシタを内蔵させ
ることのできる、インターポーザに適した、回路基板の
構造とその製造方法を提供し、また、この内蔵させたキ
ャパシタをデカップリングキャパシタとして用いること
により、実装密度を低下させることなくスイッチングノ
イズを低減できる半導体装置を提供することにある。

【００１４】

【発明が解決するための手段】上記目的は、ベース基板
上に第１の電極と第２の電極により誘電体層を挟んだキ
ャパシタが形成され、上記ベース基板内には２つの主表
面を電気的に接続する導電性ビアが少なくとも１個以上
設けられた回路基板であって、上記ベース基板を導電性
部材により構成して上記キャパシタの第１の電極の一部
として用い、上記導電性ビアと上記ベース基板の間に絶
縁層を介在させることにより上記導電性ビアを上記ベー
ス基板から電気的に分離し、上記回路基板の２つの主表
面上に実装用接続端子を設けることによって達成され
る。

【００１５】すなわち、キャパシタを形成している主表
面上に設けられた接続端子に半導体チップを、その反対
側の主表面に設けられた接続端子に配線基板を接続する
ことによって、インターポーザとして好適な、キャパシ
タを内蔵した回路基板を提供できる。そして、上記接続
端子をバンプ構造にすると、表面実装が可能になり、実
装密度を向上させることができる。

【００１６】また、ベース基板と同一の部材により２つ
の主表面を電気的に接続する上記導電性ビアを構成する
ことを特徴としており、導電性ビアの周囲のベース基板
を加工することによって導電性ビアを形成することがで
き、回路基板の製造プロセスの簡略化が可能である。

【００１７】更に、ベース基板の２つの主表面にキャパ
シタを形成し、ベース基板を２つの主表面に形成された
キャパシタの第１の電極の共通する一部として用いるこ
とにより、回路基板が内蔵するキャパシタの容量を大き
くすることができる。

【００１８】上記したベース基板の材質には、１０００
℃以上の融点を有する高融点金属材料を用い、ベース基
板自体の温度プロセスとして、１０００℃までの温度が
許容されるものとし、従って、６００℃〜１０００℃の
熱処理が必要とされるペロブスカイト化合物からなる誘
電体層の成膜も可能になり、ベース基板上に形成するキ
ャパシタの容量密度を大きくできる。

【００１９】そして、１０００℃以上の融点を有する高
融点金属材料を、タングステン（Ｗ）、タンタル（Ｔ
ａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、あるい
は、少なくともニッケル（Ｎｉ）、クロム（Ｃｒ）、コ
バルト（Ｃｏ）、アルミニウム（Ａｌ）のいずれかを含
む鉄（Ｆｅ）合金の中から選択されるようにする。

【００２０】本願発明の回路基板は、ベース基板上に薄
膜層を形成してからキャパシタと導電性ビアの形成を行
うようにする。ここで、上記薄膜層を設ける１つの目的
は、その上層に形成する誘電体層の結晶性等の膜質改
善、キャパシタの電極界面での信頼性の改善、ベース基
板に対する誘電体層の付着力強化である。この場合に
は、少なくとも誘電体層形成領域に上記薄膜層が存在す
ることが条件であり、第１の電極としてパターン化した
ものを用いても差し支えない。

【００２１】上記薄膜層を設ける２つ目の目的は、酸化
性雰囲気での６００℃〜１０００℃の誘電体層の熱処理
工程を含むキャパシタ形成プロセスからベース基板を保
護するためである。この場合、ベース基板の保護層とし
て、ベース基板表面全体に形成することが望ましい。

【００２２】以上で述べた目的を達成するための薄膜層
の材料は、酸化インジウム、酸化スズ、酸化インジウム
・酸化スズ混合物、酸化亜鉛、酸化ルテニウム、酸化ロ
ジウム、酸化レニウム、酸化イリジウム、酸化オスミウ
ム等の導電性酸化物や白金族材料の中から選択すればよ
い。必要に応じて、２種類以上の材料からなる多層膜と
しても差し支えない。

【００２３】また、キャパシタの容量に大きな影響を及
ぼさない場合には、酸化シリコン、窒化シリコン、酸化
アルミニウム、酸化チタン、等を含む無機系絶縁材料を
用いることもできる。ただし、キャパシタの容量低下を
防止するため、膜厚を極力薄くすることが必要である。
また、これらの薄膜層とベース基板の間の密着性を改善
するため、薄膜層とベース基板の間に、チタン(Ｔｉ)、
タンタル(Ｔａ)、ハフニウム(Ｈｆ)、タングステン
(Ｗ)、クロム(Ｃｒ)、およびそれらの窒化物、ニッケル
(Ｎｉ)、チタン・タングステン(ＴｉＷ)の中から選択し
た材料からなる薄膜層を挿入しても良い。

【００２４】本願発明のキャパシタを内蔵した回路基板
の製造方法は、製造工程がベース基板上にキャパシタを
形成するキャパシタ形成工程と、ベース基板中に導電性
ビアを形成する導電性ビア形成工程を含み、キャパシタ
形成工程を実行してから導電性ビア形成工程を実行する
ことにより達成される。これにより、キャパシタの形成
温度として１０００℃までの温度が許容され、本来は高
い誘電率を示すペロブスカイト化合物等の誘電体層の誘
電率を高くすることができる。また、キャパシタ形成後
には４００℃以下の低温プロセスが可能になるので、導
電性ビア部にも耐熱性に乏しい材料を用いることができ
るようになる。

【００２５】そしてまた、導電性ビアとベース基板の間
の絶縁層を有機系絶縁樹脂にすることが可能になり、回
路基板に半導体チップや配線基板を搭載する際に接続端
子にかかる応力を緩和できる効果も得られる。

【００２６】また、導電性ビアの形成工程が、ベース基
板の第１の主表面側に導電性ビアの一部を形成するため
の第１主表面側ビア形成工程と、上記ベース基板の第２
の主表面側に導電性ビアの一部を形成するための第２主
表面側ビア形成工程とを含み、上記第１の主表面側の導
電性ビアの一部と上記第２の主表面側の導電性ビアの一
部を上記ベース基板内で接続するようにする。

【００２７】この導電性ビアの形成プロセスでは、第１
の主表面側に導電性ビアの一部を形成する場合にはベー
ス基板の第２の主表面側の部分が回路基板の支持部とな
り、第２の主表面側に導電性ビアの一部を形成する場合
にはベース基板の第１の主表面側の部分が回路基板の支
持部となる。これにより、導電性部材からなるベース基
板の中に周囲が絶縁層により囲まれた導電性ビアを形成
できることになる。

【００２８】更に、導電性ビアの形成工程が、ベース基
板の第１の主表面側に導電性ビアを形成するための第１
主表面側ビア形成工程と、上記ベース基板の第２の主表
面側部分を除去するための第２主表面除去工程とを含
み、上記第２主表面除去工程において、第１主表面側ビ
ア形成工程で形成した導電性ビアの一部を上記ベース基
板の第２の主表面側に露出させるようにする。この方法
によれば、ベース基板の第２の主表面側の導電性ビアの
形成工程を省略できる効果が得られる。

【００２９】そしてまた、ベース基板の第１主表面側ビ
アの形成工程あるいは第２主表面側ビアの形成工程が、
（１）導電性ビア部を残し、該導電性ビア部の周囲に絶
縁層を埋め込む溝を形成するためのベース基板加工工程
と、(２)上記溝に絶縁層を埋め込むための第１絶縁層埋
め込み工程を含むようにして回路基板が作製される。こ
の方法によれば、導電性ビアはベース基板材料によって
構成されることになるが、導電性ビア部材のスルーホー
ルへの埋め込み工程がなくなり、製造工程の短縮と歩留
まり向上が図られる。

【００３０】以上述べたように、本発明によれば、ペロ
ブスカイト化合物等の誘電率の高い誘電体層を用いたキ
ャパシタを内蔵させることのできる、インターポーザに
適した、回路基板を得ることができ、また、この内蔵さ
せたキャパシタをデカップリングキャパシタとして用い
ることにより、実装密度を低下させることなくスイッチ
ングノイズを低減できる半導体装置を提供することがで
きる。

【００３１】

【発明の実施の形態】以下、本願発明の実施例を図面を
用いて詳細に説明する。〈第1の実施の形態〉図1は、第1の実施の形態である回
路基板の要部断面図で示したものである。図１におい
て、１００は本発明を適用した回路基板を、１は導電性
部材からなるベース基板を、２は第1の絶縁層を、３は
ベース基板1の２つの主表面(表面と裏面)を電気的に接
続する導電性ビアを、４は回路基板に内蔵されたキャパ
シタを、４０は該キャパシタ４の誘電体層を、４１と４
２はキャパシタ４の電極を、４１０はベース基板１上に
設けられたキャパシタ４の一方の電極４１の一部として
働く第１電極層を、５はベース基板１の主表面上に形成
される薄膜保護層を、６はベース基板１または回路基板
の主表面上に形成される第２の絶縁層を、７は接続端子
を、８は導電性薄膜層(ここでは、導電性薄膜パターンも
含む)を、９は導電性薄膜層を被覆するように形成される
第３の絶縁層を、１０は回路基板(またはベース基板１)
の第１の主表面(表面)側を、２０は回路基板(またはベ
ース基板１)の第２の主表面(裏面)側を示す。

【００３２】ここでは、キャパシタ４の電極のうちベー
ス基板１の方の電極４１を第１の電極、該第１の電極の
対向電極４２を第２の電極と呼ぶことにする。第１の絶
縁層２はベース基板１と導電性ビア３を電気的に絶縁す
るためにベース基板１と導電性ビア３の間に設けられる
ものであり、第２の絶縁層６はキャパシタ４の一方の電
極４２及び接続端子７とベース基板１が短絡しないよう
にベース基板１の主表面１０、２０上に形成される絶縁
層であり、第３の絶縁層９はベース基板１の主表面上に
形成されたキャパシタ４の保護等、用途に応じて第２の
絶縁層４より上層に形成される絶縁層である。

【００３３】また、薄膜保護層５は、キャパシタ４の形
成工程からベース基板１を保護するために設けるもので
あり、導電性薄膜層８はパターン化されてキャパシタ４
の一方の電極４２からの引き出し線を構成しており、導
電性ビア３に接続されている。

【００３４】なお、図１では、キャパシタ４搭載部の詳
細をわかりやすくするため、回路基板の主表面の部分
ａ、ｂを拡大しており、特に、膜厚方向を拡大した。

【００３５】本実施の形態で示した回路基板１００は、
導電性部材からなるベース基板１内に第１の絶縁層２に
よりベース基板１から電気的に分離された導電性ビア３
と、該導電性ビア３の周囲に位置するようにベース基板
１の主表面１０上に形成された、上記ベース基板１を第
１の電極４１の一部としているキャパシタ４と、２つの
主表面(表面１０と裏面２０)に設けられた接続端子を有
している。

【００３６】かかる構成によれば、上記ベース基板１を
接地電極に、キャパシタ４の第２の電極と接続された導
電性ビア３を電源電極に接続することにより、キャパシ
タ４をデカップリングキャパシタとして働かせることが
できる。

【００３７】また、回路基板のキャパシタ４を形成した
主表面の接続端子７に半導体チップを、そして回路基板
の反対側の主表面に設けられた接続端子７に配線基板
（マザーボードやモジュール基板）を接続することがで
きる。この実施の形態で示した回路基板１００により、
デカップリングキャパシタを内蔵した、インターポーザ
として好適な回路基板を提供できる。

【００３８】なお、回路基板１００では、第３の絶縁層
９を形成し、その中のスルーホールを介して接続端子７
を設けているが、第３の絶縁層９は必須条件ではなく、
必要に応じて設ければよい。

【００３９】次に、図１に示した第１の実施の形態の製
造方法について説明する。

【００４０】図１１と図１２は、回路基板１００の製造
工程の一例を要部断面図で示した工程フロー図である。
以下、この図を参照にして、回路基板１００の製造工程
について説明する。

【００４１】（１１ａ）ベース基板の準備：導電性部材
を適正な大きさに切り出し、必要に応じて表面研磨によ
り平滑にし、ベース基板１とする。次いで、ベース基板
１の脱脂処理、中性洗剤やアルカリ洗剤による洗浄を行
い、表面を清浄にする。

【００４２】（１１ｂ）薄膜保護層の成膜：スパッタ法
等の物理的手法、化学蒸着法、ゾルゲル法、ＭＯＤ(Met
al OrganicDecomposition)法、めっき法等の周知の手法
を用いて薄膜保護層５を成膜する。薄膜保護層５として
は、キャパシタ４形成においても安定で、ベース基板１
を保護できる、たとえばＩＴＯ(Indium Tin Oxide)等の
導電性酸化物を用いる。

【００４３】（１１ｃ）キャパシタの形成：第１電極層
４１０をスパッタ法等の物理的手法、化学蒸着法、ゾル
ゲル法、ＭＯＤ法、めっき法等の周知の手法を用いて成
膜し、必要に応じて、フォトエッチング等の周知の手法
を用いて第１電極層４１０のパターン化を行う。

【００４４】第１の電極層４１０の材料としては、この
上に堆積する誘電体層４０との整合を考えて選択する。
たとえば、チタン酸ストロンチウム(ＳｒＴｉＯ₃)やＢ
ＳＴ(Barium Strontium Titanate)等のペロブスカイト
化合物を誘電体層４０に用いる場合、白金(Ｐｔ)やルテ
ニウム(Ｒｕ)等を用いればよい。

【００４５】第１の電極層４１０上に、スパッタ法等の
物理的手法や化学蒸着法、ゾルゲル法、ＭＯＤ法等の周
知の手法を用いて誘電体層４０を成膜し、フォトエッチ
ング法等の周知の手法を用いて誘電体層４０のパターン
化を行う。

【００４６】この場合、キャパシタ４の第１の電極から
の配線の取り出しを行う場所に誘電体層４０が存在しな
いようにする。誘電体層４としては、大容量のキャパシ
タを必要とする場合、ＳｒＴｉＯ₃やＢＳＴ等のペロブ
スカイト化合物を選択する。

【００４７】次いで、６００〜９００℃の熱処理を行
い、誘電体層の結晶性を改善する。これにより、誘電体
層４の誘電率を高くできる。また、該誘電体層４上に、
導電性薄膜をスパッタ法等の物理的手法、化学蒸着法、
ゾルゲル法、ＭＯＤ法等の周知の手法を用いて成膜し、
フォトエッチング等の周知の手法を用いてパターン化
し、第２の電極４２を形成する。この場合、第２の電極
４２が誘電体層４０からはみ出て第１の電極４１と短絡
しないように注意する。第２の電極４２の材料は誘電体
層４に合わせて選択すれば良く、例えばＳｒＴｉＯ₃や
ＢＳＴ等のペロブスカイト化合物を誘電体層４０に用い
る場合には、ＰｔやＲｕ等を用いればよい。

【００４８】（１１ｄ）ベース基板へのスルーホール形
成：フォトエッチング法(ウェットエッチングやドライ
エッチングを含む)やレーザ加工法等、周知の手法を用
いて、ベース基板１の中にスルーホール１１を形成す
る。

【００４９】（１１ｅ）第１の絶縁層の充填および第２
の絶縁層の形成：ディップ法により有機系絶縁樹脂をス
ルーホール１１に充填するとともに、ベース基板１の主
表面に塗布し、硬化することにより第１の絶縁層２と第
２の絶縁層６を形成する。必要に応じて、研磨やバック
エッチングにより表面の平坦化を行う。

【００５０】ここでは、ディップ法を用いているが、印
刷法やスプレー塗布、転写法等別の手法を用いても差し
支えない。

【００５１】また、ここでは、第１の絶縁層２を充填し
てから、第２の絶縁層６を形成しているが、第２の絶縁
層６を形成してから第１の絶縁層を形成してもさし使え
ない。なお、この工程では、２つの主表面１０、２０の
両面に第２の絶縁層６を成膜する。

【００５２】（１１ｆ）第１の絶縁層へのスルーホール
形成：フォトエッチング法(ウェットエッチングやドラ
イエッチングを含む)やレーザ加工法等の周知の方法を
用いて、第１の絶縁層２の中にスルーホール１２を形成
する。

【００５３】以下、図１２を参照にして説明する。

【００５４】（１１ｇ）導電性ビアの形成：第１の絶縁
層２に設けられたスルーホール１２に導電性部材を充填
して導電性ビア３を形成する。必要に応じて、研磨等に
より回路基板１００表面の平坦性や平滑性を確保する。

【００５５】スルーホール１２を充填して導電性ビア３
を形成するために選択する導電性部材は金属、金属の合
金、金属と非金属の合成物等である。形成手法として
は、めっき法、スパッタ法等の物理的手法、化学蒸着
法、印刷法等の周知の手法を用いる。

【００５６】（１１ｈ）第２の絶縁層へのスルーホール
形成：２つの主表面１０、２０上に形成されている第２
の絶縁層６に、フォトエッチング法等の周知の手法によ
りスルーホール１３を形成する。なお、スルーホール１
３は、（１１ｇ）の工程において、第２の絶縁材料とし
て感光性樹脂を用いて形成しても差し支えない。この場
合には、この第２の絶縁層へのスルーホール形成工程を
削減することができる。

【００５７】（１１ｉ）導電性薄膜層の形成：スパッタ
法等の物理的手法、化学蒸着法、ゾルゲル法、めっき法
等の周知の手法を用いて導電性薄膜層８を成膜し、次い
で、フォトエッチング法等、周知の手法を用いてパター
ン化を行う。これにより、キャパシタ４の第２の電極か
ら導電性ビア３への引き出し線が形成される。各端子部
においても、接続信頼性を保つため、導電性薄膜層８を
残存させた方がよい。

【００５８】この後の工程では、４００℃以上の高温プ
ロセスを通す必要がないので、導電性薄膜層８の材料と
して、耐酸化性に問題があるＣｕや耐熱性に問題がある
アルミニウム等の低抵抗材料を用いることができる。た
だし、Ｃｕは単独では用いず、ＣｒやＴｉで挟み込んだ
Ｃｒ／Ｃｕ／Ｃｒ積層膜やＴｉ／Ｃｕ／Ｔｉ積層膜とし
て使用する。（１１ｊ）第３の絶縁層と接続端子の形成：スピン塗布
法など周知の手法により有機系絶縁樹脂を塗布し、乾
燥、硬化を行って第３の絶縁層９を成膜する。

【００５９】次いで、フォトエッチング法等の周知の手
法によりスルーホールを形成する。この場合、有機系絶
縁樹脂として感光性材料を用いて、塗布、乾燥、露光、
現像、硬化の各工程により形成しても良い。そして、ス
ルーホールを形成する工程を短縮できる。

【００６０】次いで、選択した接続手法に適合した材料
をスパッタ法や真空蒸着法、めっき法等の周知の成膜手
法により成膜し、フォトエッチング法等の周知の手法に
よりパターン化を行い、接続端子７を形成する。接続端
子メタライズに用いる材料は接続手法によって選択する
ことになるが、はんだ接続を前提にする場合には、Ａｕ
／Ｎｉ／Ｃｒ積層膜やＮｉ−Ｃｕ／Ｃｒ積層膜等を用い
ればよい。ここで、Ａ／ＢはＢの上にＡが積層されるこ
とを示す。

【００６１】以上の工程を経て図１に示した回路基板１
００が完成する。ここで述べた回路基板の製造方法で特
徴的な点は、ベース基板１上にキャパシタ４を形成して
から、ベース基板１内に導電性ビア３を形成していると
ころである。

【００６２】この製造方法によれば、ベース基板１とし
て耐熱性や耐酸化性に優れた材料を用いることにより、
キャパシタ４の形成温度の上昇と酸化性雰囲気での熱処
理等が可能になり、誘電体材料の選択幅が広がる。

【００６３】半導体チップ内で発生するスイッチングノ
イズを抑制するためのデカップリングキャパシタに対
し、大容量と実装密度の向上が要求されており、誘電率
の大きな材料でキャパシタを形成することが重要な課題
となっている。この要求に応える材料として、ＳｒＴｉ
Ｏ₃や（Ｂａ，Ｓｒ）ＴｉＯ₃、Ｐｂ（Ｚｒ，Ｔｉ）
Ｏ₃、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃等のペロブスカイト化
合物が期待されている。

【００６４】しかし、これらの材料の誘電率を本来の値
に近づけて高くするためには、酸化性雰囲気での６００
℃〜９００℃の熱処理が必要である。従って、酸化性雰
囲気での６００℃〜９００℃の熱処理が可能になるよう
に、上記ベース基板１の材料としては１０００℃以上の
融点を有する高融点材料であることが望ましい。

【００６５】このような材料として、タングステン、ニ
ッケル、モリブデン、タンタル、等が好ましい。また、
ニッケルやクロム、コバルト、アルミニウム、等を含む
鉄合金も有望である。その理由は、加工が容易で、熱膨
張係数等をその組成によって調整できるからである。

【００６６】この実施の形態では、薄膜保護層５として
ＩＴＯ膜を用いているが、これに限定されるものではな
い。すなわち、薄膜保護層５は、耐酸化性に乏しいベー
ス基板の場合に、キャパシタ４の形成工程からベース基
板１を保護するために設けるものであり、耐酸化性や耐
熱性に優れた材料であれば差し支えなく、貴金属材料や
導電性酸化物か好ましい。

【００６７】このような貴金属としてＰｔやＲｕ等の白
金属材料があり、導電性酸化物としては酸化インジウ
ム、酸化スズ、酸化インジウム・酸化スズ混合物（ＩＴ
Ｏ）、酸化亜鉛、酸化ルテニウム、酸化ロジウム、酸化
レニウム、酸化イリジウム、酸化オスミウム等がある。

【００６８】本実施例の場合、ベース基板１もキャパシ
タ４の第１の電極４１としての働きをするため、薄膜保
護層５は導電性材料であることが望ましいが、膜厚を薄
くすることによって、酸化シリコン、窒化シリコン、酸
化アルミニウム、酸化チタン等の無機系絶縁材料も使用
できる。この場合には、ベース基板１と第１の電極層４
１０とを薄膜保護層５に設けたスルーホールを介して電
気的に接続しておくことも有効である。

【００６９】また、第１の電極層４１０としてＰｔを用
いているが、これに限定されるものではなく、その上に
成膜する誘電体の膜質を劣化させない材料や、結晶性の
改善など、膜質改善に役立つような材料の中から選択す
ればよい。そのような材料として、ＰｔやＲｕ等の白金
属材料、酸化インジウム、酸化スズ、酸化インジウム・
酸化スズ混合物（ＩＴＯ）、酸化亜鉛、酸化ルテニウ
ム、酸化ロジウム、酸化レニウム、酸化イリジウム、酸
化オスミウム等の導電性酸化物が好ましい。ただし、こ
れらの材料は薄膜保護層５の材料と重複しており、同じ
材料を用いるのであれば、薄膜保護層５と第１の電極層
４１０のいずれか一方を設ければ良い。

【００７０】また、薄膜保護層５や第１の電極層４１０
の下地からの剥離を防止するため、接着層として、ベー
ス基板１と薄膜保護層５の間、薄膜保護層５と第１の電
極層４１０の間、あるいは薄膜保護層が無い場合にはベ
ース基板１と第１の電極層４１０の間に中間薄膜層を設
けるのも良い。このような材料としては、密着性に優れ
た、チタン、タンタル、ハフニウム、タングステン、ク
ロム、等の高融点金属およびこれらの窒化物、ニッケ
ル、チタン・タングステン合金等が好ましい。

【００７１】更に、ベース基板１を高融点材料で形成し
ているため、６００℃から９００℃の熱処理が可能にな
るため、ペロブスカイト化合物を誘電体層として用いて
いるが、これらに限定されるものではなく、１０００℃
以下のプロセスで形成できる誘電体材料を用いても差し
支えない。たとえば、タンタル酸化物やシリコン酸化
物、アルミニウム酸化物、チタン酸化物、高温での熱処
理を施さないペロブスカイト化合物などを用いても差し
支えない。

【００７２】以上で述べてきたことから明らかなよう
に、本実施の形態によれば、１０００℃までの温度プロ
セスが可能になるため、６００℃〜９００℃の熱処理を
要するペロブスカイト化合物を誘電体とした、高容量密
度のキャパシタを内蔵した回路基板を提供できる。

【００７３】この効果は、ＣｕやＷの導体配線を有する
セラミック系基板や有機系絶縁樹脂基板をベース基板と
した場合には得られない。ＣｕやＷの導体配線を有する
セラミック系基板では耐環境性に問題があり、有機系絶
縁樹脂基板では耐熱性に問題があるからである。

【００７４】また、この製造方法によれば、キャパシタ
４の形成後には４００℃以上の温度プロセスにする必要
としないため、第１の絶縁層２や導電性ビア３の材料に
対する高い耐熱性は要求されない。たとえば、第１の絶
縁層２として有機系絶縁樹脂を、導電性ビア３としてＣ
ｕ等を適用できる。第１の絶縁層２として有機系絶縁樹
脂を用いると、接続端子７に配線基板（図示せず）や半
導体チップ（図示せず）を接続した場合の接続端子部の
応力緩和に効果がある。ただし、第１の絶縁層２として
有機系絶縁樹脂に限定しているのではなく、ＳｉＯ₂、
ＴｉＯ₂、Ａｌ₂Ｏ₃等からなる無機系絶縁材料などを用
いても差し支えない。

【００７５】なお、高融点金属板上に薄膜キャパシタを
形成し、高融点金属板を一方の電極の一部として用いる
ことが特開平８−８８３１８号公報で開示されており、
その構造を図１８に示す。図１８（Ａ）はキャパシタ部
を拡大した要部断面図を、図１８（Ｂ）はそれを用いた
回路基板の例を示す。

【００７６】キャパシタ部の構造は誘電体層が２つの電
極によりサンドイッチされた一般的な構造であり、本発
明の場合と同じである。しかし、回路基板として見た場
合には構造が全く異なっている。この公知例の場合、接
続端子がキャパシタ形成面にのみ設けられており、反対
側には設けられていない。また、金属ベース基板の２つ
の主表面を電気的に接続する導電性ビアも設けられてい
ない。そのため、この公知例では、このキャパシタ上に
薄膜多層配線を設けて回路基板にしても、チップキャパ
シタに類似した使用が前提となっている。すなわち、本
発明で前提としている、半導体チップを配線基板に搭載
する際のインターポーザとしては用いることはできな
い。本実施例は、デカップリングキャパシタとして使用
できるキャパシタを内蔵し、インターボーザに好適な回
路基板構成となっており、ここで上げた公知例とは全く
異なる。

【００７７】〈第２の実施の形態〉図２は、第２の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ４搭載部の詳細をわかりやすくするため、回
路基板の主表面の部分ａ、ｂを拡大しており、特に、膜
厚方向を拡大した。

【００７８】図２において、２００は本発明を適用した
回路基板を、２１と２２は第１の絶縁層を、３１と３２
は導電性ビアを示す。２１と３１は第１の主表面１０側
の部分を、２２と３２は第２の主表面側を示す。他の符
号は図１の場合と同じである。

【００７９】第１の実施の形態で示した回路基板１００
の導電性ビア３と第１の絶縁層２が、回路基板２００で
は、それぞれ、第１の主表面側１０の部分２１、３１と
第２の主表面側２０の部分２２、３２に分かれている。
これ以外の構成や本発明を適用した点は同じである。導
電性ビアと第１の絶縁層がそれぞれ２つの部分から構成
されていても、１つの部分から構成されている場合と本
質的な違いはない。従って、この実施の形態の場合に
も、第１の実施の形態と同じ効果を得ることができる。

【００８０】本実施の形態と第１の実施の形態の見かけ
上の相違点は製造方法の違いによって生じている。図１
３と図１４は、本実施の形態の製造方法の一例を要部断
面図で示した工程フロー図である。

【００８１】図からわかるように、（１３ａ）〜（１３
ｃ）までの工程は図１１に示した（１１ａ）〜（１１
ｃ）までの工程と同じである。図１３の（１３ｄ）以降
の回路基板２００の製造工程を図１３と図１４を参照し
ながら説明する。

【００８２】（１３ｄ）ベース基板へのスルーホール形
成：フォトエッチング法やレーザ加工法等の周知の方法
を用いて、ベース基板１の一方の主表面（たとえば、表
面）１０にスルーホール１１を形成する。この場合、ス
ルーホール１１を貫通スルーホールとはせずにベース基
板１の途中で止める。

【００８３】（１３ｅ）第１の絶縁層の充填および第２
の絶縁層の形成：ディップ法により有機系絶縁樹脂をス
ルーホール１１に充填するとともにベース基板１の主表
面に塗布し、硬化することにより第１の絶縁層２と第２
の絶縁層６を形成する。必要に応じて、研磨やバックエ
ッチングにより表面の平坦化を行う。ここでは、ディッ
プ法を用いているが、印刷法やスプレー塗布、転写法等
別の手法を用いても差し支えない。

【００８４】また、ここでは、第１の絶縁層２を充填し
てから、第２の絶縁層６を形成しているが、第２の絶縁
層６を形成してから第１の絶縁層を形成してもさし使え
ない。なお、この工程では、２つの主表面１０、２０の
両面に第２の絶縁層６を成膜する。

【００８５】（１３ｆ）第1の絶縁層へのスルーホール
形成：フォトエッチング法（ウェットエッチングやドラ
イエッチングを含む）やレーザ加工法等の周知の方法を
用いて、第１の絶縁層２の中にスルーホール１２を形成
する。

【００８６】以下、図１４を参照にしながら説明する。

【００８７】（１３ｇ）導電性ビアの形成：第１の絶縁
層２１に設けられたスルーホール１２に導電性部材を充
填して導電性ビア３１を形成する。必要に応じて、研磨
等により回路基板２００の表面の平坦性や平滑性を確保
する。

【００８８】スルーホール１２を充填して導電性ビア３
１を形成するための導電性部材は金属、金属の合金、金
属と非金属の合成物、等から選択すればよい。形成手法
としては、めっき法、スパッタ法等の物理的手法、化学
蒸着法、印刷法等の周知の手法を用いる。

【００８９】（１３ｈ）裏面側導電性ビアの形成：導電
性ビア３１を形成した第１の主表面１０を保護しなが
ら、（１４ｄ）から（１４ｇ）に示した工程により導電
性ビア３２をベース基板１の第２の主表面（裏面）２０
側に形成する。

【００９０】これ以降、図１４の（１３ｉ）〜（１３
ｋ）の工程を、図１２の（１１ｈ）〜（１１ｊ）の工程
と同様に行うことによって、図２に示した回路基板２０
０が完成する。

【００９１】ここで述べた製造方法では、第１の主表面
１０側の加工工程においては、第２の主表面２０側の部
分が支持部となり、第２の主表面２０側の加工工程にお
いては、既に加工し終えた第１の主表面１０側の部分が
支持部となって製造プロセスを支えている。この製造方
法によれば、ベース基板１の加工深さが図１１と図１２
に示した製造方法の場合に比べて浅くなり、第１の絶縁
層２１、２２の充填深さも浅くなる。そのため、ベース
基板１の加工や第１の絶縁層２の充填が容易になり、製
造プロセスが安定する。

【００９２】また、ここで述べた回路基板の製造方法に
おいても、ベース基板１上にキャパシタ４を形成してか
ら、ベース基板１内に導電性ビア３を形成している。従
って、この場合においても、ベース基板１として耐熱性
や耐酸化性に優れた材料を用いることにより、キャパシ
タ４の形成温度の上昇と酸化性雰囲気での熱処理等が可
能になり、６００℃〜９００℃の熱処理を要するペロブ
スカイト化合物を誘電体とした、高容量密度のキャパシ
タを内蔵した回路基板を提供できる。

【００９３】なお、本実施の形態では、導電性ビア３を
形成する際、キャパシタを形成した第１の主表面１０側
の部分３１を最初に形成し、次いで、反対側の第２の主
表面２０側の部分３２を形成している。しかし、導電性
ビア３の形成順序はこれに限定される訳ではなく、この
実施の形態とは逆にしても差し支えない。

【００９４】〈第３の実施の形態〉図３は、第３の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ４搭載部の詳細をわかりやすくするため、回
路基板の主表面の部分ａ、ｂを拡大しており、特に、膜
厚方向を拡大した。同図において、３００は本実施例適
用した回路基板を示し、他の符号は図１〜図２と同じで
ある。

【００９５】回路基板３００が第２の実施の形態である
回路基板２００と異なっている点は、導電性ビア３を構
成する材料と、キャパシタ４を形成していない第２の主
表面２０側の接続端子７部の構造である。それ以外の構
造や本発明を適用した点は同じである。

【００９６】回路基板２００の場合、第２の絶縁層６上
に第３の絶縁層９が積層され、第３の絶縁層中に設けた
スルーホールを通して導電性ビア３とベース基板１に対
する接続端子７が設けられている。

【００９７】それに対し、本実施の形態である回路基板
３００0では、第２の絶縁層６に設けたスルーホールを
通して導電性ビア３とベース基板１に対する接続端子７
を設けている。これは、回路基板２００の場合、導電性
ビア３形成において、スルーホール形成と絶縁層と導電
性部材の充填工程が繰り返され、第２の主表面２０側も
ダメージを受けている可能性があるためであり、回路基
板３００では、導電性ビア３の形成工程が単純化され、
ダメージも少ないと考えられからである。

【００９８】このように、第３の絶縁層は必要に応じて
形成すれば良く、回路基板２００と回路基板３００の本
質的な違いとはならない。また、導電性ビア３は、回路
基板２００と回路基板３００では、構成材料は異なる
が、構造は同じである。

【００９９】そのため、回路基板の構造による本発明の
適用効果は、第２の実施の形態と同じく得ることができ
る。回路基板２００の場合、第１の絶縁層２に設けたス
ルーホール内に導電性材料を充填して導電性ビア３を得
ているので、金属、金属の合金、金属と非金属の合成物
等、材料の選択幅が広い。しかし、ベース基板へのスル
ーホール形成と導電性部材と絶縁層の埋め込みを行う必
要がある。

【０１００】それに対し、回路基板３００では、導電性
ビア３をベース基板１と同じ材料としている。これは、
回路基板３００の製造方法からの結果であり、回路基板
２００で見られた導電性部材の埋め込みを不要にできる
構造である。これが、本実施の形態の特徴であり、第１
及び第２の実施の形態と異なる点である。

【０１０１】次に、本実施の形態である回路基板３００
の製造方法を説明する。図１５と図１６は、本実施の形
態の製造方法の一例を要部断面図で示した工程フロー図
である。同図からわかるように、（１５ａ）〜（１５
ｃ）までの工程は図１１に示した（１１ａ）〜（１１
ｃ）までの工程と同じである。図１５の（１５ｄ）以降
の回路基板３００の製造工程を図１５と図１６を参照し
ながら説明する。

【０１０２】（１５ｄ）ベース基板の第1の主表面側導
電性ビアの形成：フォトエッチング法やレーザ加工法等
の周知の方法を用いて、ベース基板１の主表面１０の導
電性ビアの形成領域の周囲を除去し、主表面側のビア３
１と該ビア３１の周囲を囲むように主表面側のスルーホ
ール１１を形成する。この場合、スルーホール１１を貫
通スルーホールとはせずにベース基板１内部の途中で止
める。

【０１０３】（１５ｅ）ベース基板に設けたスルーホー
ルへの第1の絶縁層の充填及び第1の主表面側への第２の
絶縁層形成:ベース基板１の第１の主表面に設けられた
スルーホール１１に有機系絶縁樹脂をディップ法により
充填し、導電性ビア３の第１の主表面側の部分３１を取
り囲むように第１の絶縁層２１を形成する。この工程で
は、スルーホール１１への有機系絶縁樹脂の充填ととも
に、第１の主表面上に第２の絶縁層６を形成する。必要
に応じて、研磨やバックエッチングを行い、表面の平坦
化を行う。ここでは、ディップ法を用いているが、これ
に限定されるのではなく、印刷法やスピン塗布法、スプ
レー塗布法、転写法等、別の手法を用いても差し支えな
い。

【０１０４】なお、ここでは、第１の絶縁層２と第２の
絶縁層６を同時に形成しているが、別々の工程で形成し
ても差し支えない。また、第２の絶縁層６として感光性
樹脂を用い、端子部や電極部のスルーホールを同時に形
成しても良い。

【０１０５】（１５ｆ）ベース基板の第２の主表面側の
導電性ビア形成：上記（１５ｄ）と（１５ｅ）の工程を
適用し、導電性ビア３の第２の主表面側の部分３２と第
１の絶縁層の第２の主表面側部分２２を第２の主表面２
０側に形成し、第２の主表面２０は第２の絶縁層６によ
り被覆する。これにより、導電性ビア３と第１の絶縁層
２が形成される。

【０１０６】（１５ｇ）ベース基板の第１の主表面上の
第２の絶縁層へのスルーホール形成：フォトエッチング
法やレーザ加工法等の周知の手法により、第１の主表面
１０上に形成されている第２の絶縁層６にスルーホール
１２を形成する。なお、第２の絶縁層６として感光性樹
脂を用いてスルーホールが既に設けられている場合には
この工程を省略できる。

【０１０７】（１５ｈ）ベース基板の第１の主表面上へ
の導電性薄膜層の形成：スパッタ法等の物理的手法、化
学蒸着法、ゾルゲル法、めっき法等の周知の手法を用い
て導電性薄膜層８を第１の主表面１０上に成膜し、次い
で、フォトエッチング法等、周知の手法を用いてパター
ン化を行う。これにより、キャパシタ４の第２の電極か
ら導電性ビア３への引き出し線が形成される。各端子部
においても、接続信頼性を保つため、導電性薄膜層８を
残存させた方がよい。

【０１０８】この後の工程では、４００℃以上の高温プ
ロセスを通す必要がないので、導電性薄膜層８の材料と
して、耐酸化性に問題があるＣｕや耐熱性に問題がある
アルミニウム等の低抵抗材料を用いることができる。た
だし、Ｃｕは単独では用いず、ＣｒやＴｉで挟んだＣｒ
／Ｃｕ／Ｃｒ積層膜やＴｉ／Ｃｕ／Ｔｉ積層膜として使
用する。（１５ｉ）第１の主表面上への第３絶縁層の形成及び第
２の主表面上の第２の絶縁層へのスルーホール形成：第
１の主表面１０上に、スピン塗布法など周知の手法によ
り有機系絶縁樹脂を塗布し、乾燥、硬化を行って第３の
絶縁層９を成膜する。

【０１０９】次いで、フォトエッチング法等の周知の手
法によりスルーホール１３を形成する。この場合、有機
系絶縁樹脂として感光性材料を用いて、塗布、乾燥、露
光、現像、硬化の各工程により形成しても良い。そし
て、スルーホールを形成する工程を短縮できる。

【０１１０】次いで、フォトエッチング法やレーザ加工
法等の周知の手法により、第２の主表面２０上に形成さ
れている第２の絶縁層６にスルーホール１４を形成す
る。なお、第２の主表面２０上の第２の絶縁層６として
感光性樹脂を用いてスルーホールが既に設けられている
場合には、第２の主表面２０側のこの工程を省略でき
る。

【０１１１】（１５ｊ）接続端子の形成：選択した接続
手法に適合した材料をスパッタ法や真空蒸着法、めっき
法等の周知の成膜手法により成膜し、フォトエッチング
法等の周知の手法によりパターン化を行い、接続端子７
を形成する。接続端子メタライズに用いる材料は接続手
法によって選択することになるが、はんだ接続を前提に
する場合には、Ａｕ／Ｎｉ／Ｃｒ積層膜やＮｉ−Ｃｕ／
Ｃｒ積層膜等を用いればよい。ここで、Ａ／ＢはＢの上
にＡが積層されることを示す。

【０１１２】以上で、回路基板３００が完成する。ここ
で述べた製造方法では、第１の主表面１０側の加工工程
においては、第２の主表面２０側の部分が支持部とな
り、第２の主表面２０側の加工工程においては、既に加
工し終えた第１の主表面１０側の部分が支持部となって
製造プロセスを支えている。

【０１１３】この実施例における製造方法は以下の特長
を有し、第１の実施の形態及び第２の実施の形態で示し
た製造方法に比べ、製造工程が短縮され、安定なプロセ
スとなる。

【０１１４】（ア）導電性ビア３をベース基板１から分
離するように形成するため、第１の絶縁層の中へのスル
ーホール形成および導電性ビア３の充填工程が不要とな
る。

【０１１５】（イ）導電性ビア３はベース基板１を材料
として形成されるので、他の堆積法によって形成された
導電性ビアより機械的に強い。

【０１１６】（ウ）第１の絶縁層を埋め込む深さも第１
の実施の形態より浅く、第２の実施の形態とほぼ同等で
ある。

【０１１７】以上述べてきたことから明確なように、本
実施の形態の場合にも第１及び第２の実施の形態で得ら
れた本発明の効果を得ることができる。更に、本実施の
形態の場合、導電性ビアの機械的強度の増大・製造工程
数削減などの効果が得られる。

【０１１８】なお、ここでは、導電性ビアを第１の主表
面側の部分３１と第２の主表面側の部分３２の２つの部
分に分けて述べたが、製造方法からわかるように、分離
されているのではなく、ベース基板材料からなる一体物
である。

【０１１９】また、本実施の形態では、導電性ビア３を
形成する際、キャパシタを形成した第１の主表面１０側
の部分３１を最初に形成し、次いで、反対側の第２の主
表面２０側の部分３２を形成している。しかし、導電性
ビア３の形成順序はこれに限定される訳ではなく、この
実施の形態とは逆にしても差し支えない。

【０１２０】〈第４の実施の形態〉図４は、本発明の第
４の実施の形態を要部断面図で示したものである。この
図でも、キャパシタ４搭載部の詳細をわかりやすくする
ため、回路基板の主表面の部分ａ、ｂを拡大しており、
特に、膜厚方向を拡大した。図において、４００は本発
明を適用した回路基板を示し、他の符号は図１〜図３と
同じである。

【０１２１】本実施の形態である回路基板４００の構造
は第３の実施の形態である回路基板３００とほとんど同
じであり、第３の実施例で得られた本発明の効果を本実
施の形態でも得ることができる。回路基板４００が回路
基板３００と異なっているのは、第２の主表面２０側に
薄膜保護層５がないことと、原理的にベース基板１の厚
みが薄くなっていることである。これらの違いも製造方
法が原因になっているので、これについて説明する。

【０１２２】図１６は、本実施の形態の製造方法の一例
を要部断面図で示した工程フロー図である。

【０１２３】まず、図１５に示した製造工程の（１５
ａ）〜（１５ｅ）の工程を実行する。以下、図１７を参
照にしながら、（１５ｅ）以降の工程を説明する。

【０１２４】（１７ａ）第２の主表面側の除去：キャパ
シタ４を形成している第１の主表面１０側を保護しなが
ら、エッチングや研磨等周知の手法を用いてベース基板
１の第２の主表面側の部分を、第１の絶縁層が見えるま
で除去する。次いで、平滑化と洗浄を行い、新たな第２
の主表面２０を清浄にする。必要に応じて、薄膜保護層
を形成する。しかしこの場合、ベース基板１と導電性ビ
ア３を短絡させてはならない。

【０１２５】（１７ｂ）第２の主表面上への第２の絶縁
層形成と第１の主表面上の第２の絶縁層へのスルーホー
ル形成：第２の主表面２０上に、スピン塗布法など周知
の手法により有機系絶縁樹脂を塗布し、乾燥、硬化を行
って第２の絶縁層６を成膜する。この場合、有機系絶縁
樹脂として感光性材料を用いて、塗布、乾燥、露光、現
像、硬化の各工程により形成しても良い。そして、（１
７ｄ）で行う第２の主表面上の第２の絶縁層へのスルー
ホール形成工程を省略できる。

【０１２６】次いで、フォトエッチング法やレーザ加工
法等の周知の手法を用いて、第１の主表面上の第２の絶
縁層６にスルーホール１２を形成する。この場合、第１
の主表面１０上の第２の絶縁層６として感光性樹脂を用
いてスルーホール１２が既に設けられている場合には、
この工程を省略できる。

【０１２７】その後、図１６に示した（１５ｈ）〜（１
５ｊ）の工程と同じにように工程（１７ｃ）〜（１７
ｅ）を進めることにより、回路基板４００が完成する。

【０１２８】製造方法からわかるように、ここで示した
製造方法によれば、キャパシタ４を設けていない第２の
主表面２０側の第１の導電層２２と導電性ビア３２の形
成工程を省略できる。従って、第１の実施の形態〜第３
の実施の形態で示した製造方法に比べて工程数を削減で
き、歩留まり向上が期待できる。ただしこの場合、ベー
ス基板１の機械的強度が回路基板完成後に十分確保され
ることが条件となる。

【０１２９】以上述べてきたことから明確なように、本
実施の形態の場合にも第１〜第３の実施の形態で得られ
た本発明の効果を得ることができる。更に、本実施の形
態の場合、製造工程数の削減などの効果があり、キャパ
シタ内蔵の回路基板の歩留まり向上が期待できる。

【０１３０】なお、本実施の形態では、第３の実施の形
態と同じ方法で導電性ビア３を形成しているが、第３の
実施の形態に限定されるものではなく、第１及び第２の
製造方法によって導電性ビア３を形成しても差し支えな
い。

【０１３１】〈第５の実施の形態〉図５は、第５の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ４搭載部の詳細をわかりやすくするため、回
路基板の主表面の部分ａ、ｂを拡大しており、特に、膜
厚方向を拡大した。図において、500は本発明を適用し
た回路基板を、１４は裏面側絶縁層を、示し、他の符号
は図１〜図４と同じである。

【０１３２】本実施の形態である回路基板５００は、第
４の実施の形態である回路基板４００の第２の主表面２
側に、ベース基板１と同一部材からなる裏面側ビア３３
が設けられ、その周囲を裏面側絶縁層１４で埋めた構造
となっている。それ以外構造と製造方法、本発明を適用
したところも第４の実施の形態と同じである。第４の実
施の形態との相違点が本発明の効果に及ぼす影響はない
ので、この実施の形態の場合にも、第３の実施の形態と
同じ効果を得ることができる。

【０１３３】本実施例の場合、ベース基板１の第２の主
表面２０側を裏面側絶縁層１４によって補強している。
従って、裏面側絶縁層１４は、第１〜第４の実施の形態
で述べてきた第２の絶縁層６より厚く、機械的強度が大
きくなるように形成される。この裏面側絶縁層１４の埋
め込みは、間口が広いので、第１〜第３の実施の形態で
のスルーホールへの埋め込みより容易である。

【０１３４】また、回路基板完成後のベース基板１は裏
面側絶縁層によって支持されているので、ベース基板１
の厚みを薄くできるため、導電性ビア３及び第１の絶縁
層２の深さを小さくできる。これにより、ベース基板１
の第１の主表面１０上での微細化が容易になり、接続端
子の高密度化に貢献できる。

【０１３５】また、回路基板５００の場合には、導電性
ビア３を裏面側絶縁層１４でも支持しており、第４の実
施の形態と比較して導電性ビア３周辺の機械的強度が改
善される。

【０１３６】なお、本実施の形態では、第３の実施の形
態と同じ方法で導電性ビア３を形成しているが、第３の
実施の形態に限定されるものではなく、第１及び第２の
製造方法によって導電性ビア３を形成しても差し支えな
い。

【０１３７】また、本実施の形態の場合、キャパシタを
形成した第１の主表面１０側の導電性ビア３を最初に形
成し、次いで、反対側の第２の主表面２０側の裏面側ビ
ア３３を形成している。しかし、導電性ビアの形成順序
はこれに限定される訳ではなく、第２の主表面２０側の
裏面側ビア３３を形成し、裏面側絶縁層１４を形成して
から、キャパシタを形成した第１の主表面１０側の導電
性ビア３を形成しても差し支えない。

【０１３８】〈第６の実施の形態〉図６は、本発明の第
６の実施の形態を要部断面図で示したものである。この
図でも、キャパシタ４搭載部の詳細をわかりやすくする
ため、回路基板の主表面の部分ａ、ｂを拡大しており、
特に、膜厚方向を拡大した。図において、６００は本発
明を適用した回路基板を示し、他の符号は図１〜図５と
同じである。

【０１３９】本実施の形態で示す回路基板６００は、ベ
ース基板１の２つの主表面１０、２０の両面にキャパシ
タ４を形成し、ベース基板１を第１の主表面１０側のキ
ャパシタ４の第１の電極４１と第２の主表面２０側のキ
ャパシタ４の第１の電極４１の一部を兼ねさせた例であ
る。第１の主表面１０上のキャパシタ４も第２の主表面
２０上のキャパシタ４も、第３の実施の形態で示した回
路基板３００と同じ構造している。

【０１４０】回路基板６００は、ベース基板１の２つの
主表面上にキャパシタを形成してから、図１５の（１５
ｅ）〜（１５ｊ）の工程によって製造できる。従って、
第３の実施の形態と本実施の形態では、構造、製造方法
は同じといえる。従って、本発明の適用により、本実施
の形態の場合にも、第３の実施の形態と同じ効果を得る
ことができる。

【０１４１】更に、本実施の形態では、キャパシタ４の
第２の電極４２と接続されている導電性ビア３を電源電
極につなぎ、ベース基板１と接続されている接続端子を
接地電極につなぐと、第１の主表面上のキャパシタと第
２の主表面上のキャパシタは並列接続され、回路基板６
００に内蔵されるキャパシタの容量を、第１の実施の形
態〜第５の実施の形態における回路基板で内蔵している
キャパシタの容量の２倍にすることができる。

【０１４２】なお、本実施の形態では、第３の実施の形
態と同じ方法で導電性ビア３を形成しているが、第３の
実施の形態に限定されるものではなく、第１及び第２の
製造方法によって導電性ビア３を形成しても差し支えな
い。

【０１４３】〈第７の実施の形態〉図７は、第７の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ4搭載部の詳細をわかりやすくするため、回路
基板の主表面の部分ａ、ｂを拡大しており、特に、膜厚
方向を拡大した。図において、７００は本発明を適用し
た回路基板を、１５は抵抗素子を、示す。他の符号は図
１〜図６と同じである。

【０１４４】この実施の形態は、キャパシタ内蔵の回路
基板に抵抗素子を内蔵させた例である。（Ａ）の回路
基板７００は第３の実施の形態で示した回路基板３００
に抵抗素子を内蔵させた例であり、（Ｂ）の回路基板７
１０は第５の実施の形態で示した回路基板５００に抵抗
素子を内蔵させた例である。

【０１４５】本実施の形態では、抵抗素子はキャパシタ
４を形成していない第２の主表面２０の絶縁層上に形成
されている。すなわち、抵抗素子１５は、回路基板７０
０では第２の主表面２０の第２の絶縁層６上に、回路基
板７１０では裏面側絶縁層１４上に形成されている。

【０１４６】本実施の形態では、第３の実施の形態と第
５の実施の形態で示された回路基板をベースにしている
ため、本実施例の適用により、第３の実施の形態と第５
の実施の形態で得られた効果が得られる。

【０１４７】また、本実施の形態では、一方の電極を信
号配線に、他方の電極を接地電極に接続することによ
り、抵抗素子１５を終端抵抗として働かせることができ
るので、デカップリングキャパシタと終端抵抗を内蔵し
た回路基板を提供できる。

【０１４８】なお、本実施の形態では、第３の実施の形
態と同じ方法で導電性ビア３を形成しているが、第３の
実施の形態に限定されるものではなく、第１及び第２の
製造方法によって導電性ビア３を形成しても差し支えな
い。

【０１４９】〈第８の実施の形態〉図8は、第８の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ４搭載部の詳細をわかりやすくするため、回
路基板の主表面の部分ａ、ｂを拡大しており、特に、膜
厚方向を拡大した。図において、８００は本発明を適用
した回路基板を、１６は薄膜多層配線部を示す。他の符
号は図１〜図７と同じである。

【０１５０】この実施の形態は、第３の実施の形態で示
した回路基板３００に薄膜多層配線部１６を設けた場合
の例である。従って、本実施の形態においても、第３の
実施の形態である回路基板３００と薄膜多層部１５を一
体化して形成しているため、第３の実施の形態で得られ
た効果が得られることは明白である。

【０１５１】なお、薄膜多層部１６と一体化する回路基
板として第３の実施の形態で示した回路基板３００を用
いているが、これに限定されるものではなく、第１〜第
７の実施の形態で示したいずれの回路基板を用いても差
し支えない。

【０１５２】〈第９の実施の形態〉図９は、第９の実施
の形態を要部断面図で示したものである。この図でも、
キャパシタ４搭載部の詳細をわかりやすくするため、回
路基板の主表面の部分ａ、ｂを拡大しており、特に、膜
厚方向を拡大した。図において、９００は本発明を適用
した本実施の形態による回路基板を、３１０と３２０は
第３の実施の形態で示した回路基板を示す。他の符号は
図１〜図８と同じである。

【０１５３】この実施の形態は、第３の実施の形態で示
した回路基板３１０と回路基板３２０を第２の主表面２
０側に形成された接続端子７を用いて接続したものであ
り、回路基板３１０と回路基板３２０に内蔵されている
キャパシタは並列接続されている。そのため、回路基板
９００が内蔵するキャパシタの容量は第３の実施の形態
による回路基板３１０、３２０に内蔵されているキャパ
シタの容量の２倍となる。本実施の形態は、第３の実施
の形態を基本としていることから、第８の実施の形態で
得られた本発明の効果を得ることができる。

【０１５４】なお、この実施例では、第２の主表面に設
けた接続端子により２つの回路基板を接続した構造とな
っているが、第１の主表面に設けた接続端子と第２の主
表面に設けた接続端子を接続しても差し支えない。

【０１５５】また、この実施の形態では、第３の実施の
形態による回路基板同士を接続しているが、この組み合
わせに限定されるのではなく、第１の実施の形態〜第８
の実施の形態で示した回路基板のどの組み合わせでも差
し支えない。

【０１５６】〈第１０の実施の形態〉図１０は、第１０
の実施の形態を要部断面図で示したものである。この図
でも、キャパシタ４搭載部の詳細をわかりやすくするた
め、回路基板の主表面の部分ａ、ｂを拡大しており、特
に、膜厚方向を拡大した。図において、１０００は本発
明を適用した回路基板による半導体装置を、１７は半田
を、１８は半導体チップを、１９はマザーボードやモジ
ュール基板の如き配線基板を、示す。他の符号は図１〜
図９と同じである。

【０１５７】この実施の形態は、第３の実施の形態で示
したキャパシタ内蔵の回路基板３００をインターポーザ
に用いて、半導体チップ１８を配線基板１９に実装した
例である。キャパシタ４はデカップリングキャパシタと
して用いるので、キャパシタ４の電極４１、４２は接地
端子と電源端子に接続される。なお、図１０では１個の
半導体チップしか示していないが、２個以上搭載しても
差し支えない。

【０１５８】かかる構成によれば、デカップリングキャ
パシタを半導体チップ１８の直下に設置できるので、半
導体チップ１８内で発生するスイッチングノイズを効率
良く抑制できる。また、本実施の形態は、第３の実施の
形態である回路基板３００を用いて半導体チップ１８を
配線基板１９に実装していることから、第３の実施の形
態で得られた本発明の効果を得ることができる。

【０１５９】なお、この実施の形態では、第３の実施の
形態で示した回路基板３００を用いて、半導体チップ１
８を配線基板１９に実装しているが、この回路基板３０
０に限定されるものではなく、第１の実施の形態から第
９の実施の形態で示したどの基板の適用も可能であり、
目的に合わせて回路基板を適宜選択すれば良い。

【０１６０】以上述べてきたように、本発明による回路
基板を半導体チップを配線基板に実装する際のインター
ボーザとして用いれば、半導体チップの直下にデカップ
リングキャパシタを配置することになるので、実装密度
を低下させることなく、スイッチングノイズを低減でき
る半導体装置を提供できる。

【０１６１】

【発明の効果】以上のように、本発明によれば、半導体
チップを配線基板に実装する場合のインターポーザに適
した回路基板において、１０００℃までの誘電体形成プ
ロセスが可能になるため、回路基板に容量密度が高いデ
カップリングキャパシタを内蔵させることができ、ま
た、半導体チップの直下にデカップリングキャパシタを
配置できるので、実装密度を低下させることなくスイッ
チングノイズを低減できる半導体装置を提供できる。

【図面の簡単な説明】

【図１】第１の実施の形態を示す要部断面図である。

【図２】第２の実施の形態を示す要部断面図である。

【図３】第３の実施の形態を示す要部断面図である。

【図４】第４の実施の形態を示す要部断面図である。

【図５】第５の実施の形態を示す要部断面図である。

【図６】第６の実施の形態を示す要部断面図である。

【図７】第７の実施の形態を示す要部断面図である。

【図８】第８の実施の形態を示す要部断面図である。

【図９】第９の実施の形態を示す要部断面図である。

【図１０】第１０の実施の形態を示す要部断面図であ
る。

【図１１】第１の実施の形態で示した回路基板１００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１２】第１の実施の形態で示した回路基板１００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１３】第２の実施の形態で示した回路基板２０0の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１４】第２の実施の形態で示した回路基板２００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１５】第３の実施の形態で示した回路基板３００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１６】第３の実施の形態で示した回路基板３００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１７】第４の実施の形態で示した回路基板４００の
製造工程の一例を要部断面図で示した工程フロー図であ
る。

【図１８】高融点金属基板を用いて薄膜キャパシタを形
成した従来の例を示す要部断面図である。

【符号の説明】

１…ベース基板、２、２１、２２…第１の絶縁層、３、
３１、３２…導電性ビア、４…キャパシタ、４０…キャ
パシタ４を構成する誘電体層、４１、４２…キャパシタ
４を構成する電極、５…薄膜保護層、６…第２の絶縁
層、７…接続端子、８…導電性薄膜層、９…第３の絶縁
層、１０…回路基板（ベース基板）の第１の主表面（表
面）、２０…回路基板（ベース基板）の第２の主表面
（裏面）、１１、１２、１３…スルーホール、１４…裏
面側絶縁層、１５…抵抗素子、１６…薄膜多層配線部、
１７…半田、１８…半導体チップ、１９…配線基板、３
３…裏面側ビア、１０００…半導体装置、１００、２０
０、３００、４００、５００、６００、７００、７１
０、８００、９００…回路基板、１８０…第１の電極、
１８１…金属基板、１８２…酸化防止層、１８３…誘電
体層、１８４…電極（Ｃｒ）、１８５…電極（Ｃｕ）、
１８６…第２の電極、１８７…半田バンプ、１８８…キ
ャパシタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者志儀英孝神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者松嶋直樹神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者阿部洋一神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内

Claims

【特許請求の範囲】

【請求項１】ベース基板の少なくとも１つの主表面上に
第１の電極と第２の電極により誘電体層を挟んだキャパ
シタが形成され、上記ベース基板内に上記ベース基板の
2つの主表面を電気的に接続するように設けられた、少
なくとも1個以上の導電性ビアを有する回路基板であっ
て、上記ベース基板を導電性部材により構成して上記キ
ャパシタの第１の電極の一部として用い、上記導電性ビ
アと上記ベース基板の間に絶縁層を介在させることによ
り上記導電性ビアを上記ベース基板から電気的に分離
し、上記回路基板の２つの主表面上に実装用接続端子を
設けたことを特徴とするキャパシタを内蔵した回路基
板。
【請求項２】請求項１に記載の回路基板において、上記
ベース基板の２つの主表面を電気的に接続する上記導電
性ビアの少なくとも一部を、上記ベース基板と同一部材
により構成したことを特徴とするキャパシタを内蔵した
回路基板。
【請求項３】請求項１または２に記載の回路基板におい
て、上記ベース基板の第１の主表面と第２の主表面にキ
ャパシタを形成し、上記ベース基板を第１の主表面側の
キャパシタと第２の主表面側のキャパシタに対する共通
な第1の電極に用いることを特徴とする回路基板。
【請求項４】請求項１乃至４の何れかに記載の回路基板
において、上記ベース基板が１０００℃以上の融点を有
する高融点金属材料からなることを特徴とするキャパシ
タを内蔵した回路基板。
【請求項５】請求項４に記載の回路基板において、上記
高融点金属材料を、タングステン（Ｗ）、タンタル（Ｔ
ａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、あるい
は、少なくともニッケル（Ｎｉ）、クロム（Ｃｒ）、コ
バルト（Ｃｏ）、アルミニウム（Ａｌ）のいずれかを含
む鉄（Ｆｅ）合金の中から選択したことを特徴とするキ
ャパシタを内蔵した回路基板。
【請求項６】請求項１乃至５の何れかに記載の回路基板
において、上記ベース基板の主表面上の少なくとも一部
に薄膜層を設け、該薄膜層を白金族材料あるいは導電性
酸化物材料の中から選択したことを特徴とするキャパシ
タを内蔵した回路基板。
【請求項７】上記キャパシタを上記ベース基板上に形成
するキャパシタ形成工程と上記ベース基板中に上記導電
性ビアを形成する導電性ビア形成工程を含む製造方法で
あって、上記キャパシタ形成工程を実行してから導電性
ビア形成工程を実行することを特徴とするキャパシタを
内蔵した回路基板の製造方法。
【請求項８】請求項７に記載のキャパシタを内蔵した回
路基板の製造方法において、上記導電性ビア形成工程
は、上記ベース基板の第１の主表面側に導電性ビアの一
部を形成するための第１主表面側ビア形成工程と、上記
ベース基板の第２の主表面側に導電性ビアの一部を形成
するための第２主表面側ビア形成工程とを含み、上記第
１の主表面側の導電性ビアの一部と上記第２の主表面側
の導電性ビアの一部が上記ベース基板内で接続されるこ
とを特徴とする回路基板の製造方法。
【請求項９】請求項７に記載のキャパシタを内蔵した回
路基板の製造方法において、上記導電性ビア形成工程
は、上記ベース基板の第１の主表面側に導電性ビアを形
成するための第１主表面側ビア形成工程と、上記ベース
基板の第２の主表面側部分を除去するための第２主表面
除去工程とを含み、上記第２主表面除去工程において、
第１主表面側ビア形成工程で形成した導電性ビアの一部
を上記ベース基板の第２の主表面側に露出させることを
特徴とする回路基板の製造方法。
【請求項１０】請求項８または９に記載のキャパシタを
内蔵した回路基板の製造方法において、上記第１主表面
側ビア形成工程あるいは第２主表面側ビア形成工程が、
（１）導電性ビア部を残し、該導電性ビア部の周囲に絶
縁層を埋め込む溝を形成するためのベース基板加工工程
と、(２)上記溝に絶縁層を埋め込むための第１絶縁層埋
め込み工程とを含むことを特徴とする回路基板の製造方
法。