JP2010199623A - 薄膜電子部品及び薄膜電子部品の製造方法 - Google Patents

Abstract

【課題】 薄膜電子部品の性能の低下を防ぐことの可能な薄膜電子部品及びその製造方法を提供する。
【解決手段】 本発明に係る薄膜電子部品は、基材１０と、基材１０の一方の主面上に形成されると共に第１の開口部１４ａにより第１の主要部２１と第１のアイランド部２０とに分離された第１の導電層１４と、第１の主要部２１上を覆うと共に第１の開口部１４ａを充填する誘電体層１６と、誘電体層１６の少なくとも一部を覆うと共に第１の導電層１４の第１のアイランド部２０と接する第２の導電層２３と、第１の導電層１４の第１のアイランド部２０と第２の導電層２３とが接触する領域において第１のアイランド部２０と第２の導電層２３とを貫通する第１の開口５０と、基材１０を貫通して第１の開口５０に連通する第１の貫通孔５２と、を備えている。
【選択図】図２

Description

この発明は、薄膜電子部品及び薄膜電子部品の製造方法に関する。

下記の特許文献１および２は、貫通孔を有する基板上に形成された薄膜電子部品を開示している。この貫通孔は、例えば、基板の表面上の配線を裏面上の配線に導通させるビアを作製するために使用される。特許文献１に記載されるように、この貫通孔はレーザを用いて開けることができる。

特開平１１−２６０１４８号公報 特開２００４−４８０４５号公報

貫通孔を有する基板上に形成された薄膜電子部品を作製する場合、大きく分けて二つの方法がある。一つは貫通孔を開けてから電子部品を作製する方法であり、もう一つは基板上に電子部品を作製してから貫通孔を開ける方法である。

基板に貫通孔をあけてから電子部品を作製する場合、貫通孔に充填した材料がその後の熱処理で基板や電子部品に拡散する、貫通孔の位置がその後の熱処理で所定の位置からずれてしまう、基板に貫通孔があるがゆえに基板表面にフォトレジスト等の溶液を塗布しようとすると貫通孔を通り裏面に達してしまうなど、数々の不具合が発生する。

一方、基板上に電子部品を作製してから貫通孔を開ける方法の例としては、薄膜電子部品の製造方法が挙げられる。例えば、あるパターンを有する電極層を基板の表面に設けた後、基板の裏面から基板および電極層を貫通するように貫通孔を開ける場合、電極層の材料が飛散するおそれがある。この飛散した電極材料は、電極層に付着してそのパターンを崩したり、基板の表面に他の導電層が形成されていれば、その導電層と電極層とをショートさせたりして、薄膜電子部品の性能を低下させるおそれがある。

そこで、本発明は、貫通孔を形成する際の電極材料の飛散を抑えて、薄膜電子部品の性能の低下を防ぐことの可能な薄膜電子部品の製造方法及び薄膜電子部品を提供することを課題とする。

本発明に係る薄膜電子部品は、基材と、基材の一方の主面上に形成されると共に第１の開口部により第１の主要部と第１のアイランド部とに分離された第１の導電層と、第１の主要部上を覆うと共に第１の開口部を充填する誘電体層と、誘電体層の少なくとも一部を覆うと共に第１の導電層の第１のアイランド部と接する第２の導電層と、第１の導電層の第１のアイランド部と第２の導電層とが接触する領域において第１のアイランド部と第２の導電層とを貫通する第１の開口と、基材を貫通して第１の開口に連通する第１の貫通孔と、を備えている。

本発明に係る薄膜電子部品の製造方法は、基材の一方の主面上に第１の導電層を設ける工程と、第１の導電層に第１の開口部を設けることにより、第１の導電層を主要部とアイランド部とに分離する工程と、主要部上を覆うと共に第１の開口部を充填する誘電体層を設ける工程と、誘電体層の少なくとも一部を覆うと共に第１の導電層のアイランド部と接するように第２の導電層を設ける工程と、第２の導電層と第１の導電層のアイランド部とが接触する領域の第１の導電層及び第２の導電層を貫通する第１の開口を設ける工程と、基材を貫通して第１の開口に連通する第１の貫通孔を形成する工程と、を含んでいる。

また、本発明に係る薄膜電子部品の他の態様は、基材と、基材の一方の主面上に形成されると共に第１の開口部により第１の主要部と第１のアイランド部とに分離された第１の導電層と、第１の主要部上を覆うと共に第１の開口部を充填すると共に、第３の開口部を有する誘電体層と、誘電体層の少なくとも一部を覆い、第２の開口部によって、第１のアイランド部と接する第２の主要部と、第１の主要部上に設けられて第３の開口部を充填することで第１の導電層の第１の主要部と接する第２のアイランド部と、に分離された第２の導電層と、第１の導電層の第１のアイランド部と第２の導電層の第２の主要部とが接する領域において第１のアイランド部と第２の主要部とを貫通する第１の開口と、第１の導電層の第１の主要部と第２の導電層の第２のアイランド部とが接する領域において第１の導電層の第１の主要部と第２の導電層の第２のアイランド部とを貫通する第２の開口と、基材を貫通して第１の開口に連通する第１の貫通孔と、基材を貫通して第２の開口に連通する第２の貫通孔と、を備えている。

また、本発明に係る薄膜電子部品の製造方法の他の態様は、本発明に係る薄膜電子部品の製造方法は、基材の一方の主面上に第１の導電層を設ける工程と、第１の導電層に第１の開口部を設けることにより、第１の導電層を主要部とアイランド部とに分離する工程と、第１の主要部上を覆うと共に第１の開口部を充填する誘電体層を設ける工程と、第１の主要部上の誘電体層に第３の開口部を設ける工程と、誘電体層の少なくとも一部を覆うと共に第３の開口部を充填する第２の導電層を設ける工程と、第２の導電層に第２の開口部を設けることにより、第１のアイランド部と接する第２の主要部と、第１の主要部上に設けられて第３の開口部を充填すると共に第１の導電層の第１の主要部と接する第２のアイランド部とに分離する工程と、第１の導電層の第１のアイランド部と第２の導電層の第２の主要部とが接する領域において第１のアイランド部と第２の主要部とを貫通する第１の開口を設ける工程と、第１の導電層の第１の主要部と第２の導電層の第２のアイランド部とが接する領域において第１の主要部と第２のアイランド部とを貫通する第２の開口を設ける工程と、基材を貫通して第１の開口に連通する第１の貫通孔を形成する工程と、基材を貫通して第２の開口に連通する第２の貫通孔を形成する工程と、を含んでいる。

本発明に係る薄膜電子部品の方法は、第１の導電層に設けられた第１の開口に連通するように基材に第１の貫通孔を形成するので、第１の貫通孔の形成時に第１の導電層の材料が飛び散りにくい。したがって、基材上に形成される薄膜電子部品の性能の低下を防ぐことができる。

実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。 実施形態に係る薄膜コンデンサの製造方法を示す概略断面図である。 貫通孔の両端の径の違いを示す概略断面図である。

以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

図１〜図３は、本実施形態に係る薄膜電子部品の製造方法を示す概略断面図である。本実施形態では、薄膜電子部品として薄膜コンデンサを製造する。まず、図１（ａ）に示されるように、アルミナからなる基板１０を用意し、基板１０の一方の主面１０ａを研磨して平坦化した後、その主面１０ａを絶縁膜１２で覆う。基板１０の主面１０ａは、薄膜コンデンサが形成される面であり、以下では表面と呼ぶ。基板１０の他方の主面１０ｂは裏面と呼ぶことにする。絶縁膜１２は、ＳｉＯ_２ガラスから構成されており、プラズマＣＶＤや化学溶液堆積（ＣＳＤ）などの方法により形成することができる。

次に、図１（ｂ）に示されるように、任意の成膜方法を利用して絶縁膜１２上に下部電極層１４を形成する。下部電極層１４は、フォトリソグラフィ技術などを利用してパターニングされ、開口１４ａが設けられる。開口１４ａは円環状の平面形状を有する溝であり、下部電極層１４の上面から下部電極層１４を貫通して絶縁膜１２の上面まで延びている。開口１４ａの内側には、下部電極層１４の主要部分２１から分離されたアイランド部２０が残る。アイランド部２０は、円形の平面形状を有している。

続いて、図１（ｃ）に示されるように、高い誘電率を有する誘電体層１６を下部電極層１４の上に形成する。この誘電体層１６は、ＢＳＴ（バリウムストロンチウムチタネイト）から構成されている。誘電体層１６は開口１４ａを充填し、絶縁膜１２に接触する。誘電体層１６は、複数の開口１６ａおよび１６ｂを有するように、フォトリソグラフィ技術などを利用してパターニングされる。これらの開口は、円形の平面形状を有している。開口１６ａは、下部電極層１４のアイランド部２０に位置合わせされている。このため、アイランド部２０の表面が開口１６ａから露出する。開口１６ｂは、下部電極層１４の主要部分２１の上に設けられている。このため、主要部分２１の表面の一部が開口１６ｂから露出する。

この後、図１（ｄ）に示されるように、任意の成膜方法によって、誘電体層１６を覆う上部電極層１８が形成される。上部電極層１８は誘電体層１６の開口１６ａおよび１６ｂを充填し、下部電極層１４と接触する。上部電極層１８において、下部電極層１４の主要部分２１の上方には、開口１８ａが設けられている。開口１８ａは円環状の平面形状を有する溝であり、上部電極層１８の上面から上部電極層１８を貫通して誘電体層１６の上面まで延びている。開口１８ａの内側には、上部電極層１８の主要部分２３から離間したアイランド部２２が残る。アイランド部２２は、円形の平面形状を有している。

上部電極層１８の主要部分２３は、誘電体層１６の開口１６ａを充填し、下部電極層１４のアイランド部２０と接触する。この結果、アイランド部２０と主要部分２３とは、一つのコンデンサ電極層３１として機能する。また、上部電極層１８のアイランド部２２は、誘電体層１６の開口１６ｂを充填し、下部電極層１４の主要部分２１と接触する。この結果、アイランド部２２と主要部分２１とは、一つのコンデンサ電極層３２として機能する。これらのコンデンサ電極層３１および３２は、誘電体層１６を介して互いに電気的に絶縁されている。このようにして、二つのコンデンサ電極層３１および３２の間に誘電体層１６が挟まれた構造を有する薄膜コンデンサ４０が得られる。

次に、基板１０にビアを設けて、コンデンサ電極層３１、３２への電気的な接続を基板１０の両面で確保する。まず、図２（ｅ）に示されるように、コンデンサ電極層３１を貫通する開口５０、およびコンデンサ電極層３２を貫通する開口５１が設けられる。これらの開口５０および５１は、上部電極層１８の上面から絶縁膜１２の上面まで延在する。開口５０および５１は円形の横断面を有している。開口５０および５１は、イオンミリングなど、任意の穿孔方法を用いて形成することができる。

次に、図２（ｆ）に示されるように、基板１０の両面にパッシベーション膜２４および２５が設けられる。パッシベーション膜２４は、上部電極層１８を覆うと共に、開口５０、５１に位置合わせされた開口２４ａを有するようにパターニングされる。パッシベーション膜２５は、基板１０の裏面１０ｂを覆うと共に、開口５０、５１の直下に配置された開口２５ａを有するようにパターニングされる。

続いて、図２（ｇ）に示されるように、基板１０および絶縁膜１２を貫通する孔５２、５３が設けられる。貫通孔５２は、開口５０に連通し、ほぼ円形の横断面を有している。本実施形態では、貫通孔５２は開口５０とほぼ等しい径を有しているが、開口５０より小さい径を有していてもよい。同様に、貫通孔５３は、開口５１に連通し、ほぼ円形の横断面を有している。本実施形態では、貫通孔５３は開口５１とほぼ等しい径を有している。

これらの貫通孔５２、５３は、レーザドリリングやマイクロドリリングなどの方法を用いて、基板１０の裏面１０ｂから穿孔される。例えば、レーザドリリングを使用する場合、パッシベーション膜２５の開口２５ａを通して基板１０の裏面１０ｂにレーザ光が照射され、孔が掘り進められる。これらの孔は基板１０の裏面１０ｂに対してほぼ垂直に形成され、絶縁膜１２を貫通して、開口５０、５１に連通する。こうして、貫通孔５２、５３が形成される。

以下に、レーザドリリングの代表的な装置と条件を示す。
・レーザ機種：ＥＳＩ社製ＵＶ ＬＡＳＥＲ μ ＶＩＡ ＤＲＩＬＬ ｍｏｄｅｌ５３２０
・光源：ＵＶ−ＹＡＧ
・加工方式：スパイラル法（開口の中心から最外周まで螺旋状にレーザを照射する）
・レーザ出力：２．８Ｗ
・ショット数：１００ショット

なお、基板１０の裏面１０ｂにレーザ光を照射するのは、表面１０ａ上に形成された薄膜コンデンサ４０に損傷を与えないようにするためである。一般に、図４に示されるように、レーザドリリングでは、レーザ光の入射口径Ｄ１が出射口径Ｄ２よりも大きくなりがちである。このため、表面１０ａにレーザ光を照射すると、薄膜コンデンサ４０に損傷を与える可能性が高くなる。

次に、図３（ｈ）に示されるように、貫通孔５２、５３に導電性材料を充填して、基板１０の一方の側から他方の側に延びるビア５４、５５を形成する。導電性材料の例としては、銀や銅を挙げることができる。導電性材料は、貫通孔５２、５３を完全に充填してもよいし、貫通孔５２、５３の内面に付着しているだけでもよい。ビア５４、５５は、それぞれ第１および第２のコンデンサ電極層３１、３２と接触しており、これらの電極層との間に電気的な導通を有している。

図３（ｉ）に示されるように、ビア５４、５５の両端には、ＵＢＭ（Under Bump Metal：バンプ下地金属）５６、５７が設けられる。これらのＵＢＭ５６、５７は、それぞれビア５４、５５に電気的に接続されたパッド状の電極である。ＵＢＭ５６、５７上には、図３（ｊ）に示されるように、それぞれ半田バンプ５８、５９が設けられる。半田バンプ５８、５９は、薄膜コンデンサ４０を搭載する基板１０（あるいは基板１０をダイシングして得られるチップ）を別のチップに接続するために使用される。

以下では、本実施形態の利点を説明する。本実施形態では、基板１０の表面１０ａに設けられたコンデンサ電極層３１、３２に開口５０、５１を設け、その開口５０に連通するように、基板１０の裏面１０ｂから貫通孔５２、５３を穿孔する。このため、基板１０のみならずコンデンサ電極層３１、３２まで穿孔して貫通孔を形成する場合に比べ、貫通孔５２、５３の形成時にコンデンサ電極層３１、３２の材料が飛散しにくい。

貫通孔５２、５３の形成時にコンデンサ電極層３１、３２の材料が飛散すると、飛散した材料がコンデンサ電極層３１、３２に付着してそのパターンを崩したり、基板１０上に他の導電層が設けられている場合には、当該他の導電層とコンデンサ電極層３１とが飛散した電極材料によってショートしたりして、薄膜コンデンサ４０の性能を低下させるおそれがある。しかし、本実施形態では電極材料の飛散が抑えられるので、薄膜コンデンサ４０の性能の低下を防ぐことができる。

なお、開口５０、５１がコンデンサ電極層３１、３２を貫通していなくても、貫通孔の穿孔時に飛散する電極材料は開口５０、５１の体積に応じて低減される。ただし、開口５０、５１が電極層を貫通していれば、電極材料の飛散をいっそう抑えることができる。例えば、Ｐｔは強度が高いため電極材料としては好ましいが、その反面、比較的脆性の高い金属である。そのため、Ｐｔを電極材料として用いると、貫通孔の穿孔時に飛散する可能性が高い傾向がある。したがって、本発明は、Ｐｔ電極を用いたデバイスに対して特に好ましく適用することができる。

以下では、貫通孔５２、５３の形成に使用するレーザ光の適切なパワーを検討する。本発明者らは、上述した方法によって薄膜コンデンサ４０を複数回にわたり実際に製造した。このとき、製造のたびに異なるパワーのレーザ光を用いてレーザドリリングを実施し、貫通孔５２、５３を形成した。形成された貫通孔５２、５３は、図４に示されるように、互いに異なる入射口径Ｄ１と出射口径Ｄ２を有していた。なお、レーザドリリングは、貫通孔５２、５３の出射口径Ｄ２が４０μmになるように実施した。また、コンデンサ電極層３１、３２に設けられる開口５０、５１の径は４０μmとした。

レーザ光のパワーを変えることにより、入射口径Ｄ１と出射口径Ｄ２の比を変えることができる。以下の表１は、レーザ光のパワーの変化に応じて、入射口径Ｄ１と出射口径Ｄ２の比がどのように変化するかを示している。

表１に示されるように、レーザ光のパワーが小さくなるにつれて、入射口径Ｄ１は大きくなる。また、入射口径Ｄ１と出射口径Ｄ２の比が大きいほど、薄膜コンデンサ４０にショートが発生する確率が大きいことが分かる。出射口径Ｄ２の入射口径Ｄ１に対する比Ｄ２／Ｄ１が０．５以下であれば、薄膜コンデンサ４０にショートが発生する確率は０％であった。また、Ｄ２／Ｄ１が０．５７の場合、ショート確率が３％であるのに対し、Ｄ２／Ｄ１が０．６２になると、ショート確率が２０％に増大した。

一方、レーザ光のパワーを小さくすれば、ショート確率は減少するものの、一つの貫通孔を開けるのに要する時間が増加する。パワーが３．２Ｗから２．８Ｗの範囲（出射口径の入射口径に対する比Ｄ２／Ｄ１が０．５以上）では、一つの貫通孔を開けるのに要する時間は０．４秒以下であるが、パワーが２．６Ｗ（Ｄ２／Ｄ１が０．４）では０．６秒であった。また、パワーが２．４Ｗ（Ｄ２／Ｄ１が０．２２）では、一つの貫通孔を開けるのに要する時間は１．８秒であり、パワーが２．６Ｗのときに比べ３倍に増加した。

次に、コンデンサ電極層３１、３２に形成される開口５０、５１の適切な径を検討する。本発明者らは、上述した方法によって薄膜コンデンサ４０を複数回にわたり実際に製造した。このとき、製造のたびに異なる径の開口５０、５１を形成し、その後、レーザドリリングを行って貫通孔５２、５３を形成した。開口５０、５１の径は、フォトリソグラフィ工程で使用するフォトマスクを変えることにより変更することができる。なお、レーザドリリングに使用するレーザ光に関する条件は一定とし、貫通孔５２、５３の出射口径Ｄ２も４０μｍに固定した。

下記の表２は、開口５０、５１の径Ｄ３と薄膜コンデンサ４０にショートが発生する確率との関係を示している。

表２に示されるように、開口径Ｄ３の出射口径Ｄ２に対する比Ｄ３／Ｄ２が０．７５以上の場合、薄膜コンデンサ４０にショートが発生する確率は０％であった。また、Ｄ３／Ｄ２が０．５の場合、ショート確率は５％であり、Ｄ３／Ｄ２が０．２５以下になると、ショート確率は２０％に増加した。

このように、開口５０、５１の径を大きくすれば、薄膜コンデンサ４０にショートが発生する確率は減少する。ただし、開口径の拡大することは、コンデンサとして機能する部分の面積を減らすことになる。したがって、開口径と出射口径が同等か、または開口径が出射口径より小さければ、コンデンサとして機能する部分の面積の減少を最小限に抑えることができる。

以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。

本発明は、薄膜コンデンサの製造方法に限らず、他の任意の薄膜電子部品の製造方法に適用できる。例えば、本発明は、固体電解質センサー等のＰｔ電極（前述のように、高脆性材料である）を使用した電子部品に好ましく適用することができる。上記実施形態では、基板１０を基材として使用し、その基板１０上に絶縁膜１２および下部電極層１４を形成する。しかし、絶縁膜１２および下部電極層１４は、製造する薄膜電子部品によっては不要である。また、基板１０の代わりに、下部電極層１４を基材として使用し、基板１０および絶縁膜１２を省いてもよい。この場合、下部電極層１４には、必要な強度を確保するために十分な厚みを持たせることが好ましい。

上記実施形態では、コンデンサ電極層３１、３２の形成後に開口５０、５１を穿孔するが、コンデンサ電極層３１、３２を形成する際のパターニングによって開口５０、５１を設けてもよい。

１０…基板、１２…絶縁膜、１４…下部電極層、１６…誘電体層、１８…上部電極層、２０…アイランド部、３１、３２…コンデンサ電極層、４０…薄膜コンデンサ、５０、５１…開口、５２、５３…貫通孔、５４、５５…ビア、５６、５７…バンプ下地金属（ＵＢＭ）、５８、５９…半田バンプ。

Claims (4)

1. 基材と、
   基材の一方の主面上に形成されると共に第１の開口部により第１の主要部と第１のアイランド部とに分離された第１の導電層と、
   前記第１の主要部上を覆うと共に前記第１の開口部を充填する誘電体層と、
   前記誘電体層の少なくとも一部を覆うと共に前記第１の導電層の前記第１のアイランド部と接する第２の導電層と、
   前記第１の導電層の第１のアイランド部と前記第２の導電層とが接触する領域において前記第１のアイランド部と前記第２の導電層とを貫通する第１の開口と、
   前記基材を貫通して前記第１の開口に連通する第１の貫通孔と、
   を備える薄膜電子部品。
2. 基材と、
   基材の一方の主面上に形成されると共に第１の開口部により第１の主要部と第１のアイランド部とに分離された第１の導電層と、
   前記第１の主要部上を覆うと共に前記第１の開口部を充填すると共に、第３の開口部を有する誘電体層と、
   前記誘電体層の少なくとも一部を覆い、第２の開口部によって、前記第１のアイランド部と接する第２の主要部と、前記第１の主要部上に設けられて前記第３の開口部を充填することで前記第１の導電層の前記第１の主要部と接する第２のアイランド部と、に分離された第２の導電層と、
   前記第１の導電層の前記第１のアイランド部と前記第２の導電層の前記第２の主要部とが接する領域において前記第１のアイランド部と前記第２の主要部とを貫通する第１の開口と、
   前記第１の導電層の前記第１の主要部と前記第２の導電層の前記第２のアイランド部とが接する領域において前記第１の導電層の前記第１の主要部と前記第２の導電層の前記第２のアイランド部とを貫通する第２の開口と、
   前記基材を貫通して前記第１の開口に連通する第１の貫通孔と、
   前記基材を貫通して前記第２の開口に連通する第２の貫通孔と、
   を備える薄膜電子部品。
3. 基材の一方の主面上に第１の導電層を設ける工程と、
   前記第１の導電層に第１の開口部を設けることにより、前記第１の導電層を主要部とアイランド部とに分離する工程と、
   前記主要部上を覆うと共に前記第１の開口部を充填する誘電体層を設ける工程と、
   前記誘電体層の少なくとも一部を覆うと共に前記第１の導電層の前記アイランド部と接するように第２の導電層を設ける工程と、
   前記第２の導電層と前記第１の導電層の前記アイランド部とが接触する領域の前記第１の導電層及び前記第２の導電層を貫通する第１の開口を設ける工程と、
   前記基材を貫通して前記第１の開口に連通する第１の貫通孔を形成する工程と、
   を含む薄膜電子部品の製造方法。
4. 基材の一方の主面上に第１の導電層を設ける工程と、
   前記第１の導電層に第１の開口部を設けることにより、前記第１の導電層を主要部とアイランド部とに分離する工程と、
   前記第１の主要部上を覆うと共に前記第１の開口部を充填する誘電体層を設ける工程と、
   前記第１の主要部上の前記誘電体層に第３の開口部を設ける工程と、
   前記誘電体層の少なくとも一部を覆うと共に第３の開口部を充填する第２の導電層を設ける工程と、
   前記第２の導電層に第２の開口部を設けることにより、前記第１のアイランド部と接する第２の主要部と、前記第１の主要部上に設けられて前記第３の開口部を充填すると共に前記第１の導電層の前記第１の主要部と接する第２のアイランド部とに分離する工程と、
   前記第１の導電層の前記第１のアイランド部と前記第２の導電層の前記第２の主要部とが接する領域において前記第１のアイランド部と前記第２の主要部とを貫通する第１の開口を設ける工程と、
   前記第１の導電層の前記第１の主要部と前記第２の導電層の前記第２のアイランド部とが接する領域において前記第１の主要部と前記第２のアイランド部とを貫通する第２の開口を設ける工程と、
   前記基材を貫通して前記第１の開口に連通する第１の貫通孔を形成する工程と、
   前記基材を貫通して前記第２の開口に連通する第２の貫通孔を形成する工程と、
   を含む薄膜電子部品の製造方法。
   
   
   

Images