JP4628520B2 - 電子装置実装基板の製造方法 - Google Patents
電子装置実装基板の製造方法 Download PDFInfo
- Publication number
- JP4628520B2 JP4628520B2 JP2000168836A JP2000168836A JP4628520B2 JP 4628520 B2 JP4628520 B2 JP 4628520B2 JP 2000168836 A JP2000168836 A JP 2000168836A JP 2000168836 A JP2000168836 A JP 2000168836A JP 4628520 B2 JP4628520 B2 JP 4628520B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- capacitor
- electronic device
- device mounting
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Description
【０００１】
【発明の属する技術分野】
本発明は、電子装置実装基板の製造方法に関し、より詳しくは、ハイエンドサーバ等の高周波信号を伝送する電子装置実装基板の製造方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどのデジタルＬＳＩでは、負荷インピーダンスの急激な変動、電源電圧の変動、及び高周波ノイズを抑えるためにデカップリングコンデンサ（バイパスコンデンサ）が用いられている。
高速動作が要求されるデジタルＬＳＩでは、高周波数帯域、例えばギガヘルツ帯域での安定動作が要求されている。また、デカップリングコンデンサは、ＬＳＩの高速化と低消費電力化が進むに伴ってさらなる性能向上が望まれている。
【０００３】
ＬＳＩチップとデカップリングコンデンサの双方をセラミック基板の同一面上に取り付ける場合には、デカップリングコンデンサとＬＳＩチップを接続するための配線の引き回しが避けられない。
例えば、図１(a),(b) に示すように、デカップリングコンデンサ１０２とＬＳＩチップ１０３が同一面上に取り付けられる構造のセラミック基板１０１は、その内部に三次元的に配置された配線１０４を有している。そして、デカップリングコンデンサ１０２とＬＳＩチップ１０３は、セラミック基板１０１上の電極１０５にフリップチップボンディングにより接続され、さらに電極１０５に接続された配線１０４を介して互いに電気的に接続されることになる。
【０００４】
そのような三次元的に形成される配線１０４は、その配置の自由度が大きいので、デカップリングコンデンサ１０２とＬＳＩチップ１０３を接続する配線１０４の距離が短くなる。
なお、図１(b) において、Ｘ、Ｙ及びＺは、互いに直交する三次元の軸を示している。
【０００５】
しかし、そのような三次元に配置される配線１０４を介してＬＳＩチップ１０３とデカップリングコンデンサ１０２を接続する構造のセラミック基板１０１を用いても、ＬＳＩの誤動作を防止するためには、デカップリングコンデンサ１０２とＬＳＩチップ１０３がさらに近傍に実装されることが要求される。
これは、電子回路では配線がインダクタンス成分、抵抗成分となるため、デカプリングコンデンサ１０２とＬＳＩチップ１０３の間の配線１０４が長くなるほど、ＬＳＩの高速動作に対する電源電圧変動の抑止や高周波リップル吸収といったデカップリングコンデンサの効果が小さくなるからである。特に、配線の引き回しによるインダクタンスの増加は、デカップリングコンデンサの高周波特性を悪くする主因となっている。
【０００６】
従って、デカップリングコンデンサによる効果を高めるために求められることは、配線の等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）の低減である。
そこで、図２に示すように、絶縁基板１０６内に平行平板電極型コンデンサ１０７を形成することにより、基板１０６上に取り付けられるＬＳＩチップ１０８とコンデンサ１０７の距離を短くする構造が知られている。そのような構造によれば、ＬＳＩチップ１０８とコンデンサ１０７の接続距離は、図１(b) に示す構造に比べて短くなる。そのような基板は、例えば特開平７−３７７５８号公報、特開平８−２１３７５５号公報に記載されている。また、特開平８−１４８３６８号公報には、基板内に埋め込まれた２つの線状のビアとそれらの間の誘電体によってコンデンサを構成することが記載されている。
【０００７】
また、図３(a) は、セラミック基板１１０とＬＳＩチップ１１１の間にキャパシタインターポーザ１１２を介在させた構造を示している。ＬＳＩチップ１１１は、図３(b) に示すように、キャパシタインターポーザ１１２内のプラグ１１２ａ，１１２ｂ，１１２ｃを通して、セラミック基板１１０内の配線１１０ａとキャパシタインターポーザ１１２内のコンデンサ１１３にそれぞれ接続されている。キャパシタインターポーザ１１２内のコンデンサ１１３は、図３(b) に示すように、上部電極１１３ａと下部電極１１３ｂにより誘電体膜１１３ｃを挟んだ構造を有している。そして、キャパシタインターポーザ１１２内において、コンデンサ１１３を貫通する第１のプラグ１１２ａは、上部電極１１３ａに接続する一方でホールを介して下部電極１１３ｂから絶縁されている。また、コンデンサ１１３を貫通する第２のプラグ１１２ｂは、下部電極１１３ｂに接続する一方でホールを介して上部電極１１３ａから絶縁されている。
【０００８】
これにより、ＬＳＩチップ１１１は、バンプ１１４及び第１のプラグ１１２ａを介してコンデンサ１１３の上部電極１１３ａに接続され、バンプ１１４及び第２のプラグ１１２ｂを介してコンデンサ１１３の下部電極１１３ｂに接続されている。なお、図３(a),(b) 中、符号１１５は、プラグ１１２ａ、１１２ｂ、１１２ｃと配線１１０ａの間に介在されるバンプを示している。
【０００９】
そのようなコンデンサ１１３に類似の構造が特開平４−２１１１９１号公報に記載されている。
【００１０】
【発明が解決しようとする課題】
ところで、上記したようなコンデンサとＬＳＩチップの接続の構造によれば、以下に示すような問題がある。
まず、コンデンサ内蔵基板を使用する場合には、コンデンサとＬＳＩチップを最短で接続するためには、ＬＳＩチップに対応した位置にコンデンサを形成する必要があるため、ＬＳＩチップの種類に応じたコンデンサ内蔵基板が必要になるために、コンデンサ内蔵基板の汎用性が狭くなる。
【００１１】
また、ハイエンドサーバに使用される半導体素子では端子数が数千を越えるものがあり、これに対応する微小径、微小ピッチのプラグをインターポーザ内に製造することは難しい。そのインターポーザを構成するセラミックをグリーンシート法で形成する場合には、プラグのピッチは１００〜２００μｍが限界であり、それ以下の微細化が難しい。さらに、インターポーザ上に形成される薄膜のコンデンサのリークを防止するためには、セラミック表面の平坦化が必要になるが、その平坦性の向上が難しい。
【００１２】
本発明の目的は、汎用性が高く、信頼性向上が図れるコンデンサを内蔵した電子装置実装基板の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題は、中心導体線の周囲に誘電体層を形成する工程と、前記誘電体層の上に筒状の導電層を形成する工程と、前記導電層の周囲に絶縁層を形成する工程と、前記絶縁層に覆われた前記導電層、前記誘電体層及び前記中心導体線からなる多層構造線を複数用意する工程と、複数の前記多層構造線を束ねる工程と、複数の前記多層構造線のそれぞれの前記絶縁層を互いに一体化して基板を形成する工程を有する電子装置実装基板の製造方法によって解決される。
【００１５】
本発明に関連する電子装置実装基板によれば、中心導電部の周囲に筒状の誘電体層と筒状の導電層を形成してなる同軸多層構造を、絶縁層（基板）を介して複数配置された基板構造を有している。これにより、同軸多層構造を選択的にビアとして使用したりコンデンサとして使用することが可能になり、汎用性が高くなる。
【００１６】
コンデンサとして使用する部分では、筒状の導電層に接続される配線を絶縁層上に形成したり、中心導電部の上にバンプを形成すると、コンデンサとＬＳＩチップの接続が容易になる。コンデンサの一対の電極は中心導電部（中心導体線）と筒状の導電層によって構成される。
そのコンデンサは、中心導電部の周囲に形成されるので、絶縁層の表面の凹凸の影響を受けることはなく、信頼性が高くなる。
【００１７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
図４(a) 〜(d) は、本発明の一実施形態を示す電子装置に接続されるコンデンサの製造工程を示す断面図、図５、図６(a) 〜(c) は電子装置実装基板の製造工程を示す斜視図である。
【００１８】
まず、図４(a) に示すように、直径５０μｍの銅線１ａの表面に厚さ０．２μｍの白金層１ｂを被覆して構成される中心導体線（中心導電部）１を用意する。そして、図４(b) に示すように、中心導体線１の外周面上に筒状の誘電体層２を形成する。
誘電体層２として、チタン酸バリウムストロンチウム（ＢＳＴ;(Ba,Sr)TiO3）のような高誘電体を用いる場合には、ＢＳＴ誘電体層２は例えば次のようなゾル・ゲル法によって形成される。
【００１９】
即ち、図７(a) に示すように、Ba、Sr、Tiの複合アルコキシド溶液からなる出発溶液５１を液糟５２に入れ、中心導体線１を出発溶液内に浸漬しながら長さ方向に一定速度ｔで移動させる。１回の浸漬について１００ｎｍ程度の膜厚のアルコキシド層が中心導体線１表面上に形成される。そして、図７(b) に示すように、溶液槽５２から出た中心導体線１の表面上のアルコキシド層をヒータ５３によって温度Ｔ1 （例えば１２０℃）、１０分間の条件で乾燥し、さらに、図７(c) に示すように、ヒータ５４によってアルコキシド層を温度Ｔ2 （例えば３００℃）、１０分間の条件で仮焼成する。
【００２０】
そのように、中心導体線１の出発溶液５１への含浸、中心導体線１上のアルコキシド層の乾燥、仮焼成、といった一連の工程を１回又は複数回、例えば４回繰り返して、中心導体線１上のアルコキシド層をＢＳＴ層として使用する。そして、最後に、ＢＳＴ層を温度７００℃、時間６０分で本焼成し、ＢＳＴ層を結晶化させる。これにより、ＢＳＴ層は、膜厚が４００ｎｍ、比誘電率が５００、誘電体損失が２％以下となって、筒状の誘電体層２として用いられる。誘電体層２の膜厚は、一連の工程の繰り返し回数の変更等によって制御される。
【００２１】
次に、誘電体層２によって覆われた中心導体線１の上に、図４(c) に示すような筒状の外側導電体層３をスパッタ法、蒸着法又はメッキ法のいずれかによって例えば５μｍの厚さに形成する。スパッタ法又は蒸着法によって外側導電体層３を形成する場合には、外側導電体層３を周方向に一定速度で回転させると、均一な厚さの筒状の外側導電体層３が誘電体層２上に形成される。これにより、中心導体線１、誘電体層２及び外側導電体層３から構成される同軸多層構造線４が形成される。
【００２２】
次に、図８(a) に示すように、溶剤に溶解させたポリイミド、液晶ポリマー等の熱可塑性樹脂液５５に同軸多層構造線４を浸漬しながら一定速度で長さ方向に移動させると、同軸多層構造線４の表面には、図４(d) に示すように樹脂製の熱可塑性絶縁層５が筒状に形成される。ついで、図８(b) に示すように、熱可塑性絶縁層５をヒータ５６により加熱して乾燥する。この場合、同軸多層構造線４の移動速度と熱可塑性樹脂液５５中への浸漬回数を調整することにより、熱可塑性絶縁層５の膜厚を制御して例えば８０μｍ程度にする。
【００２３】
以上の工程によって、図５に示すように、中心導体線１、誘電体層２、外側導電体層３及び熱可塑性絶縁層５により得られる被覆導線６の直径は２２０μｍとなる。
そのような線材を図６(a) に示すように多数本束ねて、それらを温度３００℃で加熱接合すると、隣接する複数の被覆導線６のそれぞれの熱可塑性絶縁層５は図６(b) に示すように融着するので、図６(b) に示すように、熱可塑性絶縁層５をベースにして、複数の同軸多層構造線４が例えばピッチ２００μｍ間隔で千鳥格子状に配置された基板ブロック７が形成される。
【００２４】
続いて、図６(c) に示すように、基板ブロック７を所定の厚さ、例えば０．５ｍｍの厚さに切断すると、膜厚方向に同軸多層構造線４が貫通する構造の新たな電子装置実装基板７ａが完成する。その同軸多層構造線４は、コンデンサ（キャパシタ）として使用され、さらに、ビアとして使用される。即ち、中心導体線１、誘電体層２及び外側導電体層３をコンデンサＣとして使用することもできるし、中心導体線１、外側導電体層３をビアとして使用することもできる。なお、電子装置実装基板７ａ内では中心導体線１は、切断されて柱状になる。
【００２５】
その電子装置実装基板７ａは、例えばキャパシタインターポーザとして使用する場合に、ＬＳＩチップを中心導体線１、外側導体線３に接続するための引出配線とバンプは、以下のような工程により形成される。
図９〜図１１は、電子装置実装基板７ａに引出配線、バンプを形成する工程を示す断面図であり、それらの図は電子装置実装基板７ａのうちの１つの同軸多層構造線４とその周辺部分を示している。
【００２６】
まず、図９(a) に示すように、電子装置実装基板７ａの上面と下面のそれぞれに、例えばシリコン酸化膜、シリコン窒化膜、その他の無機材料よりなる第１の保護絶縁膜１１と第２の保護絶縁膜１２を形成する。続いて、レジストを使用するフォトリソグラフィー法により第１の保護絶縁膜１１をパターニングして筒状の外側導電層３の上面を露出させる環状の第１の開口部１１ａを形成する。
【００２７】
次に、図９(b) に示すように、第１の保護絶縁膜１１の上と第１の開口部１１ａの中に、アルミニウム、タングステン等の第１の金属膜１３を形成する。続いて、図９(c) に示すように、第１の金属膜１３をパターニングすることにより、第１の金属２よりなる第１の引出配線１３ａを形成する。この引出配線１３ａは筒状の外側導電層３の上面から隣の別の外側導電層３との間の位置に延びる形状に形成される。
【００２８】
この第１の引出配線１３ａを形成した後にフォトレジストを溶剤によって除去することになるが、電子装置実装基板７ａは無機材料よりなる第１及び第２の保護絶縁膜１１，１２によって覆われているので、電子装置実装基板７ａを構成する有機材料の熱可塑性絶縁層５がエッチングされることがない。
次に、図１０(a) に示すように、第１の保護絶縁膜１１、第１の引出配線１３ａの上にカバー絶縁膜１４を形成する。カバー絶縁膜１４としては、シリコン酸化膜、シリコン窒化膜等の無機絶縁膜、或いはポリイミドのような有機絶縁膜を用いてもよい。
【００２９】
続いて、図１０(b) に示すように、カバー絶縁膜１４をパターニングして同軸多層構造線４の中心導体線１の上に第２の開口部１４ａを形成するとともに、筒状の外側導電層３から離れた領域で第１の引出配線１３ａの上に第３の開口部１４ｂを形成する。第２及び第３の開口部１４ａ，１４ｂを形成する方法としてはフォトレジストを用いるフォトリソグラフィー法を採用してもよく、また、カバー絶縁膜１４が有機材料から構成されている場合にはレーザ照射法を採用してもよい。
【００３０】
次に、図１０(c) に示すように、チタン、窒化チタンその他の金属材料よりなる下地金属膜１５をカバー絶縁膜１４上と第２及び第３の開口部１４ａ，１４ｂ内に形成する。さらに、下地金属膜１５の上にフォトレジスト１６を塗布し、これを露光、現像することにより第２及び第３の開口部１４ａ，１４ｂとその周辺を露出する第１及び第２の窓１６ａ，１６ｂを形成する。そして、下地金属膜１５を電極として使用する電解メッキ法により第１及び第２の窓１６ａ，１６ｂの中に選択的に金、錫鉛等よりなる第１及び第２のバンプ１７ａ，１７ｂを形成する。
【００３１】
さらに、フォトレジスト１６を溶剤により除去した後に、図１１(a) に示すように、第１及び第２のバンプ１７ａ，１７ｂをマスクに使用して下地金属膜１６をスパッタエッチング等により除去することにより、第１のバンプ１７ａと第２のバンプ１７ｂの下にのみ下地金属膜１６を残す。
これにより、電子装置実装基板７ａ上の第１及び第２のバンプ１７ａ，１７ｂは、図１２の平面の配置となる。
【００３２】
その後に、図１１(b) に示すように、第２の保護絶縁膜１２をパターニングして同軸多層構造線４の中心導体線１の下に第４の開口部１２ａを形成する。その後に、第２の保護絶縁膜１２を金属膜１８で覆い、さらに、その金属膜１８を電極に使用して、フォトレジスト（不図示）を用いた電解メッキ法により中心導体線１の下に金属膜１８を介して第３のバンプ１９ａを形成する。そして、フォトレジスト（不図示）を除去した後に、第３のバンプ１９ａをマスクに使用して金属膜１８をエッチングする。
【００３３】
以上のような工程によって形成された第１のバンプ１７ａは中心導体線１に接続され、第２のバンプ１７ｂは外側導電層３に接続される。この場合、中心導体線１と外側導電層３とそれらの間の誘電体層２によってデカップリング効果を奏するコンデンサＣが構成される。また、電子装置実装基板７ａの上面側の第１のバンプ１７ａは、中心導体線１と第３のバンプ１９ａを介して下側に電気的に引き出されることになるので、コンデンサＣを構成する中心導体線１は、ビア（プラグ）として使用してもよく、この場合には、外側導電層３をシールド層として使用してもよい。
【００３４】
ところで、図１１(b) に示す例では、電子装置実装基板７ａの上面上の第２のバンプ１７ｂが電子装置実装基板７ａの下側に電気的に引き出されていないが、第２のバンプ１７ｂを下側に電気的に引き出す場合には、隣接する別の中心導体線１をビアとして使用してもよい。
即ち、図１３に示すように、電子装置実装基板７ａの上面側で外側導電層３に接続された引出配線１３ａを隣の中心導体線１の上まで延在させるとともに、第１の保護絶縁膜１１をパターニングして隣の中心導体線１の上に第５の開口部１１ｂを形成する。
【００３５】
これにより、引出配線１３ａは隣の中心導体線１の上面に接続される。引出配線１３ａの上に形成される第２のバンプ１７ｂの位置は第１のバンプ１７ａから離れた位置であれば特に特定されるものではないが、隣の中心導体線１の上に形成するのが好ましい。また、電子装置実装基板７ａの下側において、隣の中心導体線１を露出する第６の開口１２ｂを第２の保護絶縁膜１２に形成することにより、隣の中心導体線１の下に第４のバンプ１９ｂを接続してもよい。なお、第４のバンプ１９ｂは、第３のバンプ１９ａと同時に形成してもよく、この場合には、第４のバンプ１９ｂと隣の中心導体線１の間には金属膜１８が介在することになる。これにより、コンデンサＣを構成する筒状の外側導電層３は、電子装置実装基板７ａの上側の引出配線１３ａと隣の中心導体線１を介して下側に電気的に引き出される。
【００３６】
なお、図１３に示した第１及び第２のバンプ１７ａ，１７ｂの平面構成は、図１４に示すようになる。
以上のような構造を有する電子装置実装基板７ａをキャパシタインターポーザとして使用する場合には、図１５に示すように、ＬＳＩチップ２１とセラミック基板２２の間に電子装置実装基板７ａを挟んだ状態で、バンプを介してＬＳＩチップと電子装置実装基板７ａを接続し、さらに、バンプを介して電子装置実装基板７ａとセラミック基板２２を接続する。
【００３７】
この場合、図１６に示すように、ＬＳＩチップ２１の一部のバンプ２１ａ，２１ｂは、コンデンサを構成する中心導体線１と筒状の外側導電層３にそれぞれ接続される。また、コンデンサとして使用しない部分は、コンデンサの中心導体線１及び外側導電層３は単にビアとして使用されることになって、バンプ１７ｃ、１９ｃを介してＬＳＩチップ２１のバンプ２１ｃとセラミック基板２２の電極２２ａとの間に介在されることになる。
【００３８】
なお、図１５，図１６中符号２３は、セラミック基板２２の底部に取り付けられたピンを示し、それらのピン２３は、セラミック基板２２内の配線２２ｂを介して電子装置実装基板７ａに接続される。
以上のような電子装置実装基板７ａでは、中心導体線１の周囲に誘電体層２と外側導電層３を形成し、これをコンデンサとして使用できるようにしたので、ＬＳＩチップとコンデンサの接続を短い距離で接続することができるので、等価インダクタンス、等価抵抗を小さくすることができ、デジタルＬＳＩの高速化に伴う高周波帯域における電源電圧変動及び高周波ノイズに対して有効なデカップリング機能を期待できる。しかも、外側導電層３に引出電極１３ａを接続しない状態では、中心導体線１を通常のビアとして使用することができるので、回路設計の自由度が広がる。また、中心導体線１と外側導電層３を同心円上に配置してなる配線は、一般的な同軸ケーブルと同じように、高周波信号を効率よく伝送できる。
【００３９】
この結果、高速デジタルＬＳＩの動作の信頼性を向上させ、基板搭載型のチップコンデンサ部品を不要となることにより回路基板の小型化、高密度化が実現できる。しかも、コンデンサＣは、基板に内蔵された同軸の一対の電極とその間の円筒状の誘電体層から構成されているので、基板の表面の凹凸がコンデンサのリーク電流に影響を与えることはない。
【００４０】
また、電子装置実装基板７ａ内に形成されるコンデンサＣは、同軸上に形成された中心導体線１、筒状の誘電体層２と筒状の外側導電層３から構成され、また、隣り合うコンデンサ相互間の距離は同軸多層構造線４の周囲に形成する熱可塑性絶縁層５の厚さによって決定するために、その膜厚を５０μｍ程度にすれば、隣り合う同軸多層構造線４の間の距離を１００μｍよりも小さくすることが可能になる。
【００４１】
ところで、上記した誘電体層２はゾル・ゲル法によって形成されているが、スパッタリング法を用いてもよい。例えば、チャンバ内にアルゴンガスを３６ｓｃｃｍの流量で導入し、ターゲットをチャンバ内に配置し、酸素ガスを４ｓｃｃｍで導入し、そのチャンバ内の真空度を０．５Paとなるように内部のガスを排気するとともに、チャンバ内でターゲットに印加する電力を１２０Ｗに設定して、１０時間で２００ｎｍの膜厚の複合酸化物、例えばチタン酸ジルコン酸鉛（ＰＺＴ;(Pb,Zr)TiO3）を導電線の周囲に形成する。ＰＺＴを形成する際のターゲット材料としてはＰＺＴの焼結体を使用する。この場合、中心導体線１の周囲の複合酸化物の膜厚を一定にするために、チャンバ内で中心導体線１を周方向に一定速度で回転させるようにするのが好ましい。
【００４２】
また、誘電体層２の構成材料として樹脂を用いてもよい。例えば、ポリアミック酸溶液中で導電線１を浸漬しながら長さ方向に一定速度で通過させる。そして、１回の浸漬について５μｍ程度の膜厚の樹脂層を導電線１表面上に形成する。さらに、出発溶液の溶液槽から出た導電線１の表面上の樹脂層（誘電体層）を例えば温度１２０℃、時間１０分で乾燥し、さらに温度３００℃、時間３０分で焼成する。
【００４３】
そのような中心導体線１のポリアミック酸溶液への含浸と、中心導体線１上の樹脂層の乾燥と焼成といった一連の工程を２回繰り返して膜厚１０μｍの樹脂層（誘電体層）を中心導体線１上に形成する。その誘電体層２は比誘電率が３．０となる。
なお、誘電体層２をＣＶＤ法により形成してもよい。ＣＶＤ法により形成する膜は例えば、窒化シリコン、酸化シリコン等のシリコン化合物がある。また、誘電体層２の形成方法は上記した説明に限られるものではなく、例えば、樹脂を電着、静電塗装、含浸、蒸着させたり、または、アルミナ、シリカなどの無機物微粒子（フィラー）を分散した樹脂を電着、静電塗装、含浸させる方法を採用しても良い。
【００４４】
さらに、図上記した例では、筒状の外側導電層２の周囲に熱可塑性絶縁層５を形成したが、その代わりにシリコン酸化膜、シリコン窒化膜、その他のシリコン化合物を形成してもよい。例えば、中心導体線１の周囲に誘電体層２と外側導電層３からなる同軸多層構造線４を形成した後に、同軸多層構造線４をＳＯＧ溶液中に浸漬しながら長さ方向に一定速度で通過させる。ＳＯＧ溶液は、珪素化合物及び添加物（有機バインダー、ガラス室形成剤など）を有機溶剤に溶解したものである。その後に、同軸多層構造線４上のＳＯＧを３５０℃程度に加熱して溶剤の蒸発と脱水・重合反応を進行させてシリコン酸化層とする。これにより得られた線材を図６に示すと同様にして複数束ねて加熱一体化する。ここで、加熱温度を例えば７００℃以上とする。そのような熱可塑性絶縁層５は、無機物から構成されるので、図９〜図１１に示すような引出配線とバンプを形成する工程では、保護絶縁膜１１，１２は省略される。
【００４５】
（付記１）中心導電部、該中心導電部の周囲に形成された筒状誘電体層、及び該筒状誘電体層の周囲に形成された筒状導電層を有する同軸多層構造が略平行に寄せ集められてなり、相互間が絶縁層で固められた電子装置実装基板。
（付記２）前記同軸多層構造の中心軸は、前記絶縁層を上下に貫通する方向であることを特徴とする付記１に記載の電子装置実装基板。
【００４６】
（付記３）前記中心導電部の上端又は下端の少なくとも一方にはバンプが接続されることを特徴とする付記１に記載の電子装置実装基板。
（付記４）前記絶縁膜層の上面のうち前記筒状導電層の端からその外側には配線が形成されていることを特徴とする付記１に記載の電子装置実装基板。
（付記５）前記配線の上にはカバー絶縁膜が形成され、該カバー絶縁膜には前記中心導電部の端面を露出する開口部が形成されていることを特徴とする付記４に記載の電子装置実装基板。
【００４７】
（付記６）前記配線の上面と前記中心導電部の前記端面の上には、それぞれバンプが形成されていることを特徴とする付記５に記載の電子装置実装基板。
（付記７）前記配線は、隣の前記中心導体部の上に延びて接続されていることを特徴とする付記４に記載の電子装置実装基板。
（付記８）前記筒状誘電体層は、酸化物誘電体材料、樹脂のいずれかから構成されていることを特徴とする付記１に記載の電子装置実装基板。
【００４８】
（付記９）前記酸化物誘電体材料は、ＰＺＴ、ＢＳＴのいずれかであることを特徴とする付記８に記載の電極装置実装基板。
（付記１０）中心導体線の周囲に誘電体層を形成する工程と、前記誘電体層の上に筒状の導電層を形成する工程と、前記導電層の周囲に絶縁層を形成する工程と、前記絶縁層に覆われた前記導電層、前記誘電体層及び前記中心導体線からなる多層構造線を複数用意する工程と、複数の前記多層構造線を束ねる工程と、複数の前記多層構造線のそれぞれの前記絶縁層を互いに一体化して基板を形成する工程を有することを特徴とする電子装置実装基板の製造方法。
【００４９】
（付記１１）複数の前記多層構造線が露出するように前記基板を切断して所望の厚さにする工程をさらに有することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
（付記１２）前記誘電体層は、スパッタ法、ＣＶＤ法、溶液含浸法のいずれかによって酸化物誘電体材料を前記中心導体線の周囲に付着させて形成されることを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５０】
（付記１３）前記誘電体層は、電着、静電塗装、含浸、蒸着のいずれかによって形成されることを特徴とする付記１０に記載の電極装置装置実装基板の製造方法。
（付記１４）前記誘電体層として、ＢＳＴ、ＰＺＴ、樹脂のいずれかを前記中心導体線の周囲に形成することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５１】
（付記１５）前記絶縁層として、前記導電層の周囲に熱可塑性絶縁膜を形成し、複数の前記多層構造線のそれぞれの前記絶縁層を加熱により一体化することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５２】
【発明の効果】
以上述べたように本発明によれば、中心導電部の周囲に筒状の誘電体層と筒状の導電層を形成してなる同軸多層構造を、絶縁層（基板）を介して複数配置された基板構造を有しているので、同軸多層構造を選択的にビアとして使用したりコンデンサとして使用することが可能になり、汎用性を高くすることができる。
【００５３】
コンデンサとして使用する部分では、筒状の導電層に接続される配線を絶縁層上に形成したり、中心導電部の上にバンプを形成すると、コンデンサとＬＳＩチップの接続が容易になる。
そのコンデンサは、中心導電部の周囲に形成されるので、絶縁層の表面の凹凸の影響を受けることはなく、信頼性を高くすることができる。
【図面の簡単な説明】
【図１】図１(a) は、従来の電子装置及びコンデンサの基板上への実装状態を示す側面図、図１(b) は、図１(a) の部分断面図である。
【図２】図２は、従来のコンデンサ内蔵基板上へのＬＳＩチップ実装状態を示す側面図である。
【図３】図３(a) は、キャパシタインターポーザをＬＳＩチップとセラミック基板との間に介在させた状態を示す側面図、図３(b) はその部分断面図である。
【図４】図４(a) 〜(d) は、本発明の実施形態に係る電子装置実装基板の製造に使用される被覆導電線の形成工程を示す断面図である。
【図５】図５は、図４(d) に示した同軸多層構造線の外観を示す斜視図である。
【図６】図６は、図５に示した同軸多層構造線を使用して本発明の実施形態に係る電子装置実装基板を形成する工程を示す斜視断面図である。
【図７】図７(a) 〜(c) は、図５に示した同軸多層構造線の誘電体層の形成方法の一例を示す工程図である。
【図８】図８(a),(b) は、図５に示した同軸多層構造線の熱可塑性絶縁層の形成方法の一例を示す工程図である。
【図９】図９(a) 〜(c) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その１）である。
【図１０】図１０(a) 〜(c) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その２）である。
【図１１】図１１(a),(b) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その３）である。
【図１２】図１２は、図１１(b) の上面図である。
【図１３】図１３は、本発明の実施形態に係る電子装置実装基板の別な配線及びバンプ構成を示す断面図である。
【図１４】図１４は、図１３の上面図である。
【図１５】図１５は、本発明の実施形態に係る電子装置実装基板をキャパシタインターポーザとして使用する一例を示す側面図である。
【図１６】図１６は、図１５の部分断面図である。
【符号の説明】
１…中心導体線（中心導電部）、２…誘電体層、３…導電層、４…同軸多層構造線、５…熱可塑性絶縁層、６…被覆導電線、７…基板ブロック、７ａ…電子装置実装基板、１３ａ…引出配線、１７ａ，１７ｂ…バンプ、１９ａ…バンプ。
【発明の属する技術分野】
本発明は、電子装置実装基板の製造方法に関し、より詳しくは、ハイエンドサーバ等の高周波信号を伝送する電子装置実装基板の製造方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサなどのデジタルＬＳＩでは、負荷インピーダンスの急激な変動、電源電圧の変動、及び高周波ノイズを抑えるためにデカップリングコンデンサ（バイパスコンデンサ）が用いられている。
高速動作が要求されるデジタルＬＳＩでは、高周波数帯域、例えばギガヘルツ帯域での安定動作が要求されている。また、デカップリングコンデンサは、ＬＳＩの高速化と低消費電力化が進むに伴ってさらなる性能向上が望まれている。
【０００３】
ＬＳＩチップとデカップリングコンデンサの双方をセラミック基板の同一面上に取り付ける場合には、デカップリングコンデンサとＬＳＩチップを接続するための配線の引き回しが避けられない。
例えば、図１(a),(b) に示すように、デカップリングコンデンサ１０２とＬＳＩチップ１０３が同一面上に取り付けられる構造のセラミック基板１０１は、その内部に三次元的に配置された配線１０４を有している。そして、デカップリングコンデンサ１０２とＬＳＩチップ１０３は、セラミック基板１０１上の電極１０５にフリップチップボンディングにより接続され、さらに電極１０５に接続された配線１０４を介して互いに電気的に接続されることになる。
【０００４】
そのような三次元的に形成される配線１０４は、その配置の自由度が大きいので、デカップリングコンデンサ１０２とＬＳＩチップ１０３を接続する配線１０４の距離が短くなる。
なお、図１(b) において、Ｘ、Ｙ及びＺは、互いに直交する三次元の軸を示している。
【０００５】
しかし、そのような三次元に配置される配線１０４を介してＬＳＩチップ１０３とデカップリングコンデンサ１０２を接続する構造のセラミック基板１０１を用いても、ＬＳＩの誤動作を防止するためには、デカップリングコンデンサ１０２とＬＳＩチップ１０３がさらに近傍に実装されることが要求される。
これは、電子回路では配線がインダクタンス成分、抵抗成分となるため、デカプリングコンデンサ１０２とＬＳＩチップ１０３の間の配線１０４が長くなるほど、ＬＳＩの高速動作に対する電源電圧変動の抑止や高周波リップル吸収といったデカップリングコンデンサの効果が小さくなるからである。特に、配線の引き回しによるインダクタンスの増加は、デカップリングコンデンサの高周波特性を悪くする主因となっている。
【０００６】
従って、デカップリングコンデンサによる効果を高めるために求められることは、配線の等価直列抵抗（ＥＳＲ）及び等価直列インダクタンス（ＥＳＬ）の低減である。
そこで、図２に示すように、絶縁基板１０６内に平行平板電極型コンデンサ１０７を形成することにより、基板１０６上に取り付けられるＬＳＩチップ１０８とコンデンサ１０７の距離を短くする構造が知られている。そのような構造によれば、ＬＳＩチップ１０８とコンデンサ１０７の接続距離は、図１(b) に示す構造に比べて短くなる。そのような基板は、例えば特開平７−３７７５８号公報、特開平８−２１３７５５号公報に記載されている。また、特開平８−１４８３６８号公報には、基板内に埋め込まれた２つの線状のビアとそれらの間の誘電体によってコンデンサを構成することが記載されている。
【０００７】
また、図３(a) は、セラミック基板１１０とＬＳＩチップ１１１の間にキャパシタインターポーザ１１２を介在させた構造を示している。ＬＳＩチップ１１１は、図３(b) に示すように、キャパシタインターポーザ１１２内のプラグ１１２ａ，１１２ｂ，１１２ｃを通して、セラミック基板１１０内の配線１１０ａとキャパシタインターポーザ１１２内のコンデンサ１１３にそれぞれ接続されている。キャパシタインターポーザ１１２内のコンデンサ１１３は、図３(b) に示すように、上部電極１１３ａと下部電極１１３ｂにより誘電体膜１１３ｃを挟んだ構造を有している。そして、キャパシタインターポーザ１１２内において、コンデンサ１１３を貫通する第１のプラグ１１２ａは、上部電極１１３ａに接続する一方でホールを介して下部電極１１３ｂから絶縁されている。また、コンデンサ１１３を貫通する第２のプラグ１１２ｂは、下部電極１１３ｂに接続する一方でホールを介して上部電極１１３ａから絶縁されている。
【０００８】
これにより、ＬＳＩチップ１１１は、バンプ１１４及び第１のプラグ１１２ａを介してコンデンサ１１３の上部電極１１３ａに接続され、バンプ１１４及び第２のプラグ１１２ｂを介してコンデンサ１１３の下部電極１１３ｂに接続されている。なお、図３(a),(b) 中、符号１１５は、プラグ１１２ａ、１１２ｂ、１１２ｃと配線１１０ａの間に介在されるバンプを示している。
【０００９】
そのようなコンデンサ１１３に類似の構造が特開平４−２１１１９１号公報に記載されている。
【００１０】
【発明が解決しようとする課題】
ところで、上記したようなコンデンサとＬＳＩチップの接続の構造によれば、以下に示すような問題がある。
まず、コンデンサ内蔵基板を使用する場合には、コンデンサとＬＳＩチップを最短で接続するためには、ＬＳＩチップに対応した位置にコンデンサを形成する必要があるため、ＬＳＩチップの種類に応じたコンデンサ内蔵基板が必要になるために、コンデンサ内蔵基板の汎用性が狭くなる。
【００１１】
また、ハイエンドサーバに使用される半導体素子では端子数が数千を越えるものがあり、これに対応する微小径、微小ピッチのプラグをインターポーザ内に製造することは難しい。そのインターポーザを構成するセラミックをグリーンシート法で形成する場合には、プラグのピッチは１００〜２００μｍが限界であり、それ以下の微細化が難しい。さらに、インターポーザ上に形成される薄膜のコンデンサのリークを防止するためには、セラミック表面の平坦化が必要になるが、その平坦性の向上が難しい。
【００１２】
本発明の目的は、汎用性が高く、信頼性向上が図れるコンデンサを内蔵した電子装置実装基板の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記した課題は、中心導体線の周囲に誘電体層を形成する工程と、前記誘電体層の上に筒状の導電層を形成する工程と、前記導電層の周囲に絶縁層を形成する工程と、前記絶縁層に覆われた前記導電層、前記誘電体層及び前記中心導体線からなる多層構造線を複数用意する工程と、複数の前記多層構造線を束ねる工程と、複数の前記多層構造線のそれぞれの前記絶縁層を互いに一体化して基板を形成する工程を有する電子装置実装基板の製造方法によって解決される。
【００１５】
本発明に関連する電子装置実装基板によれば、中心導電部の周囲に筒状の誘電体層と筒状の導電層を形成してなる同軸多層構造を、絶縁層（基板）を介して複数配置された基板構造を有している。これにより、同軸多層構造を選択的にビアとして使用したりコンデンサとして使用することが可能になり、汎用性が高くなる。
【００１６】
コンデンサとして使用する部分では、筒状の導電層に接続される配線を絶縁層上に形成したり、中心導電部の上にバンプを形成すると、コンデンサとＬＳＩチップの接続が容易になる。コンデンサの一対の電極は中心導電部（中心導体線）と筒状の導電層によって構成される。
そのコンデンサは、中心導電部の周囲に形成されるので、絶縁層の表面の凹凸の影響を受けることはなく、信頼性が高くなる。
【００１７】
【発明の実施の形態】
そこで、以下に本発明の実施形態を図面に基づいて説明する。
図４(a) 〜(d) は、本発明の一実施形態を示す電子装置に接続されるコンデンサの製造工程を示す断面図、図５、図６(a) 〜(c) は電子装置実装基板の製造工程を示す斜視図である。
【００１８】
まず、図４(a) に示すように、直径５０μｍの銅線１ａの表面に厚さ０．２μｍの白金層１ｂを被覆して構成される中心導体線（中心導電部）１を用意する。そして、図４(b) に示すように、中心導体線１の外周面上に筒状の誘電体層２を形成する。
誘電体層２として、チタン酸バリウムストロンチウム（ＢＳＴ;(Ba,Sr)TiO3）のような高誘電体を用いる場合には、ＢＳＴ誘電体層２は例えば次のようなゾル・ゲル法によって形成される。
【００１９】
即ち、図７(a) に示すように、Ba、Sr、Tiの複合アルコキシド溶液からなる出発溶液５１を液糟５２に入れ、中心導体線１を出発溶液内に浸漬しながら長さ方向に一定速度ｔで移動させる。１回の浸漬について１００ｎｍ程度の膜厚のアルコキシド層が中心導体線１表面上に形成される。そして、図７(b) に示すように、溶液槽５２から出た中心導体線１の表面上のアルコキシド層をヒータ５３によって温度Ｔ1 （例えば１２０℃）、１０分間の条件で乾燥し、さらに、図７(c) に示すように、ヒータ５４によってアルコキシド層を温度Ｔ2 （例えば３００℃）、１０分間の条件で仮焼成する。
【００２０】
そのように、中心導体線１の出発溶液５１への含浸、中心導体線１上のアルコキシド層の乾燥、仮焼成、といった一連の工程を１回又は複数回、例えば４回繰り返して、中心導体線１上のアルコキシド層をＢＳＴ層として使用する。そして、最後に、ＢＳＴ層を温度７００℃、時間６０分で本焼成し、ＢＳＴ層を結晶化させる。これにより、ＢＳＴ層は、膜厚が４００ｎｍ、比誘電率が５００、誘電体損失が２％以下となって、筒状の誘電体層２として用いられる。誘電体層２の膜厚は、一連の工程の繰り返し回数の変更等によって制御される。
【００２１】
次に、誘電体層２によって覆われた中心導体線１の上に、図４(c) に示すような筒状の外側導電体層３をスパッタ法、蒸着法又はメッキ法のいずれかによって例えば５μｍの厚さに形成する。スパッタ法又は蒸着法によって外側導電体層３を形成する場合には、外側導電体層３を周方向に一定速度で回転させると、均一な厚さの筒状の外側導電体層３が誘電体層２上に形成される。これにより、中心導体線１、誘電体層２及び外側導電体層３から構成される同軸多層構造線４が形成される。
【００２２】
次に、図８(a) に示すように、溶剤に溶解させたポリイミド、液晶ポリマー等の熱可塑性樹脂液５５に同軸多層構造線４を浸漬しながら一定速度で長さ方向に移動させると、同軸多層構造線４の表面には、図４(d) に示すように樹脂製の熱可塑性絶縁層５が筒状に形成される。ついで、図８(b) に示すように、熱可塑性絶縁層５をヒータ５６により加熱して乾燥する。この場合、同軸多層構造線４の移動速度と熱可塑性樹脂液５５中への浸漬回数を調整することにより、熱可塑性絶縁層５の膜厚を制御して例えば８０μｍ程度にする。
【００２３】
以上の工程によって、図５に示すように、中心導体線１、誘電体層２、外側導電体層３及び熱可塑性絶縁層５により得られる被覆導線６の直径は２２０μｍとなる。
そのような線材を図６(a) に示すように多数本束ねて、それらを温度３００℃で加熱接合すると、隣接する複数の被覆導線６のそれぞれの熱可塑性絶縁層５は図６(b) に示すように融着するので、図６(b) に示すように、熱可塑性絶縁層５をベースにして、複数の同軸多層構造線４が例えばピッチ２００μｍ間隔で千鳥格子状に配置された基板ブロック７が形成される。
【００２４】
続いて、図６(c) に示すように、基板ブロック７を所定の厚さ、例えば０．５ｍｍの厚さに切断すると、膜厚方向に同軸多層構造線４が貫通する構造の新たな電子装置実装基板７ａが完成する。その同軸多層構造線４は、コンデンサ（キャパシタ）として使用され、さらに、ビアとして使用される。即ち、中心導体線１、誘電体層２及び外側導電体層３をコンデンサＣとして使用することもできるし、中心導体線１、外側導電体層３をビアとして使用することもできる。なお、電子装置実装基板７ａ内では中心導体線１は、切断されて柱状になる。
【００２５】
その電子装置実装基板７ａは、例えばキャパシタインターポーザとして使用する場合に、ＬＳＩチップを中心導体線１、外側導体線３に接続するための引出配線とバンプは、以下のような工程により形成される。
図９〜図１１は、電子装置実装基板７ａに引出配線、バンプを形成する工程を示す断面図であり、それらの図は電子装置実装基板７ａのうちの１つの同軸多層構造線４とその周辺部分を示している。
【００２６】
まず、図９(a) に示すように、電子装置実装基板７ａの上面と下面のそれぞれに、例えばシリコン酸化膜、シリコン窒化膜、その他の無機材料よりなる第１の保護絶縁膜１１と第２の保護絶縁膜１２を形成する。続いて、レジストを使用するフォトリソグラフィー法により第１の保護絶縁膜１１をパターニングして筒状の外側導電層３の上面を露出させる環状の第１の開口部１１ａを形成する。
【００２７】
次に、図９(b) に示すように、第１の保護絶縁膜１１の上と第１の開口部１１ａの中に、アルミニウム、タングステン等の第１の金属膜１３を形成する。続いて、図９(c) に示すように、第１の金属膜１３をパターニングすることにより、第１の金属２よりなる第１の引出配線１３ａを形成する。この引出配線１３ａは筒状の外側導電層３の上面から隣の別の外側導電層３との間の位置に延びる形状に形成される。
【００２８】
この第１の引出配線１３ａを形成した後にフォトレジストを溶剤によって除去することになるが、電子装置実装基板７ａは無機材料よりなる第１及び第２の保護絶縁膜１１，１２によって覆われているので、電子装置実装基板７ａを構成する有機材料の熱可塑性絶縁層５がエッチングされることがない。
次に、図１０(a) に示すように、第１の保護絶縁膜１１、第１の引出配線１３ａの上にカバー絶縁膜１４を形成する。カバー絶縁膜１４としては、シリコン酸化膜、シリコン窒化膜等の無機絶縁膜、或いはポリイミドのような有機絶縁膜を用いてもよい。
【００２９】
続いて、図１０(b) に示すように、カバー絶縁膜１４をパターニングして同軸多層構造線４の中心導体線１の上に第２の開口部１４ａを形成するとともに、筒状の外側導電層３から離れた領域で第１の引出配線１３ａの上に第３の開口部１４ｂを形成する。第２及び第３の開口部１４ａ，１４ｂを形成する方法としてはフォトレジストを用いるフォトリソグラフィー法を採用してもよく、また、カバー絶縁膜１４が有機材料から構成されている場合にはレーザ照射法を採用してもよい。
【００３０】
次に、図１０(c) に示すように、チタン、窒化チタンその他の金属材料よりなる下地金属膜１５をカバー絶縁膜１４上と第２及び第３の開口部１４ａ，１４ｂ内に形成する。さらに、下地金属膜１５の上にフォトレジスト１６を塗布し、これを露光、現像することにより第２及び第３の開口部１４ａ，１４ｂとその周辺を露出する第１及び第２の窓１６ａ，１６ｂを形成する。そして、下地金属膜１５を電極として使用する電解メッキ法により第１及び第２の窓１６ａ，１６ｂの中に選択的に金、錫鉛等よりなる第１及び第２のバンプ１７ａ，１７ｂを形成する。
【００３１】
さらに、フォトレジスト１６を溶剤により除去した後に、図１１(a) に示すように、第１及び第２のバンプ１７ａ，１７ｂをマスクに使用して下地金属膜１６をスパッタエッチング等により除去することにより、第１のバンプ１７ａと第２のバンプ１７ｂの下にのみ下地金属膜１６を残す。
これにより、電子装置実装基板７ａ上の第１及び第２のバンプ１７ａ，１７ｂは、図１２の平面の配置となる。
【００３２】
その後に、図１１(b) に示すように、第２の保護絶縁膜１２をパターニングして同軸多層構造線４の中心導体線１の下に第４の開口部１２ａを形成する。その後に、第２の保護絶縁膜１２を金属膜１８で覆い、さらに、その金属膜１８を電極に使用して、フォトレジスト（不図示）を用いた電解メッキ法により中心導体線１の下に金属膜１８を介して第３のバンプ１９ａを形成する。そして、フォトレジスト（不図示）を除去した後に、第３のバンプ１９ａをマスクに使用して金属膜１８をエッチングする。
【００３３】
以上のような工程によって形成された第１のバンプ１７ａは中心導体線１に接続され、第２のバンプ１７ｂは外側導電層３に接続される。この場合、中心導体線１と外側導電層３とそれらの間の誘電体層２によってデカップリング効果を奏するコンデンサＣが構成される。また、電子装置実装基板７ａの上面側の第１のバンプ１７ａは、中心導体線１と第３のバンプ１９ａを介して下側に電気的に引き出されることになるので、コンデンサＣを構成する中心導体線１は、ビア（プラグ）として使用してもよく、この場合には、外側導電層３をシールド層として使用してもよい。
【００３４】
ところで、図１１(b) に示す例では、電子装置実装基板７ａの上面上の第２のバンプ１７ｂが電子装置実装基板７ａの下側に電気的に引き出されていないが、第２のバンプ１７ｂを下側に電気的に引き出す場合には、隣接する別の中心導体線１をビアとして使用してもよい。
即ち、図１３に示すように、電子装置実装基板７ａの上面側で外側導電層３に接続された引出配線１３ａを隣の中心導体線１の上まで延在させるとともに、第１の保護絶縁膜１１をパターニングして隣の中心導体線１の上に第５の開口部１１ｂを形成する。
【００３５】
これにより、引出配線１３ａは隣の中心導体線１の上面に接続される。引出配線１３ａの上に形成される第２のバンプ１７ｂの位置は第１のバンプ１７ａから離れた位置であれば特に特定されるものではないが、隣の中心導体線１の上に形成するのが好ましい。また、電子装置実装基板７ａの下側において、隣の中心導体線１を露出する第６の開口１２ｂを第２の保護絶縁膜１２に形成することにより、隣の中心導体線１の下に第４のバンプ１９ｂを接続してもよい。なお、第４のバンプ１９ｂは、第３のバンプ１９ａと同時に形成してもよく、この場合には、第４のバンプ１９ｂと隣の中心導体線１の間には金属膜１８が介在することになる。これにより、コンデンサＣを構成する筒状の外側導電層３は、電子装置実装基板７ａの上側の引出配線１３ａと隣の中心導体線１を介して下側に電気的に引き出される。
【００３６】
なお、図１３に示した第１及び第２のバンプ１７ａ，１７ｂの平面構成は、図１４に示すようになる。
以上のような構造を有する電子装置実装基板７ａをキャパシタインターポーザとして使用する場合には、図１５に示すように、ＬＳＩチップ２１とセラミック基板２２の間に電子装置実装基板７ａを挟んだ状態で、バンプを介してＬＳＩチップと電子装置実装基板７ａを接続し、さらに、バンプを介して電子装置実装基板７ａとセラミック基板２２を接続する。
【００３７】
この場合、図１６に示すように、ＬＳＩチップ２１の一部のバンプ２１ａ，２１ｂは、コンデンサを構成する中心導体線１と筒状の外側導電層３にそれぞれ接続される。また、コンデンサとして使用しない部分は、コンデンサの中心導体線１及び外側導電層３は単にビアとして使用されることになって、バンプ１７ｃ、１９ｃを介してＬＳＩチップ２１のバンプ２１ｃとセラミック基板２２の電極２２ａとの間に介在されることになる。
【００３８】
なお、図１５，図１６中符号２３は、セラミック基板２２の底部に取り付けられたピンを示し、それらのピン２３は、セラミック基板２２内の配線２２ｂを介して電子装置実装基板７ａに接続される。
以上のような電子装置実装基板７ａでは、中心導体線１の周囲に誘電体層２と外側導電層３を形成し、これをコンデンサとして使用できるようにしたので、ＬＳＩチップとコンデンサの接続を短い距離で接続することができるので、等価インダクタンス、等価抵抗を小さくすることができ、デジタルＬＳＩの高速化に伴う高周波帯域における電源電圧変動及び高周波ノイズに対して有効なデカップリング機能を期待できる。しかも、外側導電層３に引出電極１３ａを接続しない状態では、中心導体線１を通常のビアとして使用することができるので、回路設計の自由度が広がる。また、中心導体線１と外側導電層３を同心円上に配置してなる配線は、一般的な同軸ケーブルと同じように、高周波信号を効率よく伝送できる。
【００３９】
この結果、高速デジタルＬＳＩの動作の信頼性を向上させ、基板搭載型のチップコンデンサ部品を不要となることにより回路基板の小型化、高密度化が実現できる。しかも、コンデンサＣは、基板に内蔵された同軸の一対の電極とその間の円筒状の誘電体層から構成されているので、基板の表面の凹凸がコンデンサのリーク電流に影響を与えることはない。
【００４０】
また、電子装置実装基板７ａ内に形成されるコンデンサＣは、同軸上に形成された中心導体線１、筒状の誘電体層２と筒状の外側導電層３から構成され、また、隣り合うコンデンサ相互間の距離は同軸多層構造線４の周囲に形成する熱可塑性絶縁層５の厚さによって決定するために、その膜厚を５０μｍ程度にすれば、隣り合う同軸多層構造線４の間の距離を１００μｍよりも小さくすることが可能になる。
【００４１】
ところで、上記した誘電体層２はゾル・ゲル法によって形成されているが、スパッタリング法を用いてもよい。例えば、チャンバ内にアルゴンガスを３６ｓｃｃｍの流量で導入し、ターゲットをチャンバ内に配置し、酸素ガスを４ｓｃｃｍで導入し、そのチャンバ内の真空度を０．５Paとなるように内部のガスを排気するとともに、チャンバ内でターゲットに印加する電力を１２０Ｗに設定して、１０時間で２００ｎｍの膜厚の複合酸化物、例えばチタン酸ジルコン酸鉛（ＰＺＴ;(Pb,Zr)TiO3）を導電線の周囲に形成する。ＰＺＴを形成する際のターゲット材料としてはＰＺＴの焼結体を使用する。この場合、中心導体線１の周囲の複合酸化物の膜厚を一定にするために、チャンバ内で中心導体線１を周方向に一定速度で回転させるようにするのが好ましい。
【００４２】
また、誘電体層２の構成材料として樹脂を用いてもよい。例えば、ポリアミック酸溶液中で導電線１を浸漬しながら長さ方向に一定速度で通過させる。そして、１回の浸漬について５μｍ程度の膜厚の樹脂層を導電線１表面上に形成する。さらに、出発溶液の溶液槽から出た導電線１の表面上の樹脂層（誘電体層）を例えば温度１２０℃、時間１０分で乾燥し、さらに温度３００℃、時間３０分で焼成する。
【００４３】
そのような中心導体線１のポリアミック酸溶液への含浸と、中心導体線１上の樹脂層の乾燥と焼成といった一連の工程を２回繰り返して膜厚１０μｍの樹脂層（誘電体層）を中心導体線１上に形成する。その誘電体層２は比誘電率が３．０となる。
なお、誘電体層２をＣＶＤ法により形成してもよい。ＣＶＤ法により形成する膜は例えば、窒化シリコン、酸化シリコン等のシリコン化合物がある。また、誘電体層２の形成方法は上記した説明に限られるものではなく、例えば、樹脂を電着、静電塗装、含浸、蒸着させたり、または、アルミナ、シリカなどの無機物微粒子（フィラー）を分散した樹脂を電着、静電塗装、含浸させる方法を採用しても良い。
【００４４】
さらに、図上記した例では、筒状の外側導電層２の周囲に熱可塑性絶縁層５を形成したが、その代わりにシリコン酸化膜、シリコン窒化膜、その他のシリコン化合物を形成してもよい。例えば、中心導体線１の周囲に誘電体層２と外側導電層３からなる同軸多層構造線４を形成した後に、同軸多層構造線４をＳＯＧ溶液中に浸漬しながら長さ方向に一定速度で通過させる。ＳＯＧ溶液は、珪素化合物及び添加物（有機バインダー、ガラス室形成剤など）を有機溶剤に溶解したものである。その後に、同軸多層構造線４上のＳＯＧを３５０℃程度に加熱して溶剤の蒸発と脱水・重合反応を進行させてシリコン酸化層とする。これにより得られた線材を図６に示すと同様にして複数束ねて加熱一体化する。ここで、加熱温度を例えば７００℃以上とする。そのような熱可塑性絶縁層５は、無機物から構成されるので、図９〜図１１に示すような引出配線とバンプを形成する工程では、保護絶縁膜１１，１２は省略される。
【００４５】
（付記１）中心導電部、該中心導電部の周囲に形成された筒状誘電体層、及び該筒状誘電体層の周囲に形成された筒状導電層を有する同軸多層構造が略平行に寄せ集められてなり、相互間が絶縁層で固められた電子装置実装基板。
（付記２）前記同軸多層構造の中心軸は、前記絶縁層を上下に貫通する方向であることを特徴とする付記１に記載の電子装置実装基板。
【００４６】
（付記３）前記中心導電部の上端又は下端の少なくとも一方にはバンプが接続されることを特徴とする付記１に記載の電子装置実装基板。
（付記４）前記絶縁膜層の上面のうち前記筒状導電層の端からその外側には配線が形成されていることを特徴とする付記１に記載の電子装置実装基板。
（付記５）前記配線の上にはカバー絶縁膜が形成され、該カバー絶縁膜には前記中心導電部の端面を露出する開口部が形成されていることを特徴とする付記４に記載の電子装置実装基板。
【００４７】
（付記６）前記配線の上面と前記中心導電部の前記端面の上には、それぞれバンプが形成されていることを特徴とする付記５に記載の電子装置実装基板。
（付記７）前記配線は、隣の前記中心導体部の上に延びて接続されていることを特徴とする付記４に記載の電子装置実装基板。
（付記８）前記筒状誘電体層は、酸化物誘電体材料、樹脂のいずれかから構成されていることを特徴とする付記１に記載の電子装置実装基板。
【００４８】
（付記９）前記酸化物誘電体材料は、ＰＺＴ、ＢＳＴのいずれかであることを特徴とする付記８に記載の電極装置実装基板。
（付記１０）中心導体線の周囲に誘電体層を形成する工程と、前記誘電体層の上に筒状の導電層を形成する工程と、前記導電層の周囲に絶縁層を形成する工程と、前記絶縁層に覆われた前記導電層、前記誘電体層及び前記中心導体線からなる多層構造線を複数用意する工程と、複数の前記多層構造線を束ねる工程と、複数の前記多層構造線のそれぞれの前記絶縁層を互いに一体化して基板を形成する工程を有することを特徴とする電子装置実装基板の製造方法。
【００４９】
（付記１１）複数の前記多層構造線が露出するように前記基板を切断して所望の厚さにする工程をさらに有することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
（付記１２）前記誘電体層は、スパッタ法、ＣＶＤ法、溶液含浸法のいずれかによって酸化物誘電体材料を前記中心導体線の周囲に付着させて形成されることを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５０】
（付記１３）前記誘電体層は、電着、静電塗装、含浸、蒸着のいずれかによって形成されることを特徴とする付記１０に記載の電極装置装置実装基板の製造方法。
（付記１４）前記誘電体層として、ＢＳＴ、ＰＺＴ、樹脂のいずれかを前記中心導体線の周囲に形成することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５１】
（付記１５）前記絶縁層として、前記導電層の周囲に熱可塑性絶縁膜を形成し、複数の前記多層構造線のそれぞれの前記絶縁層を加熱により一体化することを特徴とする付記１０に記載の電子装置実装基板の製造方法。
【００５２】
【発明の効果】
以上述べたように本発明によれば、中心導電部の周囲に筒状の誘電体層と筒状の導電層を形成してなる同軸多層構造を、絶縁層（基板）を介して複数配置された基板構造を有しているので、同軸多層構造を選択的にビアとして使用したりコンデンサとして使用することが可能になり、汎用性を高くすることができる。
【００５３】
コンデンサとして使用する部分では、筒状の導電層に接続される配線を絶縁層上に形成したり、中心導電部の上にバンプを形成すると、コンデンサとＬＳＩチップの接続が容易になる。
そのコンデンサは、中心導電部の周囲に形成されるので、絶縁層の表面の凹凸の影響を受けることはなく、信頼性を高くすることができる。
【図面の簡単な説明】
【図１】図１(a) は、従来の電子装置及びコンデンサの基板上への実装状態を示す側面図、図１(b) は、図１(a) の部分断面図である。
【図２】図２は、従来のコンデンサ内蔵基板上へのＬＳＩチップ実装状態を示す側面図である。
【図３】図３(a) は、キャパシタインターポーザをＬＳＩチップとセラミック基板との間に介在させた状態を示す側面図、図３(b) はその部分断面図である。
【図４】図４(a) 〜(d) は、本発明の実施形態に係る電子装置実装基板の製造に使用される被覆導電線の形成工程を示す断面図である。
【図５】図５は、図４(d) に示した同軸多層構造線の外観を示す斜視図である。
【図６】図６は、図５に示した同軸多層構造線を使用して本発明の実施形態に係る電子装置実装基板を形成する工程を示す斜視断面図である。
【図７】図７(a) 〜(c) は、図５に示した同軸多層構造線の誘電体層の形成方法の一例を示す工程図である。
【図８】図８(a),(b) は、図５に示した同軸多層構造線の熱可塑性絶縁層の形成方法の一例を示す工程図である。
【図９】図９(a) 〜(c) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その１）である。
【図１０】図１０(a) 〜(c) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その２）である。
【図１１】図１１(a),(b) は、本発明の実施形態に係る電子装置実装基板の表面への配線、バンプの形成工程を示す断面図（その３）である。
【図１２】図１２は、図１１(b) の上面図である。
【図１３】図１３は、本発明の実施形態に係る電子装置実装基板の別な配線及びバンプ構成を示す断面図である。
【図１４】図１４は、図１３の上面図である。
【図１５】図１５は、本発明の実施形態に係る電子装置実装基板をキャパシタインターポーザとして使用する一例を示す側面図である。
【図１６】図１６は、図１５の部分断面図である。
【符号の説明】
１…中心導体線（中心導電部）、２…誘電体層、３…導電層、４…同軸多層構造線、５…熱可塑性絶縁層、６…被覆導電線、７…基板ブロック、７ａ…電子装置実装基板、１３ａ…引出配線、１７ａ，１７ｂ…バンプ、１９ａ…バンプ。
Claims (2)
- 中心導体線の周囲に誘電体層を形成する工程と、
前記誘電体層の上に筒状の導電層を形成する工程と、
前記導電層の周囲に絶縁層を形成する工程と、
前記絶縁層に覆われた前記導電層、前記誘電体層及び前記中心導体線からなる多層構造線を複数用意する工程と、
複数の前記多層構造線を束ねる工程と、
複数の前記多層構造線のそれぞれの前記絶縁層を互いに一体化して基板を形成する工程
を有することを特徴とする電子装置実装基板の製造方法。 - 複数の前記多層構造線が露出するように前記基板を切断して所望の厚さにする工程をさらに有することを特徴とする請求項１に記載の電子装置実装基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168836A JP4628520B2 (ja) | 2000-06-06 | 2000-06-06 | 電子装置実装基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000168836A JP4628520B2 (ja) | 2000-06-06 | 2000-06-06 | 電子装置実装基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001352017A JP2001352017A (ja) | 2001-12-21 |
| JP4628520B2 true JP4628520B2 (ja) | 2011-02-09 |
Family
ID=18671786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000168836A Expired - Fee Related JP4628520B2 (ja) | 2000-06-06 | 2000-06-06 | 電子装置実装基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4628520B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045913A (ja) * | 2001-08-02 | 2003-02-14 | Nippon Joint Kk | 導電接続用基体 |
| JP2005123548A (ja) * | 2003-09-24 | 2005-05-12 | Ibiden Co Ltd | インターポーザ、多層プリント配線板 |
| JP2006024654A (ja) * | 2004-07-06 | 2006-01-26 | Tokyo Electron Ltd | インターポーザ |
| KR100858075B1 (ko) * | 2004-07-06 | 2008-09-11 | 도쿄엘렉트론가부시키가이샤 | 인터포저 |
| JP2006024653A (ja) * | 2004-07-06 | 2006-01-26 | Tokyo Electron Ltd | 貫通基板および貫通基板の製造方法 |
| US7589394B2 (en) | 2007-04-10 | 2009-09-15 | Ibiden Co., Ltd. | Interposer |
| JP2010238691A (ja) * | 2009-03-30 | 2010-10-21 | Fujitsu Ltd | 中継部材およびプリント基板ユニット |
| JP2016001654A (ja) * | 2014-06-11 | 2016-01-07 | 株式会社デンソー | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167258A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 多層配線基板 |
| JPH09213835A (ja) * | 1996-02-06 | 1997-08-15 | Fujitsu Ltd | 半導体チップキャリヤ |
-
2000
- 2000-06-06 JP JP2000168836A patent/JP4628520B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05167258A (ja) * | 1991-12-12 | 1993-07-02 | Nec Corp | 多層配線基板 |
| JPH09213835A (ja) * | 1996-02-06 | 1997-08-15 | Fujitsu Ltd | 半導体チップキャリヤ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001352017A (ja) | 2001-12-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4166013B2 (ja) | 薄膜キャパシタ製造方法 | |
| US8278217B2 (en) | Semiconductor device and method of producing the same | |
| US7339277B2 (en) | Semiconductor device having passive component and support substrate with electrodes and through electrodes passing through support substrate | |
| JP4211210B2 (ja) | コンデンサとその実装構造ならびにその製造方法、半導体装置およびその製造方法 | |
| US7536780B2 (en) | Method of manufacturing wiring substrate to which semiconductor chip is mounted | |
| JP3966208B2 (ja) | 薄膜キャパシタおよびその製造方法 | |
| US8810007B2 (en) | Wiring board, semiconductor device, and method for manufacturing wiring board | |
| US7439199B2 (en) | Capacitive element, method of manufacture of the same, and semiconductor device | |
| US8405953B2 (en) | Capacitor-embedded substrate and method of manufacturing the same | |
| US10410793B2 (en) | Thin film capacitor and method of manufacturing the same | |
| JP2001326305A (ja) | 半導体装置用インターポーザー、その製造方法および半導体装置 | |
| TW201506969A (zh) | 嵌入在聚合物電介質中的薄膜電容器 | |
| JPWO2009131140A1 (ja) | 電磁バンドギャップ構造及びその製造方法、フィルタ素子、フィルタ素子内蔵プリント基板 | |
| US10340243B2 (en) | Circuit substrate and method for manufacturing circuit substrate | |
| JP4499548B2 (ja) | キャパシタ部品 | |
| JP4628520B2 (ja) | 電子装置実装基板の製造方法 | |
| US10720280B2 (en) | Thin-film ceramic capacitor having capacitance forming portions separated by separation slit | |
| US6603202B2 (en) | Circuit board-providing article, circuit board, semiconductor device and process for the production of the same | |
| JP2001358248A (ja) | キャパシタを内蔵した回路基板とその製造方法 | |
| JP4864313B2 (ja) | 薄膜キャパシタ基板、その製造方法、及び、半導体装置 | |
| JP4196351B2 (ja) | フィルム状コンデンサの製造方法 | |
| JP5014530B2 (ja) | キャパシタ部品 | |
| JP2006005309A (ja) | キャパシタ装置 | |
| JP2001177008A (ja) | キャパシタを内蔵した回路基板とそれを用いた半導体装置 | |
| JP7272003B2 (ja) | 薄膜電子部品搭載基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070424 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100427 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100625 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100910 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20101019 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101109 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101110 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |