JP2016001654A - 半導体装置 - Google Patents

Abstract

【課題】回路サイズを増大させることなく、スイッチング素子のゲート発振を防止できる半導体装置を提供する。【解決手段】半導体基板７の内部にコンデンサ８が形成されているインタポーザ３を用い、コンデンサ８を、ゲート駆動回路６の出力端子Ｖgate−ＮチャネルＭＯＳＦＥＴのゲートＧ２と、ゲート駆動回路６のグランド端子GND2−ＮチャネルＭＯＳＦＥＴのソースＳ２との間に接続する。インタポーザ３とスイッチング素子チップ４との接続を、バンプ２０を介して行う。【選択図】図１

Description

本発明は、半導体基板上に半導体スイッチング素子が形成されているスイッチング素子チップと、半導体基板上に、前記半導体スイッチング素子を駆動する駆動回路が形成されているドライバチップとを備えてなる半導体装置に関する。

炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ），或いはダイヤモンドのようなバンドギャップの広い材料を用いたワイドバンドギャップ半導体素子、例えば接合型ＦＥＴ，静電誘導型トランジスタ（ＳＩＴ），金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ），ヘテロ接合電界効果トランジスタ（ＨＦＥＴ），高電子移動度トランジスタ（ＨＥＭＴ）などは、スイッチング素子として優れた特性を有している。特に、これらの素子を用いて高周波動作させると、周辺の受動部品を小型化することできる。また、ノーマリオフ特性を有する接合型ＦＥＴは、ゲート駆動回路の故障時など回路の不具合が発生した場合でも、短絡故障を防止することが可能である。

ノーマリオフの接合型ＦＥＴは、ゲート・ソース間の入力容量と並列に寄生ダイオードが接続された等価回路で示される。このため、スイッチング素子のオン閾値は、ＧａＮを用いた接合型ＦＥＴの場合、１．４Ｖ程度と低い値となり、ノイズ耐性が低く、スイッチング素子の完全オフ状態，完全オン状態が確保できないという課題がある。これに起因して、セルフターンオンといった現象や、ターンオン，ターンオフ時に誤動作が発生することがあった。

特開２０００−２４３９０５号公報 特開２０１１−７７４６２号公報

例えば特許文献１では、スイッチング素子のゲート−ソース間にコンデンサを接続してセルフターンオンによる誤動作の発生を防止している。しかしながら、実際の製品（デバイス）としてパッケージする際には、スイッチング素子のゲート−コンデンサの信号入力端子間と、スイッチング素子のソース−コンデンサのグランド側端子との間はワイヤボンディングにより接続される。すると、そのワイヤ配線に寄生インダクタンス分があるため、ゲート発振の原因となる。また、外付けのコンデンサを追加し、端子面積が増大することでゲート駆動回路が大型化する。

特許文献２では、ツェナーダイオードを追加して入力電圧を高精度に制御すると共に、ソース端子の配置を最適化してセルフターンオンを防止している。しかしながら、端子６，ゲート配線２７（ボンディングワイヤ），端子５ａ間の配線による寄生インダクタンスがやはりゲート発振の原因となり、スイッチング素子の完全オン，完全オフを実現することができない。

本発明は上記事情に鑑みてなされたものであり、その目的は、回路サイズを増大させることなく、スイッチング素子のゲート発振を防止できる半導体装置を提供することにある。

請求項１記載の半導体装置によれば、基板内にコンデンサが形成されているコンデンサチップを用いる。そして、前記コンデンサを、駆動回路の出力端子−半導体スイッチング素子の導通制御端子と、駆動回路のグランド端子−前記半導体スイッチング素子の基準電位側導通端子との間に接続する。また、コンデンサチップとスイッチング素子チップとの接続を、バンプを介して行う。

このように構成すれば、半導体スイッチング素子の基準電位側導通端子及び導通制御端子とコンデンサとの間の接続を、極力短い距離で行うことができる。したがって、インダクタンスが大きいボンディングワイヤが介在しないので、半導体スイッチング素子をターンオフさせる際に、導通制御端子において発振が生じることを抑制し、セルフターンオンを確実に防止できる。

請求項２記載の半導体装置によれば、コンデンサを、基板に貫通孔を形成し、その貫通孔の内周面に外側電極を形成し、貫通孔の中心部に内側電極を形成して、外側電極と内側電極との間に誘電体を充填した構造とする。すなわち、コンデンサは、コンデンサチップの基板内で縦型に構成されるので、少ない素子面積で発振を抑制するために十分な容量を持たせることができる。

第１実施形態であり、半導体装置の等価回路図 従来構成に対応する図１相当図 半導体装置の構成を模式的に示す斜視図 コンデンサチップ内に形成されるコンデンサの構造を示す模式的な断面斜視図 （ａ）はインタポーザの外形寸法を示す図、（ｂ）はコンデンサが形成されている部分の各寸法を示す断面図 コンデンサの形成行程を概略的に示す模式的な断面図 図３に示すインタポーザ及びスイッチング素子チップの（２）断面図 図３に示すインタポーザ及びスイッチング素子チップの（３）断面図 インタポーザの各層の平面図 スイッチング素子チップの平面図 （ａ）及び（ｂ）は従来構成、（ｃ）及び（ｄ）は本実施形態の構成についてターンオフ時の動作をシミュレーションした結果を示す図 第２実施形態を示す図３相当図 図１２に示すインタポーザ及びスイッチング素子チップの（２）断面図 図１２に示すインタポーザ及びスイッチング素子チップの（３）断面図 図１２に示すインタポーザ及びスイッチング素子チップの（４）断面図 インタポーザの各層の平面図 スイッチング素子チップの平面図 半導体装置の等価回路図 第３実施形態であり、半導体装置の構成を模式的に示す斜視図 図１９に示すインタポーザ及びスイッチング素子チップの（２）断面図 図１９に示すインタポーザ及びスイッチング素子チップの（３）断面図 インタポーザの各層及びスイッチング素子チップの平面図 第４実施形態であり、半導体装置の構成を模式的に示す斜視図 図２３に示すインタポーザ及びスイッチング素子チップの（２）断面図 図２３に示すインタポーザ及びスイッチング素子チップの（３）断面図 図２３に示すインタポーザ及びスイッチング素子チップの（４）断面図 インタポーザの各層及びスイッチング素子チップの平面図 第５実施形態であり、半導体装置の構成を模式的に示す斜視図 図２８に示すインタポーザ及びスイッチング素子チップの（２）断面図 図２８に示すインタポーザ及びスイッチング素子チップの（３）断面図 図２８に示すインタポーザ及びスイッチング素子チップの（４）断面図 インタポーザの各層及びスイッチング素子チップの平面図 第６実施形態であり、半導体装置の構成を模式的に示す斜視図 図３３に示すインタポーザ及びスイッチング素子チップの（２）断面図 図３３に示すインタポーザ及びスイッチング素子チップの（３）断面図 図３３に示すインタポーザ及びスイッチング素子チップの（４）断面図 半導体装置の等価回路図 第７実施形態であり、半導体装置の構成を模式的に示す斜視図 図３８に示すインタポーザ及びスイッチング素子チップの（２）断面図 図３８に示すインタポーザ及びスイッチング素子チップの（３）断面図 図３８に示すインタポーザの各層及びスイッチング素子チップの平面図 半導体装置の等価回路図 第８実施形態であり、半導体装置の構成を模式的に示す斜視図 図４３に示すインタポーザ及びスイッチング素子チップの（２）断面図 図４３に示すインタポーザ及びスイッチング素子チップの（３）断面図 図４３に示すインタポーザ及びスイッチング素子チップの（４）断面図 インタポーザの各層及びスイッチング素子チップの平面図

（第１実施形態）
以下、第１実施形態について図１から図１０を参照して説明する。図３に示すように、本実施形態の半導体装置１は、ドライバチップ２と、インタポーザ（コンデンサチップ）３と、スイッチング素子チップ４とで構成されている。ドライバチップ２には、例えばシリコンなどの半導体基板５にゲート駆動回路６が形成されている。尚、ゲート駆動回路６は周知の構成であるから、図中ではドライバのシンボルのみで示している。また、スイッチング素子チップ４には、半導体基板上に例えばＮチャネルＭＯＳＦＥＴ等の半導体スイッチング素子が形成されている。

半導体基板５には、ゲート駆動回路６に信号を入力するためのパッドＧＮＤ１,ＩＮＰＵＴ,＋Ｖが配置されている。パッドＧＮＤ１は１次側グランドに接続され、パッド＋Ｖは電源に接続され、パッドＩＮＰＵＴは図示しない制御回路の出力端子に接続されて制御信号が入力される。また、半導体基板５には、出力側のパッドＧＮＤ２，Ｖgateが形成されており、これらはゲート駆動回路６のグランド端子と出力端子とにそれぞれ接続されている。

インタポーザ３は、同じく半導体基板７の内部に、図４に示すコンデンサ８が形成されている。コンデンサ８は、図５（ｂ）にも示すように、半導体基板７にビア９（貫通孔）を形成し、ビア９の内周面に接するように外側電極１０を形成し、外側電極１０で囲まれた空洞部内に内側電極１１を形成し、外側電極１０と内側電極１１との間に高誘電体薄膜１２を充填して構成されている。すなわちコンデンサ８は、所謂ＴＳＶ（Through Silicon Via）の構造を利用している。

図５（ａ）は、インタポーザ３の外形寸法の一例を示しており、例えば４ｍｍ×５ｍｍ×１ｍｍ以下である。尚、ここでのインタポーザ３の外形は、図３等に示すイメージとは異なっている。図５（ｂ）に示すコンデンサ８に関する寸法の一例は、ビア９の直径が１００μｍ、内側電極１１の直径が５０μｍ，高誘電体薄膜（ＡＴＯ）１２の膜厚が０．１６μｍ程度である。

図６に示すように、（ａ）先ず半導体基板７にビア９を形成し、（ｂ）ビア９の内部に外側電極１０となるＴａ（タンタル）膜及び高誘電体薄膜１２となるＡＴＯ（アンチモンドープ酸化錫）膜を成膜する。そして、ＡＴＯ膜の内部にＣｕ（銅）をめっきにより充填し、内側電極１１を形成する。（ｃ）続いて表面側及び裏面側にＣＭＰ（Chemical Mechanical Polishing）を行い、ＡＴＯ膜及びＴａ膜をエッジングする。（ｄ）そして、コンデンサ８の上下に、Ｃｕで配線を行う配線層を形成する（尚、これらのプロセスの詳細については、例えば特開２０１３−１５３０２０号公報を参照）。

図７及び図９（ａ）に示すように、インタポーザ３の表面１４及び裏面１５には、パッドＧ１，Ｓ１がそれぞれの同じ位置に形成されている。図９（ｂ）に示す第１配線層Ｌ１＋，Ｌ１−は、それぞれ表面１４，裏面１５の下層，上層として配置され、内側電極１１と接続するための配線１６と、パッドＳ１と接続するための配線１７と、第２配線層Ｌ２＋，Ｌ２−と接続するためのビア１８が形成されている。尚、この例では、コンデンサ８は９個形成されている。

図９（ｃ）に示す第２配線層Ｌ２＋，Ｌ２−は、それぞれ第１配線層Ｌ１＋，Ｌ１−の上層，下層であり且つコンデンサ８の直上，直下に配置され、コンデンサ８の外側電極１０をドライバチップ２及びスイッチング素子４に電気的に接続するための配線１９が形成されている。また、断面図では、外側電極１０と配線１９とを共通に示している部分がある。

図１０に示すように、スイッチング素子チップ４の表面には、ＮチャネルＭＯＳＦＥＴのソース，ドレイン，ゲートに接続されているパッドＳ１，Ｄ１，Ｇ２が配置されている。そして、図３に示すように、スイッチング素子チップ４とインタポーザ３とは、パッドＧ２，Ｓ２においてバンプ２０により電気的に接続された状態で、インタポーザ３がスイッチング素子チップ４の直上に搭載されている。

ドライバチップ２のパッドＶgate，ＧＮＤ２とインタポーザ３のパッドＧ１，Ｓ１とは、それぞれワイヤ２１ａ，２１ｂによりボンディングされており、前記パッドＳ１はワイヤ２１ｃにより電極２２にボンディングされている。また、スイッチング素子チップ４のパッドＤ２は、ワイヤ２１ｄにより電極２３にボンディングされている。これらの電極２２，２３は、例えばバスバーやフレームを構成するものである。

図７に示すように（（２）断面；ｘ軸方向断面）、パッドＧ１とパッドＧ２とはインタポーザ３の内部において配線１６に接続されており、この配線１６を介してコンデンサ８の内側電極１１に接続されている。尚、図中の丸数字は括弧付きの数字で示している。また、図８に示すように（（３）断面；ｙ軸方向断面）、パッドＳ１とパッドＳ２とは、コンデンサ８の外側電極１０に接続されている。尚、図４〜図６では示していないが、図８では、半導体基板７と外側電極１０との間にＳｉＯ_２膜９９を示している。

図２及び図１１（ａ）に示す従来構成では、コンデンサＣがスイッチング素子のゲートにボンディングワイヤＬｓｗ（インダクタンス３ｎＨ）を介して接続されている。これに対して、図１及び図１１（ｃ）に示す本実施形態の構成では、インタポーザ３内に構成されているコンデンサＣ（８）が、インタポーザ３内の寄生配線Ｌtsv＿Ｓ２，Ｇ２（インダクタンス２００ｐＨ）と、バンプＬbga1,bga2（１８，インダクタンス５０ｐＨ）を介して接続される。尚、コンデンサＣの容量は、ＮチャネルＭＯＳＦＥＴの入力容量（Ｃｇｓ＋Ｃｇｄ）以上となるように設定する（Ｃｇｄはゲート−ドレイン間容量）。

これにより、図１中に矢印で示すゲートループの配線寄生インダクタンスは
（２Ｌtsv＋２Ｌbga＋Ｌｓｃ＋Ｌｇｃ）となる。各インダクタンス値は何れもｎＨ以下になるため、インダクタンスがトータルで大幅に低下することになる。ゲート電圧変化量ΔＶｇｓは、
ΔＶｇｓ＝Ｚ×Ｉｇ＋Ｌ×Ｉｇ（ｄ／ｄｔ），Ｚ＝｜ｊωＬ＋１／（ｊωＣ）｜
で表される。したがって、インダクタンスＬが低減すれば右辺第１項及び第２項の値がずれも小さくなり、ゲート電圧変化量ΔＶｇｓが低減される。図１１（ｂ），（ｄ）に示すように、ＮチャネルＭＯＳＦＥＴ２（パワーデバイス）をターンオフする際に、ゲート−ソース間での発振が抑制されており、ドレイン−ソース間電圧Ｖｄｓについて発生する発振の振幅が大きく低下している。

以上のように本実施形態によれば、半導体基板７の内部にコンデンサ８が形成されているインタポーザ３を用い、コンデンサ８を、ゲート駆動回路６の出力端子Ｖgate−ＮチャネルＭＯＳＦＥＴのゲートＧ２と、ゲート駆動回路６のグランド端子ＧＮＤ２−ＮチャネルＭＯＳＦＥＴのソースＳ２との間に接続する。そして、インタポーザ３とスイッチング素子チップ４との接続を、バンプ２０を介して行うようにした。すなわち、インタポーザ３とスイッチング素子チップ４との間におけるパッドＧ２及びＳ２との接続をバンプ２０を介して行なう。

このように構成すれば、ＮチャネルＭＯＳＦＥＴのソース及びゲートとコンデンサ８との間の接続をバンプ２０を介して極力短い距離で行ない、インダクタンスを低減できる。つまり従来とは異なり、インダクタンスが大きいボンディングワイヤが介在しないので、ＮチャネルＭＯＳＦＥＴをターンオフさせる際に、ゲートにおいて発振が生じることを抑制し、セルフターンオンを確実に防止できる。

そして、コンデンサ８を、半導体基板７にビア９を形成し、そのビア９の内周面に外側電極１０を形成し、ビア９の中心部に内側電極１１を形成して、外側電極１０と内側電極１１との間に誘電体１２を充填した構造とする。すなわち、コンデンサ８は、インタポーザ３の半導体基板７内で縦型に構成されるので、少ない素子面積で発振を抑制するために十分な容量を持たせることができる。

（第２実施形態）
以下、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。また、理解を容易にするため、第１実施形態と同じ機能を成す配線については、同じ符号を付すようにする（第３実施形態以降も同様）。

図１２に示すように、第２実施形態の半導体装置２９は、インタポーザ３０のチップ外形サイズ（縦×横）がスイッチング素子チップ４（Ａ）と同じであり、インタポーザ３０の表面３１にはパッドＤ１が形成されている。そして、インタポーザ３０の内部には、前記パッドＤ１とスイッチング素子チップ４ＡのパッドＤ２との間を電気的に接続するためのＴＳＶ（貫通電極）が形成されている。

図１３及び図１６（ａ）に示すように、インタポーザ３０の表面３１には、パッドＧ１，Ｓ１及びＤ１が形成されている。図１６（ｂ）に示す第１配線層Ｌ１＋，Ｌ１−には、パッドＤ１に接続するための配線３２が形成されている。図１６（ｃ）に示す第２配線層Ｌ２＋，Ｌ２−は、配線３２に接続されるビア３３が形成されている。図１７に示すスイッチング素子チップ４Ａでは、パッドＤ２の位置が、インタポーザ３０のパッドＤ１の位置に合わせて配置されている。

図１４に示す（３）断面及び図１５に示す（４）断面において、半導体基板３４には貫通孔３５が形成され、その貫通孔３５の内周面にＳｉＯ_２膜３６が成膜されている。そして、貫通孔３５の内部にＣｕ３７が充填されてＴＳＶ３８（貫通導体部）が形成されている。そして、インタポーザ３０の裏面において、ＴＳＶ３８とスイッチング素子チップ４ＡのパッドＤ２とはバンプ３９により接続され、図１２に示すように、インタポーザ３０のパッドＤ１と電極２３とがワイヤ２１ｄによりボンディングされている。

図１８に示す等価回路図では、インタポーザ３０のパッドＤ１とＮチャネルＭＯＳＦＥＴのドレインＤ２との間に、インタポーザ３０内の配線寄生インダクタンスＬtsvと、バンプ２０の寄生インダクタンスＬbgaとが直列に接続されている。

以上のように第２実施形態によれば、インタポーザ３０は、半導体基板３４を貫通する構造のＴＳＶ３８を備え、そのＴＳＶ３８の一端側を、スイッチング素子チップ４ＡのパッドＤ２とバンプ３９を介して接続した。したがって、パッドＤ１のワイヤボンディングを、インタポーザ３０の同じ表面内にあるパッドＧ１，Ｓ１と一括して行うことができる。また、ワイヤ２１ｄをボンディングする際の位置の自由度がより高くなり、ワイヤボンディングを行った場合のノイズ耐性を高めることができる。

（第３実施形態）
図１９に示す第３実施形態の半導体装置４０において、インタポーザ４１は、その表面４２に（図２０及び図２２（ａ）参照）パッドＳｄが配置されている。そして、ドライバチップ２のパッドＧＮＤ２は、ワイヤ２１ｂを介してパッドＳｄにボンディングされており、インタポーザ４１のパッドＳ１は、ワイヤ２１ｃを介して電極２２（外部のグランド端子）にボンディングされている。

図２２（ｂ）に示す第１配線層Ｌ１＋には、パッドＳ１，Ｓｄ，Ｄ１にそれぞれ接続するための配線４３，４４，４５が形成されており、図２２（ｃ）に示す第２配線層Ｌ２＋，Ｌ２−には、配線４３，４５にそれぞれ接続されるビア４６，４７が形成されている。図２２（ｄ）に示すインタポーザ４１の裏面４８には、表面４２のパッドＧ１，Ｓｄ及びＳ１，Ｄ１に対応するパッドＧ１’，Ｓ１’，Ｄ１’が配置されており、図２２（ｅ）に示す第１配線層Ｌ１−には、パッドＳ１及びＳｄ’，Ｄ１にそれぞれ対応する配線４９，５０が形成されている。そして、図２２（ｆ）に示すスイッチング素子チップ４Ｂでは、インタポーザ４１の裏面４８のパッドＧ１’，Ｓ１’，Ｄ１’の位置に合わせて、パッドＧ２，Ｓ２，Ｄ２が配置されている。

図２０に示すように、（２）断面の右端側において、インタポーザ４１のパッドＳ１とスイッチング素子チップ４ＢのパッドＳ２とは、Ｌ１＋層の配線４４，Ｌ２＋層のビア５１（＋），基板３４に形成されたＴＳＶ５２，Ｌ２−層のビア５１（−），Ｌ１−層の配線４９及びバンプ５４を介して接続されている。また、インタポーザ４１のパッドＳｄは、Ｌ１＋層の配線４３，Ｌ２＋層のビア４６及び配線１９，コンデンサ８の外側電極１０，Ｌ２−層のビア５５，Ｌ１−層の配線４９及びバンプ５４を介してパッドＳ２に接続されている。

図２１に示す（３）断面は図１４とほぼ同様であるが、インタポーザ４１のパッドＤ１とスイッチング素子チップ４ＢのパッドＤ２とは、Ｌ１＋層の配線４５，Ｌ２＋層のビア４７（＋），基板３４に形成されたＴＳＶ３８，Ｌ２−層のビア４７（−），Ｌ１−層の配線５０及びバンプ５９を介して接続されている。

以上のように構成される第３実施形態によれば、インタポーザ４１において、ドライバチップ２の端子ＧＮＤ２が接続されるパッドＳｄと、電極２２に接続されるパッドＳ１とを別に設けた。そして、パッドＳ１とスイッチング素子４ＢのパッドＳ２とを貫通電極５２を介して接続し、パッドＳｄとパッドＳ１とが配線１９，５５，４９等を介してパッドＳ２で接続されるようにした。これにより、ドライバチップ２側のグランドラインと、スイッチング素子４Ｂのソースラインとを分離でき、パッドＳ１−Ｓ２間の寄生Ｌに対する電流変動量に基づく電圧変動量を低減することができる。

（第４実施形態）
図２３に示すように、第４実施形態の半導体装置６０では、インタポーザ６１に、複数，例えば９つのＮチャネルＭＯＳＦＥＴが形成されているスイッチング素子チップ６２が接続されている。スイッチング素子チップ６２は、図２７（ｆ）に示すように、１つのＭＯＳＦＥＴが形成されているセル６３を９個有しており、それら９個のセル６３は、インタポーザ６１に形成されている９個のコンデンサ８に対応してそれぞれ１対１で接続される。また、インタポーザ６１は、第３実施形態と同様に、ドライバチップ２の端子ＧＮＤ２が接続されるパッドＳｄと、電極２２に接続されるパッドＳ１とが別に設けられている。

図２７（ａ）に示すインタポーザ６１の表面６４は、第３実施形態よりパッドＤ１を除いたものであり、図２７（ｂ）に示す配線層Ｌ１＋は同じく配線４５を除いたもの、図２７（ｃ）に示す配線層Ｌ２＋／Ｌ２−はビア４７を除いたものである。図２７（ｄ）に示すインタポーザ６１の裏面６５は、各セル６３に対応したゲート接続用のパッドＧ１’，ソース接続用のパッドＳ１’が配置されている。それらは、図２７（ｆ）に示すスイッチング素子チップ６２の表面６６に配置されているゲートパッドＧ２，ソースパッドＳ２にバンプ６７を介して接続される（図２５参照）。

尚、スイッチング素子チップ６２の内部において、各ＮチャネルＭＯＳＦＥＴのドレインはパッドＤ２に共通に接続されており、そのパッドＤ２は、ボンディングワイヤ２１ｄを介して電極２３に接続されている。

以上のように第４実施形態によれば、スイッチング素子チップ６２内の各ＮチャネルＭＯＳＦＥＴセル６３にあるゲート端子に直接ゲート信号を入力できるので、従来スイッチング素子内にあるゲート配線が不要になり、配線寄生Ｌを低減することができ、各ゲートでの発振を抑制してセルフターンオンを防止できる。

（第５実施形態）
図２８に示すように、第５実施形態の半導体装置７０において、スイッチング素子チップ７１には、第４実施形態のように複数のＮチャネルＭＯＳＦＥＴが形成されており、その表面には、図２９（ｈ）に示すように、各セル７２毎に、パッドＧ２及びＳ２に加えてドレイン用のパッドＤ２も形成されている。各パッドＤ２は、インタポーザ７３の裏面７４に接続されて内部で共通に接続され、表面７５に設けられたパッドＤ１に接続される。そして、前記パッドＤ１は、ボンディングワイヤ２１ｄを介して電極２３に接続されている。

このため、インタポーザ７３には、配線層Ｌ３＋，Ｌ３−が追加されている（図３２（ｄ）参照）。この追加された配線層Ｌ３＋，Ｌ３−は、第４実施形態における配線層Ｌ２＋，Ｌ２−の役割を果たすもので、配線層Ｌ２＋はパッドＳｄの配線用であり、配線層Ｌ２−はパッドＳ１−Ｓ２の配線用となっている。

図３１及び図３２（ｆ）に示すように、スイッチング素子チップ７１のパッドＤ２は配線層Ｌ１−の配線７６により共通に接続されている。そして、配線層Ｌ２−のビア７７（−）及び配線７８（−），ＴＳＶ８０を間に挟んで配線層Ｌ３−，Ｌ３＋のビア７９（−，＋），配線層Ｌ２＋の配線７８（＋）及びビア７７（＋），配線層Ｌ１＋の配線８１を介して、表面７５のパッドＤ１に接続されている。

また、図２９に示すように、パッドＳ１の接続は、ビア５１（＋，−）を配線層Ｌ３＋，Ｌ３−に設け、配線層Ｌ２＋にはビア８２及び配線８３を形成し、配線層Ｌ２−に配線８４を形成することで行っている。

（第６実施形態）
図３３に示すように、第６実施形態の半導体装置９０では、インタポーザ３０Ｃの上にドライバチップ９１を搭載している。スイッチング素子チップ４Ｃ及びインタポーザ３０Ｃは、基本的には第２実施形態のスイッチング素子チップ４Ａ及びインタポーザ３０と同様の構成であるが、スイッチング素子チップ４ＣにおけるパッドＳ３，Ｄ３，Ｇ３の配置が異なっている。それに伴い、インタポーザ３０Ｃの内部構成も相違している。

ドライバチップ９１には、図３４に示すように、２次側グランドＧＮＤ２であるパッドＳ１からの接続を当該チップ９１の裏面に引き出すためのＴＳＶ９２が形成されている。また、表面にはパッドＤ１が形成されており、図３５に示すように、そのパッドＤ１とインタポーザ３０ＣのパッドＤ２とを裏面で接続するためのＴＳＶ９３が形成されている。

ドライバチップ９１の裏面にある各パッドＳ１’，Ｄ１’，Ｇ１’（出力端子パッド）は、それぞれバンプ９４，９５，９６を介して、インタポーザ３０Ｃ側のパッドＳ２，Ｄ２，Ｇ２に接続されている。そして、表面のパッドＳ１，Ｄ１は、ボンディングワイヤ２１ｃ，２１ｄを介してそれぞれ電極２２，２３に接続されている。

図３７に示すように、例えば図１８と比較すると、ドライバチップ９１とインタポーザ３０Ｃとの間を接続するためのボンディングワイヤ２１ａ，２１ｂが不要となったことから、配線インダクタンスＬｓｗ，Ｌｇｗがそれぞれより小さい配線インダクタンス（Ｌvia＋Ｌbga）に置き換わっている。

以上のように第６実施形態によれば、ドライバチップ９１に、ゲート駆動回路６の出力端子及びグランド端子をそれぞれチップ９１の裏面側に導通させるための２つのＴＳＶ９２及び９３、前記出力端子を当該チップ９１の裏面側に導出させたパッドＧ１’とを備え、２つのＴＳＶ９２及び９３とパッドＧ１’とをそれぞれバンプ９４〜９６を介して接続し、インタポーザ３０Ｃの上に搭載した。

したがって、ドライバチップ９１とインタポーザ３０Ｃとの間を接続するためのボンディングワイヤが不要となり、配線インダクタンスをより小さくしてゲート発振を一層確実に防止できる。また、半導体装置７０を、スイッチング素子チップ４Ｃ及びインタポーザ３０Ｃと同じサイズ（面積）に小型に構成できる。

（第７実施形態）
図３８に示すように、第７実施形態の半導体装置１００は、第６実施形態のドライバチップ９１について、第３実施形態のように、２次側グランドＧＮＤ２に接続されるパッドＳｄを分離して接続したものである。第３実施形態と配置が異なるが、対応するものは同じ符号を付して示す。ドライバチップ１０１は、図４０に示すように、当該チップ１０１の裏面にパッドＳｄ１が形成されている。

このパッドＳｄ１は、図示しないが、ドライバチップ１０１の内部においてゲート駆動回路６の２次側ＧＮＤ２に接続される配線経路に接続されている。そして、インタポーザ３０Ｄの表面１０２には、上記パッドＳｄ１の形成位置に対応するようにパッドＳｄが配置されており、パッドＳｄ１とパッドＳｄとは、バンプ１０３を介して接続されている。

これにより、図４２に示すように、ＮチャネルＭＯＳＦＥＴがオンした場合にドレイン−ソース間に電流が流れる経路とゲートループとを略分離できるようになる。したがって、ＮチャネルＭＯＳＦＥＴのゲートを駆動するための電流に、ＮチャネルＭＯＳＦＥＴのスイッチング動作により流れる電流の影響が極力及ばないようにすることができる。

以上のように第７実施形態によれば、ドライバチップ１０１は、インタポーザ３０Ｄと対向する裏面側において、ゲート駆動回路６の２次側グランドを、インタポーザ３０Ｄに設けられているパッドＳｄにバンプ１０３を介して接続した。したがって、第６実施形態の構成について、第３実施形態と同様の効果を得ることができる。

（第８実施形態）
図４３に示すように、第８実施形態の半導体装置１１０は、第７実施形態のドライバチップ１０１を第５実施形態と同様の構成であるドライバチップ１１１に、インタポーザ７３Ａを介して接続したものである。スイッチング素子チップ７１Ａとインタポーザ７３Ａとは、第５実施形態のスイッチング素子チップ７１及びインタポーザ７３の各パッド配置を、ドライバチップ１１１のパッドの配置に合わせて変更した構成である。

本発明は上記した、又は図面に記載した実施形態にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
インタポーザは、半導体基板７にコンデンサ８を形成するものに限らず、プリント基板等にコンデンサを形成したものでも良い。
また、コンデンサは、基板にビアを形成して垂直方向に構成されるものに限らず、基板の水平方向に構成されるものでも良い。
また、インタポーザに形成するコンデンサの数は、必要な容量が得られれば１つであっても良い。
半導体スイッチング素子はＭＯＳＦＥＴに限ることなく、バイポーラトランジスタやＩＧＢＴなどでも良い。

図面中、１は半導体装置、２はドライバチップ、３はインタポーザ（コンデンサチップ）、４はスイッチング素子チップ、５は半導体基板、６はゲート駆動回路、７は半導体基板、８はコンデンサ、９はビア（貫通孔）、１０は外側電極、１１は内側電極、１２は高誘電体薄膜、２０はバンプを示す。

Claims (7)

1. 半導体基板上に、半導体スイッチング素子が形成されているスイッチング素子チップ（４，４Ａ，４Ｂ，４Ｃ，７１，７１Ａ）と、
   半導体基板（５）上に、前記半導体スイッチング素子を駆動する駆動回路（６）が形成されているドライバチップ（２，６２，９１，１１１）と、
   基板（７）内にコンデンサ（８）が形成されているコンデンサチップ（３，３０，３０Ｃ，３０Ｄ，４１，６１，７３，１０１）とを備え、
   前記コンデンサは、前記駆動回路の出力端子−前記半導体スイッチング素子の導通制御端子と、前記駆動回路のグランド端子−前記半導体スイッチング素子の基準電位側導通端子との間に接続され、
   前記コンデンサチップと前記スイッチング素子チップとの接続は、バンプ（２０）を介して行われていることを特徴とする半導体装置。
2. 前記コンデンサは、前記基板に貫通孔（９）が形成され、前記貫通孔の内周面に外側電極（１０）が形成され、前記貫通孔の中心部に内側電極（１１）が形成され、前記外側電極と前記内側電極との間に誘電体（１２）が充填されている構造であることを特徴とする請求項１記載の半導体装置。
3. 前記コンデンサチップ（３０）は、前記基板を貫通する構造の貫通導体部（３８）を備え、前記貫通導体部の一端側は、前記スイッチング素子の非基準電位側導通端子とバンプ（３９）を介して接続されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記コンデンサチップ（４１）は、前記基板を貫通する構造の貫通導体部（５２）を備え、前記貫通導体部の一端側は、前記スイッチング素子の基準電位側導通端子とバンプ（５４）を介して接続され、前記貫通導体部の他端側は外部のグランド端子（２２）に接続され、
   加えて、前記コンデンサの外側電極を、前記ドライバチップのグランド端子に接続するためのパッド（Ｓｄ）を備えていることを特徴とする請求項３記載の半導体装置。
5. 前記ドライバチップ（９１）は、前記駆動回路の出力端子及びグランド端子を、それぞれチップの裏面側に導通させるための２つの貫通導体部（９２）と、前記駆動回路の出力端子を当該チップの裏面側に導出させた出力端子パッド（Ｇ１’）とを備え、
   前記２つの貫通導体部と前記出力端子パッドとがそれぞれバンプ（９４，９６）を介して接続されることで、前記コンデンサチップ（３０Ｃ）の上に搭載されていることを特徴とする請求項１から４の何れか一項に記載の半導体装置。
6. 前記コンデンサチップは、その表面に、前記スイッチング素子の非基準電位側導通端子に接続されている貫通電極の一端に接続されるパッド（Ｄ２）を備え、
   前記ドライバチップは、前記コンデンサチップの上に搭載された状態で、前記コンデンサチップに設けられている前記パッドの位置に対応して、裏面側パッド（Ｄ１’），貫通電極（９３）及び表面側パッド（Ｄ１）を備え、
   前記コンデンサチップ側のパッドと前記裏面側パッドとは、バンプ（９５）を介して接続されていることを特徴とする請求項４を引用する請求項５記載の半導体装置。
7. 前記スイッチング素子チップ（６２，７１，７１Ａ）には、複数の半導体スイッチング素子が形成されており、
   前記コンデンサチップ（６１，７３，７３Ａ）には、前記複数の半導体スイッチング素子に対応するコンデンサが形成されており、前記複数の半導体スイッチング素子が並列接続可能に構成されていることを特徴とする請求項１から６の何れか一項に記載の半導体装置。

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