KR102009590B1 - 반도체 장치 - Google Patents

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KR102009590B1
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유지 모리나가
아츠시 큐토쿠
요시히코 키쿠치
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신덴겐코교 가부시키가이샤
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Abstract

GaN-HEMT를 갖는 전원 회로의 오동작을 억제한다.
실시 형태의 반도체 장치(1)는 절연 기판(2)과, 상기 절연 기판의 위에 형성된 도전 패턴부(51, 52, 53, 54, 55)와, 도전 패턴부(51)의 위에 배치된 GaN-HEMT(10)와, 도전 패턴부(52)의 위에 배치된 GaN-HEMT(20)를 구비하고, GaN-HEMT(10)의 가상선(L1) 및 GaN-HEMT(20)의 가상선(L2)이 교차하고, GaN-HEMT(20)의 GaN 게이트 전극(23)은 금속 와이어(6)를 통하여 도전 패턴부(55)에 전기적으로 접속되고, 금속 와이어(6)는 GaN-HEMT(20)의 변(S5) 및 도전 패턴부(55)의 도전 패턴변(55S)에 대해 직교한다.

Description

반도체 장치
본 발명은, 전원 회로를 갖는 반도체 장치에 관한 것이다.
전원 전압을 소망하는 전압으로 변환하여 출력하는 전원 회로를 갖는 반도체 장치가 알려져 있다. 전원 회로로는 인버터, 정류기, DC/DC 컨버터 등이 있다. 이와 같은 반도체 장치는 예를 들면, 태양광 발전 시스템의 파워 컨디셔너나 서버 장치 등에 사용된다. 반도체 장치 내의 전원 회로에서는 하프 브리지 회로나 풀 브리지 회로가 사용된다. 이들의 회로는 반도체 스위칭 소자가 종속 접속된 구조를 갖는다.
근래, 전원 회로의 전력 변환 효율을 높이기 위해, 고속 동작(예를 들면 100㎒ 초과)이 가능한 GaN계 반도체 재료를 사용한 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)(이하, 단지 「GaN-HEMT」라고도 한다.)를 스위칭 소자에 적용하는 것이 검토되고 있다.
또한, 특허 문헌 1에는 GaN-HEMT를 이용한 LED 구동 장치가 기재되어 있다.
특허 문헌 1 : 일본 특개2015-029040호 공보
GaN-HEMT를 전원 회로에 적용하는 경우, 고속 동작에 수반하여, 전원 회로의 배선에서의 기생 인덕턴스의 영향이 종래보다도 현격하게 커진다. 이 때문에, 전원 회로의 오동작이 일어날 우려가 있다.
그래서, 본 발명은, GaN-HEMT를 갖는 전원 회로의 오동작을 억제할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는 절연 기판과,
상기 절연 기판의 위에 형성된 제1의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제2의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제3의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제4의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제5의 도전 패턴부와,
제1의 GaN 주전극, 제2의 GaN 주전극 및 제1의 GaN 게이트 전극을 가지며, 상기 제1의 도전 패턴부의 위에 배치된 제1의 GaN-HEMT와,
제1의 MOS 주전극, 제2의 MOS 주전극 및 제1의 MOS 게이트 전극을 가지며, 상기 제1의 MOS 주전극이 상기 제2의 GaN 주전극에 전기적으로 접속된 제1의 MOS-FET와,
제3의 GaN 주전극, 제4의 GaN 주전극 및 제2의 GaN 게이트 전극을 가지며, 상기 제2의 도전 패턴부의 위에 배치된 제2의 GaN-HEMT와,
제3의 MOS 주전극, 제4의 MOS 주전극 및 제2의 MOS 게이트 전극을 가지며, 상기 제3의 MOS 주전극이 상기 제4의 GaN 주전극에 전기적으로 접속된 제2의 MOS-FET와,
제1의 전극 및 제2의 전극을 갖는 바이패스 콘덴서를 구비하고,
상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제1의 MOS-FET의 상기 제2의 MOS 주전극은, 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 GaN-HEMT의 상기 제3의 GaN 주전극은, 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 MOS-FET의 상기 제4의 MOS 주전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 바이패스 콘덴서의 상기 제1의 전극은, 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고,
상기 제1의 GaN-HEMT는 제1의 변과, 상기 제1의 변에 대향하는 제2의 변을 가지며, 상기 제2의 GaN-HEMT는 제3의 변과, 상기 제3의 변에 대향하는 제4의 변을 가지며,
상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제1의 변에 따라 마련되고, 상기 제2의 GaN-HEMT의 상기 제3의 GaN 주전극은, 상기 제3의 변에 따라 마련되고, 상기 제1의 변에 따라 늘어나는 제1의 가상선과, 상기 제3의 변에 따라 늘어나는 제2의 가상선이 교차하고,
상기 제2의 GaN-HEMT는 상기 제3의 변과 상기 제4의 변을 접속하는 제5의 변을 가지며, 상기 제5의 도전 패턴부는 상기 제5의 변에 대향하는 도전 패턴변을 가지며,
상기 제2의 GaN-HEMT의 상기 제2의 GaN 게이트 전극은, 접속부재를 통하여 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 접속부재는 상기 제5의 변 및 상기 도전 패턴변에 대해 직교하는 것을 특징으로 한다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 GaN-HEMT 및 상기 제2의 GaN-HEMT는 노멀리 온형의 트랜지스터이고, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET는 노멀리 오프형의 트랜지스터가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 접속부재는 금속 와이어 또는 접속자가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제3의 도전 패턴부를 통하여 고전압측 단자에 전기적으로 접속되고, 상기 제2의 MOS-FET의 상기 제4의 MOS 주전극은, 상기 제5의 도전 패턴부를 통하여 저전압측 단자에 전기적으로 접속되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 절연 기판은, 평면시로 하여 상기 고전압측 단자와 상기 저전압측 단자가 돌출하는 제1의 기판변과, 상기 제1의 기판변에 대향하는 제2의 기판변을 가지며, 상기 제1의 GaN-HEMT는 상기 제1의 가상선이 상기 제1의 기판변에 대해 평행하게 되도록 배치되고, 상기 제2의 GaN-HEMT는 상기 제2의 가상선이 상기 제1의 기판변에 대해 경사가 되도록 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 30°이상 60°이하가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 GaN-HEMT는 상기 제1의 변과 상기 제2의 변을 접속하는 제6의 변을 가지며, 상기 제4의 도전 패턴부는 상기 제6의 변에 대향하는 도전 패턴변을 가지며, 상기 제1의 GaN-HEMT의 상기 제1의 GaN 게이트 전극은, 접속부재를 통하여 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 접속부재는 상기 제6의 변 및 상기 도전 패턴변에 대해 직교하도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 MOS-FET는 상기 제1의 GaN-HEMT의 위에 배치되고, 상기 제2의 MOS-FET는 상기 제2의 GaN-HEMT의 위에 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 바이패스 콘덴서는 상기 제1의 GaN-HEMT, 상기 제2의 GaN-HEMT, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET와 함께 수지 밀봉되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 절연 기판의 위에 형성된 제6의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제7의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제8의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제9의 도전 패턴부와,
제5의 GaN 주전극, 제6의 GaN 주전극 및 제3의 GaN 게이트 전극을 가지며, 상기 제6의 도전 패턴부의 위에 배치된 제3의 GaN-HEMT와,
제5의 MOS 주전극, 제6의 MOS 주전극 및 제3의 MOS 게이트 전극을 가지며, 상기 제5의 MOS 주전극이 상기 제6의 GaN 주전극에 전기적으로 접속된 제3의 MOS-FET와,
제7의 GaN 주전극, 제8의 GaN 주전극 및 제4의 GaN 게이트 전극을 가지며, 상기 제7의 도전 패턴부의 위에 배치된 제4의 GaN-HEMT와,
제7의 MOS 주전극, 제8의 MOS 주전극 및 제4의 MOS 게이트 전극을 가지며, 상기 제7의 MOS 주전극이 상기 제8의 GaN 주전극에 전기적으로 접속된 제4의 MOS-FET와,
상기 제3의 GaN-HEMT의 상기 제5의 GaN 주전극은, 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제3의 MOS-FET의 상기 제6의 MOS 주전극은, 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 GaN-HEMT의 상기 제7의 GaN 주전극은, 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 MOS-FET의 상기 제8의 MOS 주전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고,
상기 제1의 GaN-HEMT와 상기 제3의 GaN-HEMT는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되고, 상기 제2의 GaN-HEMT와 상기 제4의 GaN-HEMT는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 제3의 전극 및 제4의 전극을 갖는 다른 바이패스 콘덴서를 또한 구비하고, 상기 제3의 전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 바이패스 콘덴서와 상기 다른 바이패스 콘덴서는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있도록 하여도 좋다.
본 발명에 관한 반도체 장치에서는 제1의 GaN-HEMT의 제1의 변에 따라 늘어나는 제1의 가상선과, 제2의 GaN-HEMT의 제3의 변에 따라 늘어나는 제2의 가상선이 교차한다. 이에 의해, 바이패스 콘덴서 경로를 단축할 수 있고, 바이패스 콘덴서 경로의 기생 인덕턴스를 저감할 수 있다. 이에 더하여, 본 발명에 관한 반도체 장치에서는 제2의 GaN-HEMT의 제2의 GaN 게이트 전극과 제5의 도전 패턴부를 전기적으로 접속하는 금속 와이어는 제2의 GaN-HEMT의 제5의 변 및 제5의 도전 패턴부의 도전 패턴변에 대해 직교한다. 이에 의해, 제2의 GaN 게이트 전극이 제5의 도전 패턴부에 최단 거리에서 접속되고, 당해 금속 와이어를 단축할 수 있다. 따라서, 본 발명에 의하면, GaN-HEMT를 갖는 전원 회로의 오동작을 억제할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치(1)의 내부 구성을 도시하는 평면도.
도 2는 본 발명의 실시 형태에 관한 반도체 장치(1)의 외관을 도시하는 도면.
도 3은 본 발명의 실시 형태에 관한 반도체 장치(1)의 회로도.
도 4는 도 1의 확대 평면도.
도 5는 도 4의 A-A선에 따른 단면도.
이하, 도면을 참조하면서 본 발명의 실시 형태에 관한 반도체 장치에 관해 설명한다. 또한, 각 도면에서 동등한 기능을 갖는 구성 요소에는 동일한 부호를 붙인다.
우선, 본 발명의 실시 형태에 관한 반도체 장치(1)의 회로 구성에 관해, 도 3을 참조하여 설명한다. 도 3에 도시하는 바와 같이, 반도체 장치(1)는 제1의 하프 브리지 회로 및 제2의 하프 브리지 회로를 갖는다. 제1의 하프 브리지 회로는 종속 접속된 GaN-HEMT(10) 및 MOS-FET(15)로 구성되는 하이 사이드 스위칭부와, 종속 접속된 GaN-HEMT(20) 및 MOS-FET(25)로 구성되는 로우 사이드 스위칭부를 포함한다. 제2의 하프 브리지 회로는 종속 접속된 GaN-HEMT(30) 및 MOS-FET(35)로 구성되는 하이 사이드 스위칭부와, 종속 접속된 GaN-HEMT(40) 및 MOS-FET(45)로 구성되는 로우 사이드 스위칭부를 포함한다. 반도체 장치(1)는 예를 들면 DC/DC 컨버터, 정류기, 인버터로서 기능한다.
도 3에 도시하는 바와 같이, 바이패스 콘덴서(80)는 단자(T1)와 단자(T7)의 사이에 마련되고, 바이패스 콘덴서(90)는 단자(T11)와 단자(T7)의 사이에 마련되어 있다. 바이패스 콘덴서(80)는 GaN-HEMT(10)의 드레인 전극과 MOS-FET(25)의 소스 전극의 사이에 마련되어 있다. 바이패스 콘덴서(90)는 GaN-HEMT(30)의 드레인 전극과 MOS-FET(45)의 소스 전극의 사이에 마련되어 있다. 이와 같이 바이패스 콘덴서(80, 90)가 마련됨으로써, 노드(N1)로부터 바이패스 콘덴서(80)를 경유하여 노드(N2)에 이르는 경로(바이패스 콘덴서 경로(P1))와, 노드(N3)로부터 바이패스 콘덴서(90)를 경유하여 노드(N4)에 이르는 경로(바이패스 콘덴서 경로(P2))가 형성되어 있다. 바이패스 콘덴서(80, 90)는 반도체 장치(1)의 전원 전압의 변동을 회피하거나, 각종 노이즈를 제거하기 위해 마련되어 있다.
또한, 바이패스 콘덴서(80, 90)의 정전용량은, 예를 들면, 당해 바이패스 콘덴서의 내압이 GaN-HEMT(10, 20, 30, 40)의 내압보다도 큰 범위 내에서 가능한 한 큰 값으로 한다.
다음에, 반도체 장치(1)의 구체적 구성에 관해, 도 1 및 도 2를 참조하여 설명한다.
반도체 장치(1)는 절연 기판(2)과, GaN-HEMT(10, 20, 30, 40)(제1, 제2, 제3 및 제4의 GaN-HEMT)와, MOS-FET(15, 25, 35, 45)(제1, 제2, 제3 및 제4의 MOS-FET)와, 바이패스 콘덴서(80, 90)와, 수지 밀봉부(95)를 구비하고 있다. 도 1에 도시하는 바와 같이, 반도체 장치(1)는 좌우 대칭으로 구성되어 있고, 일방의 측에 제1의 하프 브리지 회로가 형성되고, 타방의 측에 제2의 하프 브리지 회로가 형성되어 있다.
또한, 반도체 장치(1)는 절연 기판(2)상에 형성된 도전 패턴부(51, 52, 53, 54, 55, 56, 57, 58, 59)(제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8 및 제9의 도전 패턴부)와, 도전 패턴부(61, 62, 63, 64)를 또한 구비하고 있다. 도전 패턴부(51∼59, 61∼64)는 예를 들면, 절연 기판(2)상의 구리박을 패터닝함에 의해 형성된 것이다. 각 도전 패턴부의 상세한 설명은 후술한다.
절연 기판(2)은, 절연 재료로 이루어지고, 예를 들면, 방열성이 좋은 세라믹 등의 재료로 이루어진다. 도 1에 도시하는 바와 같이, 절연 기판(2)은, 기판변(2a)(제1의 기판변)과, 이 기판변(2a)에 대향하는 기판변(2b)(제2의 기판변)을 갖는다. 기판변(2a, 2b)은, 평면시로 하여 반도체 장치(1)의 각종 단자가 돌출하는 변이다. 즉, 단자(T1, T4, T7, T11, T14)는 평면시로 하여 기판변(2a)으로부터 돌출하고 있고, 단자(T2, T3, T5, T6, T12, T13, T15, T16)는 평면시로 하여 기판변(2b)으로부터 돌출하고 있다. 또한, 절연 기판(2)의 이면(裏面)에는 히트 싱크 등의 방열체(도시 생략)에 접속된 도전 패턴부(65)가 이면을 피복하도록 형성되어 있다(도 5 참조).
GaN-HEMT(10, 20, 30, 40)는 질화갈륨(GaN)계의 반도체 재료를 사용한 고전자 이동도 트랜지스터이다. GaN-HEMT(10, 20, 30, 40)는 게이트 전압이 0V인 경우에도 채널이 존재하고, 전류가 흐르는 타입(이른바 노멀리 온형)의 트랜지스터이다.
MOS-FET(15, 25, 35, 45)는 MOS(Metal Oxide Semiconductor) 구조를 갖는 전계 효과 트랜지스터(Field Effect Transistor : FET)이다. MOS-FET(15, 25, 35, 45)는 이른바 노멀리 오프형의 트랜지스터이다.
도 1에 도시하는 바와 같이, 바이패스 콘덴서(80)는 전극(81) 및 전극(82)을 가지며, 바이패스 콘덴서(90)는 전극(91) 및 전극(92)을 갖는다. 바이패스 콘덴서(80, 90)는 GaN-HEMT(10, 20, 30, 40), MOS-FET(15, 25, 35, 45) 등의 전자 부품과 함께 수지 밀봉부(95)에 의해 수지 밀봉되어 있다.
반도체 장치(1)는 외부의 장치(드라이버 등의 IC 칩, 전원)와 접속하기 위한 단자(T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, T16)를 또한 구비하고 있다. 이들의 단자는 도 1 및 도 2에서 지면(紙面)으로부터 앞으로 튀어나오도록 마련되어 있다. 이들의 단자의 이너 리드 및 절연 기판(2)의 이면 이외의 부분은, 수지 밀봉부(95)에 의해 수지 밀봉되어 있다. 또한, 도 2에 도시하는 바와 같이, 반도체 장치(1)에는 부착용의 나사를 삽통시키기 위한 관통구멍(H1, H2)이 마련되어 있다.
여기서, 반도체 장치(1)의 각 단자의 상세에 관해 설명한다.
단자(T1, T11)는 전원(도시 생략)의 고전압측에 접속되는 단자(고전압측 단자)이다. 한편, 단자(T7)는 전원의 저전압측(그라운드)에 접속되는 단자(저전압측 단자)이다. 또한, 반도체 장치(1)의 전원 회로가 정류기로서 기능하는 경우, 단자(T1) 및 단자(T11)는 출력측의 부하에 접속된다.
단자(T2, T12)는 하프 브리지 회로의 하이 사이드 스위치에 대한 게이트 신호를 입력하는 단자이다. 단자(T2)는 MOS-FET(15)의 게이트 전극(18)에 전기적으로 접속되고, 단자(T12)는 MOS-FET(35)의 게이트 전극(38)에 전기적으로 접속된다. 단자(T5, T15)는 하프 브리지 회로의 로우 사이드 스위치에 대한 게이트 신호를 입력하는 단자이다. 단자(T5)는 MOS-FET(25)의 게이트 전극(28)에 전기적으로 접속되고, 단자(T15)는 MOS-FET(45)의 게이트 전극(48)에 전기적으로 접속된다. 이들의 단자(T2, T5, T12, T15)는 전원 회로를 구동하는 드라이버(도시 생략)에 전기적으로 접속된다.
단자(T3)는 MOS-FET(15)와 GaN-HEMT(20) 사이의 전압을 모니터하기 위한 단자이다. 마찬가지로, 단자(T13)는 MOS-FET(35)와 GaN-HEMT(40) 사이의 전압을 모니터하기 위한 단자이다. 단자(T4)는 제1의 하프 브리지 회로의 출력 전압을 출력하는 단자이다. 마찬가지로, 단자(T14)는 제2의 하프 브리지 회로의 출력 전압을 출력하는 단자이다. 또한, 반도체 장치(1)의 전원 회로가 정류기로서 기능하는 경우, 단자(T4)와 단자(T14)의 사이에는 입력측의 교류 전원이 접속된다.
단자(T6)는 MOS-FET(25)와 단자(T7) 사이의 전압을 모니터하기 위한 단자이다. 마찬가지로, 단자(T16)는 MOS-FET(45)와 단자(T7) 사이의 전압을 모니터하기 위한 단자이다.
다음에, GaN-HEMT(10, 20, 30, 40) 및 MOS-FET(15, 25, 35, 45)에 관해 상세히 설명한다.
GaN-HEMT(10, 20, 30, 40)는 횡형 구조를 갖는 N형의 반도체 디바이스이고, 상면에 드레인 전극, 소스 전극 및 게이트 전극이 마련되어 있다. 예를 들면, GaN-HEMT(20)는 도 4 및 도 5에 도시하는 바와 같이, 드레인 전극(21)(제3의 GaN 주전극), 소스 전극(22)(제4의 GaN 주전극) 및 게이트 전극(23)(제2의 GaN 게이트 전극)을 갖는다. 마찬가지로, GaN-HEMT(10)는 드레인 전극(11)(제1의 GaN 주전극), 소스 전극(제2의 GaN 주전극, 도시 생략) 및 게이트 전극(13)(제1의 GaN 게이트 전극)을 갖는다. GaN-HEMT(30)는 드레인 전극(31)(제5의 GaN 주전극), 소스 전극(제6의 GaN 주전극, 도시 생략) 및 게이트 전극(33)(제3의 GaN 게이트 전극)을 갖는다. GaN-HEMT(40)는 드레인 전극(41)(제7의 GaN 주전극), 소스 전극(제8의 GaN 주전극, 도시 생략) 및 게이트 전극(43)(제4의 GaN 게이트 전극)을 갖는다.
또한, GaN-HEMT(10, 20, 30, 40)는 종형 구조라도 좋다. 이 경우, GaN-HEMT(10)를 예로 들면, GaN-HEMT(10)의 이면에 마련된 드레인 전극이 솔더를 통하여 도전 패턴부(51)에 접속되고, 도전 패턴부(51)와 도전 패턴부(53)는 연결되어, 일체의 도전 패턴부로서 구성된다. GaN-HEMT(20)의 경우도 마찬가지로, GaN-HEMT(20)의 이면에 마련된 드레인 전극이 솔더를 통하여 도전 패턴부(52)에 접속되고, 도전 패턴부(52)와 도전 패턴부(55)가 연결된다.
MOS-FET(15, 25, 35, 45)는 종형 구조를 갖는 N형의 반도체 디바이스이고, 상면에 소스 전극 및 게이트 전극이 마련되고, 하면에 드레인 전극이 마련되어 있다. 예를 들면, MOS-FET(25)는 도 4 및 도 5에 도시하는 바와 같이, 드레인 전극(26)(제3의 MOS 주전극), 소스 전극(27)(제4의 MOS 주전극) 및 게이트 전극(28)(제2의 MOS 게이트 전극)을 갖는다. 마찬가지로, MOS-FET(15)는 드레인 전극(제1의 MOS 주전극, 도시 생략), 소스 전극(17)(제2의 MOS 주전극) 및 게이트 전극(18)(제1의 MOS 게이트 전극)을 갖는다. MOS-FET(35)는 드레인 전극(제5의 MOS 주전극, 도시 생략), 소스 전극(37)(제6의 MOS 주전극) 및 게이트 전극(38)(제3의 MOS 게이트 전극)을 갖는다. MOS-FET(45)는 드레인 전극(제7의 MOS 주전극, 도시 생략), 소스 전극(47)(제8의 MOS 주전극) 및 게이트 전극(48)(제4의 MOS 게이트 전극)을 갖는다.
도 5에 도시하는 바와 같이, MOS-FET(25)의 드레인 전극(26)이 GaN-HEMT(20)의 소스 전극(22)에 전기적으로 접속되도록, MOS-FET(25)는 GaN-HEMT(20)의 위에 배치되어 있다. MOS-FET(25)와 마찬가지로, MOS-FET(15, 35, 45)는 각각, GaN-HEMT(10, 30, 40)의 위에 배치되어 있다. 즉, MOS-FET(15)의 드레인 전극은 GaN-HEMT(10)의 소스 전극에 솔더를 통하여 전기적으로 접속되고, MOS-FET(35)의 드레인 전극은 GaN-HEMT(30)의 소스 전극에 솔더를 통하여 전기적으로 접속되고, MOS-FET(45)의 드레인 전극은 GaN-HEMT(40)의 소스 전극에 솔더를 통하여 전기적으로 접속되어 있다.
GaN-HEMT(10)의 드레인 전극(11)은, 금속 와이어(3)를 통하여 도전 패턴부(53)에 전기적으로 접속되어 있다. 그리고, 드레인 전극(11)은 도전 패턴부(53)를 통하여 고전압측 단자(단자(T1))에 전기적으로 접속되어 있다. GaN-HEMT(10)의 소스 전극(도시 생략)은, MOS-FET(15)의 드레인 전극에 솔더를 통하여 접속되어 있다. GaN-HEMT(10)의 게이트 전극(13)은, 금속 와이어(5)를 통하여 도전 패턴부(54)에 전기적으로 접속되어 있다. 그리고, 이 게이트 전극(13)은 도전 패턴부(54)를 통하여 MOS-FET(15)의 소스 전극(17)에 전기적으로 접속되어 있다.
GaN-HEMT(20)의 드레인 전극(21)은, 금속 와이어(3)를 통하여 도전 패턴부(54)에 전기적으로 접속되어 있다. GaN-HEMT(20)의 소스 전극은, MOS-FET(25)의 드레인 전극에 솔더를 통하여 접속되어 있다. GaN-HEMT(20)의 게이트 전극(23)은, 금속 와이어(6)를 통하여 도전 패턴부(55)에 전기적으로 접속되어 있다. 그리고, 이 게이트 전극(23)은 도전 패턴부(55)를 통하여 MOS-FET(25)의 소스 전극(27)에 전기적으로 접속되어 있다.
GaN-HEMT(30)의 드레인 전극(31)은, 금속 와이어(3)를 통하여 도전 패턴부(58)에 전기적으로 접속되어 있다. GaN-HEMT(20)의 소스 전극은, MOS-FET(35)의 드레인 전극에 솔더를 통하여 접속되어 있다. GaN-HEMT(30)의 게이트 전극(33)은, 금속 와이어(7)를 통하여 도전 패턴부(59)에 전기적으로 접속되어 있다. 그리고, 게이트 전극(33)은 도전 패턴부(59)를 통하여 MOS-FET(35)의 소스 전극(37)에 전기적으로 접속되어 있다.
GaN-HEMT(40)의 드레인 전극(41)은, 금속 와이어(3)를 통하여 도전 패턴부(59)에 전기적으로 접속되어 있다. GaN-HEMT(40)의 소스 전극은, MOS-FET(45)의 드레인 전극에 솔더를 통하여 접속되어 있다. GaN-HEMT(40)의 게이트 전극(43)은, 금속 와이어(8)를 통하여 도전 패턴부(55)에 전기적으로 접속되어 있다. 그리고, 게이트 전극(43)은 도전 패턴부(55)를 통하여 MOS-FET(45)의 소스 전극(47)에 전기적으로 접속되어 있다.
MOS-FET(15)의 소스 전극(17)은, 금속 와이어(3)를 통하여 도전 패턴부(54)에 전기적으로 접속되어 있다. MOS-FET(15)의 게이트 전극(18)은, 금속 와이어(3)를 통하여 도전 패턴부(61)에 전기적으로 접속되어 있다.
MOS-FET(25)의 소스 전극(27)은, 금속 와이어(3)를 통하여 도전 패턴부(55)에 전기적으로 접속되어 있다. 이 소스 전극(27)은 도전 패턴부(55)를 통하여 저전압측 단자(단자(T7))에 전기적으로 접속되어 있다. MOS-FET(25)의 게이트 전극(28)은, 금속 와이어(3)를 통하여 도전 패턴부(62)에 전기적으로 접속되어 있다.
MOS-FET(35)의 소스 전극(37)은, 금속 와이어(3)를 통하여 도전 패턴부(59)에 전기적으로 접속되어 있다. MOS-FET(35)의 게이트 전극(38)은, 금속 와이어(3)를 통하여 도전 패턴부(63)에 전기적으로 접속되어 있다.
MOS-FET(45)의 소스 전극(47)은, 금속 와이어(3)를 통하여 도전 패턴부(55)에 전기적으로 접속되어 있다. MOS-FET(45)의 게이트 전극(48)은, 금속 와이어(3)를 통하여 도전 패턴부(64)에 전기적으로 접속되어 있다.
또한, 금속 와이어(3)는 알루미늄선(Al선)이지만, 다른 금속재료로 이루어지는 것이라도 좋다. 금속 와이어(5, 6, 7, 8)에 대해서도, 본 실시 형태에서는 알루미늄선(Al선)으로 하고 있지만, 다른 금속재료로 이루어지는 것을 사용하여도 좋다. 금속 와이어(5, 6, 7, 8)의 재료는 게이트 전극(13, 23, 33, 43)의 재료에 맞추어도 좋다.
또한, 반도체 스위칭부와 도전 패턴부를 전기적으로 접속하기 위해, 금속 와이어에 대신하여, 도전성의 판재로 이루어지는 접속자를 이용하여도 좋다.
다음에, 도 1을 참조하여, 반도체 장치(1)의 각 도전 패턴부에 관해 상세히 설명한다.
도전 패턴부(51, 52, 53, 54, 55, 61, 62)는 제1의 하프 브리지 회로를 구성하기 위한 도전 패턴부이다. 도전 패턴부(55, 56, 57, 58, 59, 63, 64)는 제2의 하프 브리지 회로를 구성하기 위한 도전 패턴부이다. 도전 패턴부(55)는 제1의 하프 브리지 회로와 제2의 하프 브리지 회로에 공용된다. 또한, 도 1에 도시하는 바와 같이, 도전 패턴부(55)는 좌우 대칭의 형상으로 형성되어 있다.
도전 패턴부(51)는 GaN-HEMT(10)를 실장하기 위한 도전 패턴부이다. 마찬가지로, 도전 패턴부(52)는 GaN-HEMT(20)를 실장하기 위한 도전 패턴부이다. 도전 패턴부(56)는 GaN-HEMT(30)를 실장하기 위한 도전 패턴부이다. 도전 패턴부(57)는 GaN-HEMT(40)를 실장하기 위한 도전 패턴부이다.
본 실시 형태에서는 도전 패턴부(51, 52, 56, 57)는 도 1에 도시하는 바와 같이, GaN-HEMT(10, 20, 30, 40)의 형상에 맞추어서 평면시로 개략 사각형상으로 형성되어 있다. GaN-HEMT(10)는 도전 패턴부(51)의 위에 배치되고, GaN-HEMT(20)는 도전 패턴부(52)의 위에 배치되고, GaN-HEMT(30)는 도전 패턴부(56)의 위에 배치되고, GaN-HEMT(40)는 도전 패턴부(57)의 위에 배치되어 있다.
도전 패턴부(53)에는 GaN-HEMT(10)의 드레인 전극(11)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T1) 및 바이패스 콘덴서(80)의 전극(81)이 솔더를 통하여 접속되어 있다. 마찬가지로, 도전 패턴부(58)에는 GaN-HEMT(30)의 드레인 전극(31)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T11) 및 바이패스 콘덴서(90)의 전극(91)이 솔더를 통하여 접속되어 있다.
도전 패턴부(54)는 제1의 하프 브리지 회로의 하이 사이드 스위치(GaN-HEMT(10)와 MOS-FET(15))와 로우 사이드 스위치(GaN-HEMT(20)와 MOS-FET(25))를 전기적으로 접속한다. 또한, 도전 패턴부(54)에는 단자(T3 및 T4)가 솔더를 통하여 전기적으로 접속되어 있다. 또한, 도전 패턴부(54)에는 GaN-HEMT(10)의 게이트 전극(13)에 일단이 접속된 금속 와이어(5)의 타단이 접속되어 있다.
마찬가지로, 도전 패턴부(59)는 제2의 하프 브리지 회로의 하이 사이드 스위치(GaN-HEMT(30)와 MOS-FET(35))와 로우 사이드 스위치(GaN-HEMT(40)와 MOS-FET(45))를 전기적으로 접속한다. 또한, 도전 패턴부(59)에는 단자(T13) 및 단자(T14)가 솔더를 통하여 전기적으로 접속되어 있다. 또한, 도전 패턴부(59)에는 GaN-HEMT(30)의 게이트 전극(33)에 일단이 접속된 금속 와이어(7)의 타단이 접속되어 있다.
도전 패턴부(55)에는 바이패스 콘덴서(80)의 전극(82)이 솔더를 통하여 전기적으로 접속되고, MOS-FET(25)의 소스 전극(27)이 금속 와이어(3)를 통하여 전기적으로 접속된다. 또한, 도전 패턴부(55)에는 바이패스 콘덴서(90)의 전극(92)이 솔더를 통하여 전기적으로 접속되고, MOS-FET(45)의 소스 전극(47)이 금속 와이어(3)를 통하여 전기적으로 접속된다. 또한, 도전 패턴부(55)에는 단자(T6, T7 및 T16)가 솔더를 통하여 전기적으로 접속되어 있다.
도 1에 도시하는 바와 같이, 도전 패턴부(55)에는 GaN-HEMT(20)의 게이트 전극(23)이 금속 와이어(6)를 통하여 전기적으로 접속되고, GaN-HEMT(40)의 게이트 전극(43)이 금속 와이어(8)를 통하여 전기적으로 접속되어 있다.
도전 패턴부(61)는 MOS-FET(15)의 게이트 전극(18)과 단자(T2)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(61)에는 게이트 전극(18)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T2)가 솔더를 통하여 전기적으로 접속된다. 마찬가지로, 도전 패턴부(63)는 MOS-FET(35)의 게이트 전극(38)과 단자(T12)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(63)에는 게이트 전극(38)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T12)가 솔더를 통하여 전기적으로 접속된다.
도전 패턴부(62)는 MOS-FET(25)의 게이트 전극(28)과 단자(T5)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(62)에는 게이트 전극(28)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T5)가 솔더를 통하여 전기적으로 접속된다. 마찬가지로, 도전 패턴부(64)는 MOS-FET(45)의 게이트 전극(48)과 단자(T15)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(64)에는 게이트 전극(48)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T15)가 솔더를 통하여 전기적으로 접속된다.
다음에, GaN-HEMT(10)와 GaN-HEMT(20)의 배치 관계에 관해 설명한다.
도 4에 도시하는 바와 같이, GaN-HEMT(10) 및 GaN-HEMT(20)는 평면시로 하여 개략 사각형상이다. GaN-HEMT(10)는 변(S1)(제1의 변)과, 이 변(S1)에 대향하는 변(S2)(제2의 변)을 갖는다. 본 실시 형태에서는 변(S1)과 변(S2)은 개략 평행하다. 마찬가지로, GaN-HEMT(20)는 변(S3)(제3의 변)과, 이 변(S3)에 대향하는 변(S4)(제4의 변)을 갖는다. 본 실시 형태에서는 변(S3)과 변(S4)은 개략 평행하다.
GaN-HEMT(10)의 드레인 전극(11)은 변(S1)에 따라 마련되어 있다. 또한, MOS-FET(15)의 소스 전극(17)은 변(S2)에 따라 마련되어 있다. GaN-HEMT(20)의 드레인 전극(21)은 변(S3)에 따라 마련되어 있다. 또한, MOS-FET(25)의 소스 전극(27)은 변(S4)에 따라 마련되어 있다.
반도체 장치(1)에서는 도 4에 도시하는 바와 같이, 변(S1)에 따라 늘어나는 가상선(L1)과, 변(S3)에 따라 늘어나는 가상선(L2)이 교차한다. 환언하면, 가상선(L1)과 가상선(L2)은 평행이 아니다. 이에 의해, GaN-HEMT(10)와 GaN-HEMT(20)가 평행 배치되는 경우(즉, 가상선(L1)과 가상선(L2)이 평행한 경우)에 비하여 바이패스 콘덴서 경로(P1)를 단축할 수 있고, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 저감할 수 있다.
또한, 가상선(L1)과 가상선(L2)이 교차하는 각도(θ)가 클수록 바이패스 콘덴서 경로(P1)의 길이가 짧아지고, 기생 인덕턴스가 억제된다. 그렇지만, 한편으로, MOS-FET(15)의 소스 전극(17) 및 GaN-HEMT(20)의 드레인 전극(21) 사이의 경로의 길이가 길어지기 때문에, 당해 경로의 기생 인덕턴스가 커져 버려, 전원 회로의 오동작의 원인이 된다. 이와 같은 사정을 고려하면, 가상선(L1)과 가상선(L2)이 교차하는 각도(θ)는 30°이상 135°이하인 것이 바람직하고, 30°이상 60°이하인 것이 더욱 바람직하다. 본 실시 형태에서는 각도(θ)는 약 45°이다.
본 실시 형태에서는 도 1에 도시하는 바와 같이, 하이 사이드 스위치 측의 GaN-HEMT(10)는 가상선(L1)이 절연 기판(2)의 기판변(2a)에 대해 개략 평행하게 되도록 배치되고, 로우 사이드 스위치 측의 GaN-HEMT(20)는 가상선(L2)이 절연 기판(2)의 기판변(2a)에 대해 경사가 되도록 배치되어 있다. 이에 의해, 절연 기판(2)의 상측 중앙 영역에서의 스페이스의 확보가 용이해진다. 즉, 도전 패턴부(55) 중, MOS-FET(25)의 소스 전극(27)에 접속된 금속 와이어(3)가 도전 패턴부(55)에 접속되는 영역의 폭광화(幅廣化)를 도모할 수 있다. 그 결과, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 저감할 수 있다.
또한, 본 실시 형태에서는 도 1에 도시하는 바와 같이, 반도체 장치(1)는 좌우 대칭의 구성을 갖고 있다. 즉, GaN-HEMT(10)와 GaN-HEMT(20)는 도전 패턴부(55)를 끼우고 대칭으로 배치되고, GaN-HEMT(20)와 GaN-HEMT(40)는 도전 패턴부(55)를 끼우고 대칭으로 배치되어 있다. 바이패스 콘덴서(80)와 바이패스 콘덴서(90)도, 도전 패턴부(55)를 끼우고 대칭으로 배치되어 있다. 그리고, 도전 패턴부(55)가 2개의 하프 브리지 회로에서 공용되고 있다. 이와 같이 반도체 장치(1)가 좌우 대칭으로 구성됨으로써, 도전 패턴부(55)를 폭넓게 할 수 있고, 바이패스 콘덴서 경로(P1, P2)의 기생 인덕턴스를 더욱 저감할 수 있다.
도 4에 도시하는 바와 같이, GaN-HEMT(20)는 변(S3)과 변(S4)을 접속하는 변(S5)(제5의 변)을 갖는다. 도전 패턴부(55)는 변(S5)에 대향하는 도전 패턴변(55S)을 갖는다.
도 4에 도시하는 바와 같이, GaN-HEMT(20)의 게이트 전극(23)은, 금속 와이어(6)를 통하여 도전 패턴부(55)에 전기적으로 접속되어 있다. 금속 와이어(6)는 GaN-HEMT(20)의 변(S5) 및 도전 패턴부(55)의 도전 패턴변(55S)에 대해 직교하고 있다. 이에 의해, 게이트 전극(23)이 도전 패턴부(55)에 최단 거리로 접속되고, 금속 와이어(6)를 단축할 수 있다. 또한, 본원에 있어서, 「직교」의 용어는 엄밀하게 90°로 교차하는 경우뿐만 아니라, 제조상의 공차나 오차를 허용하는 취지로, 실질적으로 직교하는 경우도 포함한다.
본 실시 형태에서는 GaN-HEMT(40)의 게이트 전극(43)과 도전 패턴부(55)를 전기적으로 접속하는 금속 와이어(8)에 대해서도, 금속 와이어(6)와 마찬가지로 하여, 길이가 최단이 되도록 구성되어 있다.
또한, 금속 와이어(5, 6, 7, 8)에 대신하여, 접속자를 이용하는 경우도 마찬가지이다. 예를 들면 금속 와이어(6)에 대신하여 접속자를 이용하는 경우, GaN-HEMT(20)의 게이트 전극(23)은, 접속자를 통하여 도전 패턴부(55)에 전기적으로 접속되고, 이 접속자는 GaN-HEMT(20)의 변(S5) 및 도전 패턴부(55)의 도전 패턴변(55S)에 대해 직교한다. 따라서 일반적으로 말하면, 금속 와이어나 접속자 등의 접속부재는 GaN-HEMT(20)의 변(S5) 및 도전 패턴부(55)의 도전 패턴변(55S)에 대해 직교하도록 마련된다.
이상 설명한 바와 같이, 본 실시 형태의 반도체 장치(1)에서는 GaN-HEMT(10)와 GaN-HEMT(20)는 가상선(L1)과 가상선(L2)이 교차하도록 절연 기판(2)상에 배치된다. 이에 의해, 바이패스 콘덴서 경로(P1)를 단축할 수 있고, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 저감할 수 있다. 또한, 반도체 장치(1)에서는 GaN-HEMT(20)의 게이트 전극(23)과 도전 패턴부(55)를 전기적으로 접속하는 금속 와이어(6)가 GaN-HEMT(20)의 변(S5) 및 도전 패턴부(55)의 도전 패턴변(55S)에 거의 직교한다. 이에 의해, GaN-HEMT(20)의 게이트 전극(23)이 도전 패턴부(55)에 금속 와이어(6)에 의해 최단 거리로 접속된다. 이와 같이 하여 금속 와이어(6)를 단축함에 의해, 금속 와이어(6)의 기생 인덕턴스를 억제할 수 있다. 본 실시 형태에서는 바이패스 콘덴서 경로(P1)의 길이 및 금속 와이어(6)의 길이의 양쪽의 단축을 도모함에 의해, GaN-HEMT(20)의 오동작을 억제할 수 있다. 따라서, 본 실시 형태에 의하면, GaN-HEMT를 갖는 전원 회로의 오동작을 억제할 수 있다.
이상 본 실시 형태에 관한 반도체 장치에 관해 설명하였다. 또한, 본 발명에 관한 반도체 장치는 상술한 하프 브리지 회로로 한정되지 않고, 종속 접속된 반도체 스위칭 소자를 갖는 것이면, 풀 브리지 회로나 푸시풀 회로 등의 다른 구성의 전원 회로에 적용하는 것도 가능하다.
또한, GaN-HEMT(10)에 대해서도, 게이트 전극(13)은 도전 패턴부(54)에 금속 와이어(5)로 전기적으로 접속되고, 이 금속 와이어(5)는 길이가 최단이 되도록 마련되어 있어도 좋다. 즉, 도 4에 도시하는 바와 같이, 금속 와이어(5)는 변(S1) 및 변(S2)을 접속하는 변(S6) 및 변(S6)에 대향하는 도전 패턴변(54S)에 직교하도록 마련되어 있어도 좋다. 이에 의해, 전원 회로의 오동작을 더욱 억제할 수 있다.
상기한 기재에 의거하여, 당업자라면, 본 발명의 추가의 효과나 여러 가지의 변형을 상도할지도 모르지만, 본 발명의 양태는 상술한 개개의 실시 형태로 한정되는 것이 아니다. 다른 실시 형태에 걸치는 구성 요소를 적절히 조합하여도 좋다. 특허청구의 범위에 규정된 내용 및 그 균등물로부터 도출되는 본 발명의 개념적인 사상과 취지를 일탈하지 않는 범위에서 여러 가지의 추가, 변경 및 부분적 삭제가 가능하다.
1 : 반도체 장치
2 : 절연 기판
2a, 2b : 기판변
3, 5, 6, 7, 8 : 금속 와이어
10, 20, 30, 40 : GaN-HEMT
11, 21, 31, 41 : 드레인 전극
22 : 소스 전극
13, 23, 33, 43 : 게이트 전극
15, 25, 35, 45 : MOS-FET
26 : 드레인 전극
17, 27, 37, 47 : 소스 전극
18, 28, 38, 48 : 게이트 전극
51, 52, 53, 54, 55, 56, 57, 58, 59, 61, 62, 63, 64, 65 : 도전 패턴부
54S, 55S : 도전 패턴변
80, 90 : 바이패스 콘덴서
81, 82, 91, 92 : 전극
95 : 수지 밀봉부
H1, H2 : 관통구멍
L1, L2 : 가상선
N1, N2, N3, N4 : 노드
S1, S2, S3, S4, S5, S6 : 변
T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, T16 : 단자

Claims (12)

  1. 절연 기판과,
    상기 절연 기판의 위에 형성된 제1의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제2의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제3의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제4의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제5의 도전 패턴부와,
    제1의 GaN 주전극, 제2의 GaN 주전극 및 제1의 GaN 게이트 전극을 가지며, 상기 제1의 도전 패턴부의 위에 배치된 제1의 GaN-HEMT와,
    제1의 MOS 주전극, 제2의 MOS 주전극 및 제1의 MOS 게이트 전극을 가지며, 상기 제1의 MOS 주전극이 상기 제2의 GaN 주전극에 전기적으로 접속된 제1의 MOS-FET와,
    제3의 GaN 주전극, 제4의 GaN 주전극 및 제2의 GaN 게이트 전극을 가지며, 상기 제2의 도전 패턴부의 위에 배치된 제2의 GaN-HEMT와,
    제3의 MOS 주전극, 제4의 MOS 주전극 및 제2의 MOS 게이트 전극을 가지며, 상기 제3의 MOS 주전극이 상기 제4의 GaN 주전극에 전기적으로 접속된 제2의 MOS-FET와,
    제1의 전극 및 제2의 전극을 갖는 바이패스 콘덴서를 구비하고,
    상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제1의 MOS-FET의 상기 제2의 MOS 주전극은, 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 GaN-HEMT의 상기 제3의 GaN 주전극은, 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 MOS-FET의 상기 제4의 MOS 주전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 바이패스 콘덴서의 상기 제1의 전극은, 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 제1의 GaN-HEMT는 제1의 변과, 상기 제1의 변에 대향하는 제2의 변을 가지며, 상기 제2의 GaN-HEMT는 제3의 변과, 상기 제3의 변에 대향하는 제4의 변을 가지며,
    상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제1의 변에 따라 마련되고, 상기 제2의 GaN-HEMT의 상기 제3의 GaN 주전극은, 상기 제3의 변에 따라 마련되고, 상기 제1의 변에 따라 늘어나는 제1의 가상선과, 상기 제3의 변에 따라 늘어나는 제2의 가상선이 교차하고,
    상기 제2의 GaN-HEMT는 상기 제3의 변과 상기 제4의 변을 접속하는 제5의 변을 가지며, 상기 제5의 도전 패턴부는 상기 제5의 변에 대향하는 제1의 도전 패턴변을 가지며,
    상기 제2의 GaN-HEMT의 상기 제2의 GaN 게이트 전극은, 제1의 접속부재를 통하여 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 제1의 접속부재는 상기 제5의 변 및 상기 제1의 도전 패턴변에 대해 직교하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1의 GaN-HEMT 및 상기 제2의 GaN-HEMT는 노멀리 온형의 트랜지스터이고, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET는 노멀리 오프형의 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1의 접속부재는 금속 와이어 또는 접속자인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1의 GaN-HEMT의 상기 제1의 GaN 주전극은, 상기 제3의 도전 패턴부를 통하여 고전압측 단자에 전기적으로 접속되고, 상기 제2의 MOS-FET의 상기 제4의 MOS 주전극은, 상기 제5의 도전 패턴부를 통하여 저전압측 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 절연 기판은, 평면시로 하여 상기 고전압측 단자와 상기 저전압측 단자가 돌출하는 제1의 기판변과, 상기 제1의 기판변에 대향하는 제2의 기판변을 가지며,
    상기 제1의 GaN-HEMT는 상기 제1의 가상선이 상기 제1의 기판변에 대해 평행하게 되도록 배치되고, 상기 제2의 GaN-HEMT는 상기 제2의 가상선이 상기 제1의 기판변에 대해 경사가 되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 30°이상 60°이하인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1의 GaN-HEMT는 상기 제1의 변과 상기 제2의 변을 접속하는 제6의 변을 가지며, 상기 제4의 도전 패턴부는 상기 제6의 변에 대향하는 제2의 도전 패턴변을 가지며,
    상기 제1의 GaN-HEMT의 상기 제1의 GaN 게이트 전극은, 제2의 접속부재를 통하여 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 접속부재는 상기 제6의 변 및 상기 제2의 도전 패턴변에 대해 직교하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1의 MOS-FET는 상기 제1의 GaN-HEMT의 위에 배치되고, 상기 제2의 MOS-FET는 상기 제2의 GaN-HEMT의 위에 배치되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 바이패스 콘덴서는 상기 제1의 GaN-HEMT, 상기 제2의 GaN-HEMT, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET와 함께 수지 밀봉되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 절연 기판의 위에 형성된 제6의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제7의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제8의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제9의 도전 패턴부와,
    제5의 GaN 주전극, 제6의 GaN 주전극 및 제3의 GaN 게이트 전극을 가지며, 상기 제6의 도전 패턴부의 위에 배치된 제3의 GaN-HEMT와,
    제5의 MOS 주전극, 제6의 MOS 주전극 및 제3의 MOS 게이트 전극을 가지며, 상기 제5의 MOS 주전극이 상기 제6의 GaN 주전극에 전기적으로 접속된 제3의 MOS-FET와,
    제7의 GaN 주전극, 제8의 GaN 주전극 및 제4의 GaN 게이트 전극을 가지며, 상기 제7의 도전 패턴부의 위에 배치된 제4의 GaN-HEMT와,
    제7의 MOS 주전극, 제8의 MOS 주전극 및 제4의 MOS 게이트 전극을 가지며, 상기 제7의 MOS 주전극이 상기 제8의 GaN 주전극에 전기적으로 접속된 제4의 MOS-FET와,
    상기 제3의 GaN-HEMT의 상기 제5의 GaN 주전극은, 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제3의 MOS-FET의 상기 제6의 MOS 주전극은, 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 GaN-HEMT의 상기 제7의 GaN 주전극은, 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 MOS-FET의 상기 제8의 MOS 주전극은, 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 제1의 GaN-HEMT와 상기 제3의 GaN-HEMT는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되고, 상기 제2의 GaN-HEMT와 상기 제4의 GaN-HEMT는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    제3의 전극 및 제4의 전극을 갖는 다른 바이패스 콘덴서를 또한 구비하고,
    상기 제3의 전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 바이패스 콘덴서와 상기 다른 바이패스 콘덴서는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
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