JPS62150871A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62150871A JPS62150871A JP60290611A JP29061185A JPS62150871A JP S62150871 A JPS62150871 A JP S62150871A JP 60290611 A JP60290611 A JP 60290611A JP 29061185 A JP29061185 A JP 29061185A JP S62150871 A JPS62150871 A JP S62150871A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- gto
- parallel
- chips
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
- H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は自己消弧機能を有する高速スイッチング素子の
チップ直接並列接続に係り、特に、ＧＴＯサイリスタ、
パワートランジスタ、パワーＭＯ５ＦＥＴ、ＳＩサイク
スタ等の半導体装置に関する。
チップ直接並列接続に係り、特に、ＧＴＯサイリスタ、
パワートランジスタ、パワーＭＯ５ＦＥＴ、ＳＩサイク
スタ等の半導体装置に関する。
ｌパッケージ内チップ直接並列接続において、直接並列
接続される主回路素子チップ数が４個の場合の従来例に
ついて、内部配線、主回路素子チップ、外部引き出シリ
ードの配置関係を第５図に示す。又その等価回路を第６
図に示す。主回路素子チップは自己消弧機能を有する素
子でこの例ではＧＴＯサイリスタで示す。
接続される主回路素子チップ数が４個の場合の従来例に
ついて、内部配線、主回路素子チップ、外部引き出シリ
ードの配置関係を第５図に示す。又その等価回路を第６
図に示す。主回路素子チップは自己消弧機能を有する素
子でこの例ではＧＴＯサイリスタで示す。
この従来例においては、外部端子から各々のＧＴＯチッ
プに到るまでの配線長が異なるため、第６図の等価回路
におけるＧＴＯチップを含む閉回路ループ内の回路要素
が、各ＧＴＯチップによって異なっている。各素子が並
列動作を行なう場合、上述した各回路要素の非等価性が
並列動作時の電流アンバランス発生要因となる。回路要
素としては抵抗成分でμΩオーダー、リアクタンス成分
でｎＨオーダーであるが、このレベルの回路要素子バラ
ツキで、理想的に電流バランスした時の電流値に対し、
０〜２０％のアンバランスが発生することを実験にて確
認している。
プに到るまでの配線長が異なるため、第６図の等価回路
におけるＧＴＯチップを含む閉回路ループ内の回路要素
が、各ＧＴＯチップによって異なっている。各素子が並
列動作を行なう場合、上述した各回路要素の非等価性が
並列動作時の電流アンバランス発生要因となる。回路要
素としては抵抗成分でμΩオーダー、リアクタンス成分
でｎＨオーダーであるが、このレベルの回路要素子バラ
ツキで、理想的に電流バランスした時の電流値に対し、
０〜２０％のアンバランスが発生することを実験にて確
認している。
上述した様に、従来の１パツゲ内チップ直接並列接続構
成においては、ＧＴＯチップを含むパッケージ内配線に
対構性がない。このため、パッケージ内開回路の回路要
素にバラツキが発生し、この回路要素のバラツキが原因
で発生する電流アンバランスが並列動作の効率を低下さ
せるという欠点がある。
成においては、ＧＴＯチップを含むパッケージ内配線に
対構性がない。このため、パッケージ内開回路の回路要
素にバラツキが発生し、この回路要素のバラツキが原因
で発生する電流アンバランスが並列動作の効率を低下さ
せるという欠点がある。
高速スイッチング素子の直接並列接続を実施した従来装
置には、特願昭５７−１０６８７２号、特願昭５７−１
１０３３９号等があるが、制御回路を含む直接並列接続
全体の回路要素のバラツキを抑える事については充分な
配慮がなされていなかった。
置には、特願昭５７−１０６８７２号、特願昭５７−１
１０３３９号等があるが、制御回路を含む直接並列接続
全体の回路要素のバラツキを抑える事については充分な
配慮がなされていなかった。
このため、並列動作時の電流アンバランスによる効率低
下は、１パツケ一ジ内チツプ直接並列接続構造による大
電流化において大きな問題点となっている。
下は、１パツケ一ジ内チツプ直接並列接続構造による大
電流化において大きな問題点となっている。
本発明の目的は、自己消弧機能を有する高速スイッチン
グ素子の大電流化を可能とする。
グ素子の大電流化を可能とする。
安価で、高性能の大電流高速スイッチングモジュールの
半導体装置を提供することにある。
半導体装置を提供することにある。
本発明は、自己消弧機能を有する半導体素子のシリコン
チップが複数個電気的に並列接続された状態で搭載され
るパッケージ型モジュールにおいて、電気的に並列接続
される各々の前記シリコンチップがそれぞれ同心円上に
幾何学的対称に配置されており、電気的に並列接続され
た前記シリコンチップの同種の電極を集中接続した内部
電極と。
チップが複数個電気的に並列接続された状態で搭載され
るパッケージ型モジュールにおいて、電気的に並列接続
される各々の前記シリコンチップがそれぞれ同心円上に
幾何学的対称に配置されており、電気的に並列接続され
た前記シリコンチップの同種の電極を集中接続した内部
電極と。
パッケージ外部での外部接続用端子とを結ぶ外部引出し
リードが、同心円の中心線近傍に配置され。
リードが、同心円の中心線近傍に配置され。
前記シリコンチップの有する電極部の数だけある前記外
部引出しリードが、同軸ケーブル上に集中配置されてな
ることを特徴とする。
部引出しリードが、同軸ケーブル上に集中配置されてな
ることを特徴とする。
そのためには、ｌパッケージ内チップ直接並列接続にお
いては。
いては。
■ 各々のＧＴＯを含む内部配線が各外部電極端子（Ａ
、に、Ｇ、ＫＧ）に対して幾可学的に対称配置となって
いること。
、に、Ｇ、ＫＧ）に対して幾可学的に対称配置となって
いること。
■ 各々のＧＴＯのオン電圧特性をそろえることが必要
となる。
となる。
上記■が、従来例で述べた電流アンバランスを防止する
対策となる。実際の完全対称配置としては、各々のＧＴ
Ｏの同心円配置が好適である。
対策となる。実際の完全対称配置としては、各々のＧＴ
Ｏの同心円配置が好適である。
各々のＧＴＯを同心円配置した場合のＧＴＯの位置と外
部引出しリードとの関係を、並列接続されるＧＴＯの数
が４個、６個、８個の場合について第７図に示す。
部引出しリードとの関係を、並列接続されるＧＴＯの数
が４個、６個、８個の場合について第７図に示す。
本発明は上述した考え方に沿って、１パツケージ内の主
回路素子（上述の場合はＧＴＯ）チップの直接並列接続
で、主回路素子チップを同心円に配置し、その中心線上
もしくはその近傍上にチップ電極と外部端子とを接続す
る外部引出しリードを同軸ケーブル状に集中配置するパ
ッケージ構造に関するものである。
回路素子（上述の場合はＧＴＯ）チップの直接並列接続
で、主回路素子チップを同心円に配置し、その中心線上
もしくはその近傍上にチップ電極と外部端子とを接続す
る外部引出しリードを同軸ケーブル状に集中配置するパ
ッケージ構造に関するものである。
以下本発明の一実施例を、主回路素子チップをＧＴＯと
し、１パツケ一ジ内８並列接続の場合を例にとり構造お
よび組立プロセスについて説明する。第１図に上述の場
合のチップ平面配置例を示す。ヒートシンク（１）上に
ろう付された絶縁板（４）があり絶縁板（４）の上面は
第３図の如く斜線部に金属メタライズが施されており、
ＧＴＯチップ（２）、ダイオードチップ（３）がアノー
ド電極板上（８）へろう付されている。又円筒状のカソ
ードリード（６）のカソード電極部（６′）が、該絶縁
板（４）のカソード電極上（１６）へ、円筒状のゲート
リード（５）のゲート電極部（５′）が、該絶縁板（４
）のゲート電極部（１５）へ、円柱状のアノードリード
（７）が該絶縁板上のアノード電極（１７）上へそれぞ
れろう付されている。ＧＴＯチップ（２）上のカソード
電極と該絶縁板（４）上にろう付されたカソード電極（
６′）との間、ＧＴＯ（２）チップ（２）上のゲート電
極（５）と該絶縁板（４）にろう付されたゲート電極と
の間、ダイオードチップの表面電極と該カソード電極（
５°）との間はそれぞれＡＱワイヤ（９）で配線されて
いる。第７図は見易くするためにＡＱ線を各々１本で表
現しているが、ＡＱ線（９）の本数は、該ＧＴＯチップ
（２）の電流容量にて設定すれば良い。又ここでのダイ
オードチップ（３）はフリ ーホイーリングダイオードと呼ばれ、ＧＴＯ（２）チッ
プと逆並列に接続されている。このダイオードの実装時
の機能は公知であるので、詳細説明は省略する。
し、１パツケ一ジ内８並列接続の場合を例にとり構造お
よび組立プロセスについて説明する。第１図に上述の場
合のチップ平面配置例を示す。ヒートシンク（１）上に
ろう付された絶縁板（４）があり絶縁板（４）の上面は
第３図の如く斜線部に金属メタライズが施されており、
ＧＴＯチップ（２）、ダイオードチップ（３）がアノー
ド電極板上（８）へろう付されている。又円筒状のカソ
ードリード（６）のカソード電極部（６′）が、該絶縁
板（４）のカソード電極上（１６）へ、円筒状のゲート
リード（５）のゲート電極部（５′）が、該絶縁板（４
）のゲート電極部（１５）へ、円柱状のアノードリード
（７）が該絶縁板上のアノード電極（１７）上へそれぞ
れろう付されている。ＧＴＯチップ（２）上のカソード
電極と該絶縁板（４）上にろう付されたカソード電極（
６′）との間、ＧＴＯ（２）チップ（２）上のゲート電
極（５）と該絶縁板（４）にろう付されたゲート電極と
の間、ダイオードチップの表面電極と該カソード電極（
５°）との間はそれぞれＡＱワイヤ（９）で配線されて
いる。第７図は見易くするためにＡＱ線を各々１本で表
現しているが、ＡＱ線（９）の本数は、該ＧＴＯチップ
（２）の電流容量にて設定すれば良い。又ここでのダイ
オードチップ（３）はフリ ーホイーリングダイオードと呼ばれ、ＧＴＯ（２）チッ
プと逆並列に接続されている。このダイオードの実装時
の機能は公知であるので、詳細説明は省略する。
上述した、各種リードとチップのろう付の状況を第２図
に示す。この方法でのろう付は半田付が一般であり容易
にろう付可能であり、ろう付後アノードリード（７）、
カソードリード（６）、ゲートリード（５）が、同軸ケ
ーブル状に同心円配置された格好となる。
に示す。この方法でのろう付は半田付が一般であり容易
にろう付可能であり、ろう付後アノードリード（７）、
カソードリード（６）、ゲートリード（５）が、同軸ケ
ーブル状に同心円配置された格好となる。
その結果、該ＧＴ○チップを含む各々の内部配線が幾可
学的に完全対称配置となるためアノード、カソード、ゲ
ートの各配線の抵抗成分、リアクタンス成分が全く等し
くなる。
学的に完全対称配置となるためアノード、カソード、ゲ
ートの各配線の抵抗成分、リアクタンス成分が全く等し
くなる。
この同軸ケーブル状リードが前記した外部引き出し端子
となり、外部端子と接続されることになる。主電流の流
れるアノードリード（７）、カソードリード（６）は電
流の方向が逆数、各々の電流変化による磁界を互いに相
殺する機能を有している。このため、配線におけるＬ成
分を非常に小さく出来る。又、アノードリード（７）と
カソードリード（６）にはさまれたゲートリード（５）
も同様の効果で、主電流の変化による磁界の影響を受け
づらくなる。
となり、外部端子と接続されることになる。主電流の流
れるアノードリード（７）、カソードリード（６）は電
流の方向が逆数、各々の電流変化による磁界を互いに相
殺する機能を有している。このため、配線におけるＬ成
分を非常に小さく出来る。又、アノードリード（７）と
カソードリード（６）にはさまれたゲートリード（５）
も同様の効果で、主電流の変化による磁界の影響を受け
づらくなる。
上述したプロセスで組立だサブアセンブリ構造にプラス
チックケース（ｌ Ｏ）を接着し、ＡＱワイヤ（９）を
保護するための低弾性率レジン（２１）、および外部と
の連間を目的としたハードレジン（１１）でモールドす
る。このモールド後の構造を第１図の断面図に示す。
チックケース（ｌ Ｏ）を接着し、ＡＱワイヤ（９）を
保護するための低弾性率レジン（２１）、および外部と
の連間を目的としたハードレジン（１１）でモールドす
る。このモールド後の構造を第１図の断面図に示す。
この時、各種リード間を絶縁するための絶縁リング（１
２，１３，１４）が必要である。この絶縁リング（１２
，１３，１４）はセラミック、エポキシ等の材質で、モ
ールド時に挿入しても良いし、リード状態で表面処理的
に装着する方法もあり、効率の良い装着法を選べば良い
。
２，１３，１４）が必要である。この絶縁リング（１２
，１３，１４）はセラミック、エポキシ等の材質で、モ
ールド時に挿入しても良いし、リード状態で表面処理的
に装着する方法もあり、効率の良い装着法を選べば良い
。
又、ゲートリード、カソードリード、アノードリードの
形状についても円筒状、円柱状に限る必要はなく、並列
接続チップ数（ｎ）に応じた、正ｎ角形を用いても良い
。
形状についても円筒状、円柱状に限る必要はなく、並列
接続チップ数（ｎ）に応じた、正ｎ角形を用いても良い
。
以上に述べて来たプロセス、および構造の物に外部端子
（１８，１９，２０）を装着したものを第４図に示す。
（１８，１９，２０）を装着したものを第４図に示す。
第３図は、パッケージとしての完成図である。
カソードリード（６）にカソード端子（２０）がろう付
されアノードリード（７）にアノード端子（１８）が、
ろう付され、ゲートリード（５）にはゲート端子（１９
）がろう付されている。
されアノードリード（７）にアノード端子（１８）が、
ろう付され、ゲートリード（５）にはゲート端子（１９
）がろう付されている。
本構造およびプロセスで製作されたパッケージ型モジュ
ールは、搭載するＧＴＯチップの各々のオン電圧特性の
みを合わせることにより、並列動作が良好となる。従っ
て、該パッケージ型モジュールは搭載した単品のＧＴＯ
チップの電流容量の７〜８倍の電流容量がとれる。この
該パッケージ型モジュールは大電流高速スイッチング機
能を有し、かつ安価に製造出来るという大きなメリット
を持つことになる。
ールは、搭載するＧＴＯチップの各々のオン電圧特性の
みを合わせることにより、並列動作が良好となる。従っ
て、該パッケージ型モジュールは搭載した単品のＧＴＯ
チップの電流容量の７〜８倍の電流容量がとれる。この
該パッケージ型モジュールは大電流高速スイッチング機
能を有し、かつ安価に製造出来るという大きなメリット
を持つことになる。
本発明によれば、自己消弧機能を有する高速スイッチン
グ素子の大電流化を可能とする。
グ素子の大電流化を可能とする。
安価で、高性能の大電流高速スイッチングモジュールの
半導体装置を提供することができる。
半導体装置を提供することができる。
第１図は本発明の一実施例のチップ平面配置とモールド
後のパッケージ断面の関係を示す説明図。 第２図は同軸ケーブルリード、チップのろう付性説明図
、第３図は絶縁板上面図、第４図は完成図、第５図は１
パツケ一ジ内チツプ直接並列接続状況模式図、第６図は
第５図の等価回路図、第７図はチップと外部引き出しリ
ードの配置関係図である。 ｌ・・・ヒートシング、２・・・ＧＴＯチップ、３・・
・ＦＷＤチップ、４・・・絶縁板、５・・・ゲートリー
ド、６・・・カソードリード、７・・・アノードリード
、８・・・アノード電極、９・・・ＡＱワイヤ、１０・
・・プラスチックケース、１１・・・ハードレジン、１
２，１３゜１４・・・絶縁リング、１５・・・ゲート電
極、１６・・・カソード電極、１７・・・アノード電極
、１８・・・アノード端子、１９・・・ゲート端子、２
０・・・カソード端子、２１・・・低弾性率レジン。
後のパッケージ断面の関係を示す説明図。 第２図は同軸ケーブルリード、チップのろう付性説明図
、第３図は絶縁板上面図、第４図は完成図、第５図は１
パツケ一ジ内チツプ直接並列接続状況模式図、第６図は
第５図の等価回路図、第７図はチップと外部引き出しリ
ードの配置関係図である。 ｌ・・・ヒートシング、２・・・ＧＴＯチップ、３・・
・ＦＷＤチップ、４・・・絶縁板、５・・・ゲートリー
ド、６・・・カソードリード、７・・・アノードリード
、８・・・アノード電極、９・・・ＡＱワイヤ、１０・
・・プラスチックケース、１１・・・ハードレジン、１
２，１３゜１４・・・絶縁リング、１５・・・ゲート電
極、１６・・・カソード電極、１７・・・アノード電極
、１８・・・アノード端子、１９・・・ゲート端子、２
０・・・カソード端子、２１・・・低弾性率レジン。
Claims (1)
- １、自己消弧機能を有する半導体素子のシリコンチップ
が複数個電気的に並列接続された状態で搭載されるパッ
ケージ型モジュールにおいて、電気的に並列接続される
各々の前記シリコンチップがそれぞれ同心円上に幾何学
的対称に配置されており、電気的に並列接続された前記
シリコンチップの同種の電極を集中接続した内部電極と
、パッケージ外部での外部接続用端子とを結ぶ外部引出
しリードが、同心円の中心線近傍に配置され、前記シリ
コンチップの有する電極種の数だけある前記外部引出し
リードが、同軸ケーブル上に集中配置されてなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290611A JPS62150871A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290611A JPS62150871A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150871A true JPS62150871A (ja) | 1987-07-04 |
Family
ID=17758237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290611A Pending JPS62150871A (ja) | 1985-12-25 | 1985-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150871A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0328815A2 (en) * | 1988-02-16 | 1989-08-23 | Sierra Technologies Inc. | Method for packaging a microwave tube modulator |
| EP0431420A2 (de) * | 1989-12-08 | 1991-06-12 | Siemens Aktiengesellschaft | Hochstromgleichrichter |
| EP0645815A3 (en) * | 1993-09-07 | 1995-09-06 | Delco Electronics Corp | High performance semiconductor switching module. |
| EP0645814A3 (en) * | 1993-09-07 | 1995-09-20 | Delco Electronics Corp | Power semiconductor switching module. |
| US5517059A (en) * | 1994-04-26 | 1996-05-14 | Delco Electronics Corp. | Electron and laser beam welding apparatus |
| CN102456635A (zh) * | 2010-11-04 | 2012-05-16 | 赛米控电子股份有限公司 | 具有带多个同样构造导体迹线组的基底的功率半导体模块 |
| JP6352556B1 (ja) * | 2017-06-19 | 2018-07-04 | 新電元工業株式会社 | 半導体装置 |
| JP6352555B1 (ja) * | 2017-06-19 | 2018-07-04 | 新電元工業株式会社 | 半導体装置 |
-
1985
- 1985-12-25 JP JP60290611A patent/JPS62150871A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0328815A2 (en) * | 1988-02-16 | 1989-08-23 | Sierra Technologies Inc. | Method for packaging a microwave tube modulator |
| EP0431420A2 (de) * | 1989-12-08 | 1991-06-12 | Siemens Aktiengesellschaft | Hochstromgleichrichter |
| EP0645815A3 (en) * | 1993-09-07 | 1995-09-06 | Delco Electronics Corp | High performance semiconductor switching module. |
| EP0645814A3 (en) * | 1993-09-07 | 1995-09-20 | Delco Electronics Corp | Power semiconductor switching module. |
| US5519253A (en) * | 1993-09-07 | 1996-05-21 | Delco Electronics Corp. | Coaxial switch module |
| US5563447A (en) * | 1993-09-07 | 1996-10-08 | Delco Electronics Corp. | High power semiconductor switch module |
| US5517059A (en) * | 1994-04-26 | 1996-05-14 | Delco Electronics Corp. | Electron and laser beam welding apparatus |
| EP2450952A3 (de) * | 2010-11-04 | 2014-02-19 | SEMIKRON Elektronik GmbH & Co. KG | Leistungshalbleitermodul mit einem Substrat mit einer Mehrzahl gleichartig ausgebildeter Leiterbahngruppen |
| CN102456635A (zh) * | 2010-11-04 | 2012-05-16 | 赛米控电子股份有限公司 | 具有带多个同样构造导体迹线组的基底的功率半导体模块 |
| JP6352556B1 (ja) * | 2017-06-19 | 2018-07-04 | 新電元工業株式会社 | 半導体装置 |
| JP6352555B1 (ja) * | 2017-06-19 | 2018-07-04 | 新電元工業株式会社 | 半導体装置 |
| WO2018235137A1 (ja) * | 2017-06-19 | 2018-12-27 | 新電元工業株式会社 | 半導体装置 |
| WO2018235135A1 (ja) * | 2017-06-19 | 2018-12-27 | 新電元工業株式会社 | 半導体装置 |
| US10199486B2 (en) | 2017-06-19 | 2019-02-05 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device |
| KR101950131B1 (ko) * | 2017-06-19 | 2019-02-19 | 신덴겐코교 가부시키가이샤 | 반도체 장치 |
| US10243477B2 (en) | 2017-06-19 | 2019-03-26 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device having a bypass capacitor |
| KR20190087686A (ko) * | 2017-06-19 | 2019-07-25 | 신덴겐코교 가부시키가이샤 | 반도체 장치 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6724071B2 (en) | Molded plastic package with heat sink and enhanced electrical performance | |
| US6552417B2 (en) | Molded plastic package with heat sink and enhanced electrical performance | |
| US3784884A (en) | Low parasitic microwave package | |
| KR100342589B1 (ko) | 반도체 전력 모듈 및 그 제조 방법 | |
| US5043859A (en) | Half bridge device package, packaged devices and circuits | |
| US20070045785A1 (en) | Reversible-multiple footprint package and method of manufacturing | |
| US9468087B1 (en) | Power module with improved cooling and method for making | |
| JPH07118514B2 (ja) | 半田バンプ型半導体装置 | |
| US5783466A (en) | Semiconductor device and method of manufacturing the same | |
| US20230225044A1 (en) | Stray inductance reduction in power semiconductor device modules | |
| US5786230A (en) | Method of fabricating multi-chip packages | |
| KR0157670B1 (ko) | 반도체 모듈 장치 | |
| JPS62150871A (ja) | 半導体装置 | |
| JPH0774297A (ja) | リードフレームおよび高性能密封集積回路パッケージアセンブリ | |
| US7122885B2 (en) | Flip-chip packaging | |
| US5617293A (en) | Bridge module | |
| JPH0513383B2 (ja) | ||
| JP3787037B2 (ja) | 半導体モジュール | |
| US5512784A (en) | Surge protector semiconductor subassembly for 3-lead transistor aotline package | |
| JP2782647B2 (ja) | 半導体装置 | |
| JP3525823B2 (ja) | 相補型ｉｇｂｔの実装構造 | |
| JP3507714B2 (ja) | マルチチップモジュール型半導体装置 | |
| JP3644161B2 (ja) | パワー半導体モジュール | |
| JPS61139051A (ja) | 半導体装置 | |
| CN113035787A (zh) | 一种逆导型功率半导体模块封装结构及其封装方法 |