KR101950131B1 - 반도체 장치 - Google Patents

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KR101950131B1
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KR
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semiconductor switching
main electrode
pattern portion
electrode
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KR1020177037202A
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유지 모리나가
아츠시 큐토쿠
요시히코 키쿠치
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신덴겐코교 가부시키가이샤
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Abstract

바이패스 콘덴서 및 전원 회로를 갖는 반도체 장치로서, 전원 회로가 오동작하는 것을 방지할 수 있는 반도체 장치를 제공한다.
실시 형태의 반도체 장치(1)는 절연 기판(2)과, 상기 절연 기판의 위에 형성된 도전 패턴부(51, 52, 53, 54, 55)와, 반도체 스위칭부(10, 20)와, 바이패스 콘덴서(80)를 구비하고, 반도체 스위칭부(10)는 도전 패턴부(51)의 위에 배치되고, 반도체 스위칭부(20)는 도전 패턴부(52)의 위에 배치되고, 반도체 스위칭부(10)는 변(S1) 및 변(S2)을 가지며, 반도체 스위칭부(20)는 변(S3) 및 변(S4)을 가지며, 변(S1)에 따라 늘어나는 가상선(L1)과, 변(S3)에 따라 늘어나는 가상선(L2)이 교차한다.

Description

반도체 장치
본 발명은, 전원 회로를 갖는 반도체 장치에 관한 것이다.
전원 전압을 소망하는 전압으로 변환하여 출력하는 전원 회로를 갖는 반도체 장치가 알려져 있다. 전원 회로로는 인버터, 정류기, DC/DC 컨버터 등이 있다. 이와 같은 반도체 장치는 예를 들면, 태양광 발전 시스템의 파워 컨디셔너나 서버 장치 등에 사용된다. 반도체 장치 내의 전원 회로에서는 하프 브리지 회로나 풀 브리지 회로가 사용된다. 이들의 회로는 고전압측의 하이 사이드 스위치와, 저전압측의 로우 사이드 스위치가 종속 접속된 구조를 갖는다.
또한, 특허 문헌 1에는 종속 접속된 2개의 스위칭 소자를 갖는 파워 모듈이 기재되어 있다. 이 파워 모듈에서는 하이 사이드 스위치와 로우 사이드 스위치가 평행 배치되어 있다.
특허 문헌 1 : 일본 특개2016-162773호 공보
그런데, 전원 회로에서는 전원 전압의 변동이나 각종 노이즈를 제거하기 위해, 바이패스 콘덴서가 사용된다. 바이패스 콘덴서는 고전압측 단자와 저전압측 단자(그라운드)의 사이에 마련된다. 종래, 바이패스 콘덴서는 반도체 장치의 외부에 부착되어 있다. 스위칭 소자의 가까이에 배치되는 경우에 바이패스 콘덴서는 보다 효과를 발휘하기 때문에, 반도체 장치의 내부에 바이패스 콘덴서를 마련하는 것(내장 방식)이 바람직하다.
내장 방식을 채택하는 경우, 하이 사이드 스위치와 로우 사이드 스위치가 N형일 때, 바이패스 콘덴서는 하이 사이드 스위치의 소스 전극과 로우 사이드 스위치의 드레인 전극의 사이에 배치되게 된다. 또한, 하이 사이드 스위치와 로우 사이드 스위치가 P형일 때, 바이패스 콘덴서는 하이 사이드 스위치의 드레인 전극과 로우 사이드 스위치의 소스 전극의 사이에 배치된다.
그렇지만, 하이 사이드 스위치와 로우 사이드 스위치를 평행 배치하는 종래의 레이아웃인 경우, 하이 사이드 스위치로부터 바이패스 콘덴서를 경유하여 로우 사이드 스위치에 이르는 경로(이하, 단지 「바이패스 콘덴서 경로」라고도 한다.)의 길이가 길기 때문에, 바이패스 콘덴서 경로의 기생 인덕턴스가 커져 버린다. 그 결과, 전원 회로가 오동작할 우려가 있다는 과제가 있다.
그래서, 본 발명은, 바이패스 콘덴서 및 전원 회로를 갖는 반도체 장치로서, 전원 회로가 오동작하는 것을 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 장치는 절연 기판과,
상기 절연 기판의 위에 형성된 제1의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제2의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제3의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제4의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제5의 도전 패턴부와,
제1의 주전극(主電極) 및 제2의 주전극을 가지며, 상기 제1의 도전 패턴부의 위에 배치된 제1의 반도체 스위칭부와,
제3의 주전극 및 제4의 주전극을 가지며, 상기 제2의 도전 패턴부의 위에 배치된 제2의 반도체 스위칭부와,
제1의 전극 및 제2의 전극을 갖는 바이패스 콘덴서를 구비하고,
상기 제1의 반도체 스위칭부의 상기 제1의 주전극은 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제1의 반도체 스위칭부의 상기 제2의 주전극은 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제3의 주전극은 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제4의 주전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 바이패스 콘덴서의 상기 제1의 전극은 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
상기 제1의 반도체 스위칭부는 제1의 변(邊)과, 상기 제1의 변에 대향하는 제2의 변을 가지며, 상기 제2의 반도체 스위칭부는 제3의 변과, 상기 제3의 변에 대향하는 제4의 변을 가지며,
상기 제1의 주전극은 상기 제1의 변에 따라 마련되고, 상기 제2의 주전극은 상기 제2의 변에 따라 마련되고, 상기 제3의 주전극은 상기 제3의 변에 따라 마련되고, 상기 제4의 주전극은 상기 제4의 변에 따라 마련되고,
상기 제1의 변에 따라 늘어나는 제1의 가상선(假想線)과, 상기 제3의 변에 따라 늘어나는 제2의 가상선이 교차하는 것을 특징으로 한다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 30°이상 135°이하가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°이상 90°이하가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 반도체 스위칭부의 상기 제1의 주전극은, 상기 제3의 도전 패턴부를 통하여 고전압측 단자에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제4의 주전극은, 상기 제5의 도전 패턴부를 통하여 저전압측 단자에 전기적으로 접속되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 절연 기판은, 평면시하여 상기 고전압측 단자와 상기 저전압측 단자가 돌출하는 제1의 기판변과, 상기 제1의 기판변에 대향하는 제2의 기판변을 가지며,
상기 제1의 반도체 스위칭부는 상기 제1의 가상선이 상기 제1의 기판변에 대해 평행하게 되도록 배치되고, 상기 제2의 반도체 스위칭부는 상기 제2의 가상선이 상기 제1의 기판변에 대해 경사가 되도록 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 바이패스 콘덴서는 상기 제1의 전극과 상기 제2의 전극을 잇는 제3의 가상선이 상기 제1의 가상선 및 상기 제2의 가상선과 교차하도록 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제3의 가상선이 상기 제2의 가상선과 교차하는 각도는 90°가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 반도체 스위칭부는
상기 제1의 도전 패턴부의 위에 배치된 제1의 GaN-HEMT와,
상기 제1의 GaN-HEMT의 위에 배치된 제1의 MOS-FET를 가지며,
상기 제2의 반도체 스위칭부는,
상기 제2의 도전 패턴부의 위에 배치된 제2의 GaN-HEMT와,
상기 제2의 GaN-HEMT의 위에 배치된 제2의 MOS-FET를 가지며,
상기 제1의 GaN-HEMT의 게이트 전극은, 상기 제4의 도전 패턴부를 통하여 상기 제2의 주전극에 전기적으로 접속되고, 상기 제2의 GaN-HEMT의 게이트 전극은, 상기 제5의 도전 패턴부를 통하여 상기 제4의 주전극에 전기적으로 접속되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 제1의 GaN-HEMT 및 상기 제2의 GaN-HEMT는 노멀리 온형의 트랜지스터이고, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET는 노멀리 오프형의 트랜지스터가 되도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 바이패스 콘덴서는 상기 제1의 반도체 스위칭부 및 상기 제2의 반도체 스위칭부와 함께 수지 밀봉되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 상기 절연 기판의 위에 형성된 제6의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제7의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제8의 도전 패턴부와,
상기 절연 기판의 위에 형성된 제9의 도전 패턴부와,
제5의 주전극 및 제6의 주전극을 가지며, 상기 제6의 도전 패턴부의 위에 배치된 제3의 반도체 스위칭부와,
제7의 주전극 및 제8의 주전극을 가지며, 상기 제7의 도전 패턴부의 위에 배치된 제4의 반도체 스위칭부를 더 구비하고,
상기 제3의 반도체 스위칭부의 상기 제5의 주전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제3의 반도체 스위칭부의 상기 제6의 주전극은 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 반도체 스위칭부의 상기 제7의 주전극은 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 반도체 스위칭부의 상기 제8의 주전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
상기 제1의 반도체 스위칭부와 상기 제3의 반도체 스위칭부는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되고, 상기 제2의 반도체 스위칭부와 상기 제4의 반도체 스위칭부는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있도록 하여도 좋다.
또한, 상기 반도체 장치에 있어서, 제3의 전극 및 제4의 전극을 갖는 다른 바이패스 콘덴서를 더 구비하고,
상기 제3의 전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
상기 바이패스 콘덴서와 상기 다른 바이패스 콘덴서는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있도록 하여도 좋다.
본 발명에 관한 반도체 장치에서는 제1의 반도체 스위칭부의 제1의 가상선과, 제2의 반도체 스위칭부의 제2의 가상선이 교차하도록, 제1의 반도체 스위칭부와 제2의 반도체 스위칭부가 배치되어 있다. 이에 의해, 제1의 반도체 스위칭부와 제2의 반도체 스위칭부가 평행 배치되는 경우에 비하여, 바이패스 콘덴서 경로를 단축하고, 바이패스 콘덴서 경로의 기생 인덕턴스를 억제할 수 있다.
따라서, 본 발명에 의하면, 바이패스 콘덴서 및 전원 회로를 갖는 반도체 장치로서, 전원 회로가 오동작하는 것을 방지 가능한 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 실시 형태에 관한 반도체 장치(1)의 내부 구성을 도시하는 평면도.
도 2는 본 발명의 실시 형태에 관한 반도체 장치(1)의 외관을 도시하는 도면.
도 3은 본 발명의 실시 형태에 관한 반도체 장치(1)의 회로도.
도 4는 가상선(L1 및 L2)을 설명하기 위한 확대 평면도.
도 5는 가상선(L3)을 설명하기 위한 확대 평면도.
이하, 도면을 참조하면서 본 발명의 실시 형태에 관한 반도체 장치에 관해 설명한다. 또한, 각 도면에서 동등한 기능을 갖는 구성 요소에는 동일한 부호를 붙인다.
본 발명의 실시 형태에 관한 반도체 장치(1)는 도 3의 회로도에 도시하는 바와 같이, 2개의 하프 브리지 회로를 갖는다. 즉, 반도체 장치(1)는 반도체 스위칭부(10) 및 반도체 스위칭부(20)를 포함하는 제1의 하프 브리지 회로와, 반도체 스위칭부(30) 및 반도체 스위칭부(40)를 포함하는 제2의 하프 브리지 회로를 갖는다. 반도체 스위칭부(10, 30)는 하이 사이드 스위치이고, 반도체 스위칭부(20, 40)는 로우 사이드 스위치이다. 반도체 스위칭부(10)와 반도체 스위칭부(20)는 종속 접속되고, 반도체 스위칭부(30)와 반도체 스위칭부(40)는 종속 접속되어 있다. 반도체 장치(1)는 예를 들면 DC/DC 컨버터, 정류기, 인버터로서 기능한다.
반도체 장치(1)는 도 1 및 도 2에 도시하는 바와 같이, 절연 기판(2)과, 반도체 스위칭부(10)(제1의 반도체 스위칭부)와, 반도체 스위칭부(20)(제2의 반도체 스위칭부)와, 반도체 스위칭부(30)(제3의 반도체 스위칭부)와, 반도체 스위칭부(40)(제4의 반도체 스위칭부)와, 절연 기판(2)상에 형성된 도전 패턴부(51, 52, 53, 54, 55, 56, 57, 58, 59, 61, 62, 63, 64)와, 바이패스 콘덴서(80, 90)와, 수지 밀봉부(95)를 구비하고 있다.
반도체 장치(1)는 도 1에 도시하는 바와 같이 좌우 대칭으로 구성되어 있고, 일방의 측에 제1의 하프 브리지 회로가 형성되고, 타방의 측에 제2의 하프 브리지 회로가 형성되어 있다.
반도체 장치(1)는 외부의 장치(드라이버 등의 IC 칩, 전원)와 접속하기 위한 단자(T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, T16)를 더 구비하고 있다. 이들의 단자는 도 1, 도 2에서 지면(紙面)으로부터 앞으로 튀어나오도록 마련되어 있다. 또한, 이들의 단자의 아우터 리드 및 절연 기판(2)의 이면(裏面) 이외의 부분은 수지 밀봉부(95)에 의해 수지 밀봉되어 있다. 또한, 도 2에 도시하는 바와 같이, 수지 밀봉부(95)에는 반도체 장치(1)를 히트 싱크 등에 부착하기 위한 나사를 삽통시키기 위한 관통구멍(H1, H2)이 마련되어 있다.
반도체 스위칭부(10)는 주전극(11)(제1의 주전극), 주전극(12)(제2의 주전극) 및 제어 전극(13)을 갖는다. 반도체 스위칭부(20)는 주전극(21)(제3의 주전극), 주전극(22)(제4의 주전극) 및 제어 전극(23)을 갖는다. 반도체 스위칭부(30)는 주전극(31)(제5의 주전극), 주전극(32)(제6의 주전극) 및 제어 전극(33)을 갖는다. 반도체 스위칭부(40)는 주전극(41)(제7의 주전극), 주전극(42)(제8의 주전극) 및 제어 전극(43)을 갖는다.
절연 기판(2)은, 절연 재료로 이루어지고, 바람직하게는 방열성이 좋은 세라믹 등의 재료로 이루어진다. 도 1에 도시하는 바와 같이, 절연 기판(2)은, 기판변(2a)(제1의 기판변)과, 이 기판변(2a)에 대향하는 기판변(2b)(제2의 기판변)을 갖는다. 기판변(2a, 2b)은, 평면시하여 단자가 돌출하는 변이다. 즉, 단자(T1, T4, T7, T11, T14)는 평면시하여 기판변(2a)으로부터 돌출하고 있고, 단자(T2, T3, T5, T6, T12, T13, T15, T16)는 평면시하여 기판변(2b)으로부터 돌출하고 있다. 또한, 히트 싱크 등의 방열체에 접속되는 도전 패턴(도시 생략)이 절연 기판(2)의 이면에 형성되어 있다.
바이패스 콘덴서(80, 90)는 반도체 장치(1)의 전원 전압의 변동을 회피하거나, 각종 노이즈를 제거하기 위해 마련되어 있다. 바이패스 콘덴서(80)는 전극(81) 및 전극(82)을 가지며, 바이패스 콘덴서(90)는 전극(91) 및 전극(92)을 갖는다. 바이패스 콘덴서(80)는 단자(T1)와 단자(T7)의 사이에 마련되어 있다. 바이패스 콘덴서(90)는 단자(T11)와 단자(T7)의 사이에 마련되어 있다. 바이패스 콘덴서(80, 90)는 반도체 스위칭부(10, 20, 30, 40) 등, 절연 기판(2)상의 다른 전자 부품과 함께 수지 밀봉부(95)에 의해 수지 밀봉되어 있다. 또한, 바이패스 콘덴서(80, 90)의 정전용량은, 예를 들면, 당해 바이패스 콘덴서의 내압이 후술하는 GaN-HEMT(15, 25, 35, 45)의 내압보다도 큰 범위 내에서, 가능한 한 큰 값으로 하여도 좋다.
도 3에 도시하는 바와 같이, 반도체 장치(1)에는 노드(N1)로부터 바이패스 콘덴서(80)를 경유하여 노드(N2)에 이르는 경로(바이패스 콘덴서 경로(P1))가 존재한다. 보다 상세하게는 바이패스 콘덴서 경로(P1)는 반도체 스위칭부(10)의 주전극(11)으로부터 도전 패턴부(53), 바이패스 콘덴서(80) 및 도전 패턴부(55)를 경유하여 반도체 스위칭부(20)의 주전극(22)에 이르는 경로이다.
마찬가지로, 노드(N3)로부터 바이패스 콘덴서(90)를 경유하여 노드(N4)에 이르는 경로(바이패스 콘덴서 경로(P2))가 존재한다. 보다 상세하게는 바이패스 콘덴서 경로(P2)는 반도체 스위칭부(30)의 주전극(31)으로부터 도전 패턴부(58), 바이패스 콘덴서(90) 및 도전 패턴부(55)를 경유하여 반도체 스위칭부(40)의 주전극(42)에 이르는 경로이다.
다음에, 반도체 장치(1)의 각 단자에 관해 설명한다.
단자(T1, T11)는 전원(도시 생략)의 고전압측에 접속되는 단자(고전압측 단자)가다. 한편, 단자(T7)는 전원의 저전압측(그라운드)에 접속되는 단자(저전압측 단자)이다. 또한, 반도체 장치(1)의 전원 회로가 정류기로서 기능하는 경우, 단자(T1) 및 단자(T11)는 출력측의 부하에 접속된다.
단자(T2, T12)는 하프 브리지 회로의 하이 사이드 스위치(본 실시 형태에서는 반도체 스위칭부(10, 30))에 대한 제어 신호를 입력하는 단자이다. 단자(T5), T(15)는 하프 브리지 회로의 로우 사이드 스위치(본 실시 형태에서는 반도체 스위칭부(20, 40))에 대한 제어 신호를 입력하는 단자이다. 이들 단자(T2, T5, T12, T15)는 전원 회로를 구동하는 드라이버(도시 생략)에 전기적으로 접속된다.
단자(T3)는 반도체 스위칭부(10)와 반도체 스위칭부(20) 사이의 전압을 모니터하기 위한 단자이다. 마찬가지로, 단자(T13)는 반도체 스위칭부(30)와 반도체 스위칭부(40) 사이의 전압을 모니터하기 위한 단자이다.
단자(T4)는 반도체 스위칭부(10 및 20)에 의해 구성되는 제1의 하프 브리지 회로의 출력 전압을 출력하는 단자이다. 마찬가지로, 단자(T14)는 반도체 스위칭부(30 및 40)에 의해 구성되는 제2의 하프 브리지 회로의 출력 전압을 출력하는 단자이다. 또한, 반도체 장치(1)의 전원 회로가 정류기로서 기능하는 경우, 단자(T4)와 단자(T14)의 사이에는 입력측의 교류 전원이 접속된다.
단자(T6)는 반도체 스위칭부(20)와 단자(T7) 사이의 전압을 모니터하기 위한 단자이다. 마찬가지로, 단자(T16)는 반도체 스위칭부(40)와 단자(T7) 사이의 전압을 모니터하기 위한 단자이다.
다음에, 도 1을 참조하여, 반도체 장치(1)의 각 도전 패턴부에 관해 상세히 설명한다.
도전 패턴부(51∼59, 61∼64)는 예를 들면, 절연 기판(2)상의 구리박을 패터닝함에 의해 형성된 것이다. 도전 패턴부(51, 52, 53, 54, 55, 61, 62)는 반도체 스위칭부(10, 20)를 갖는 제1의 하프 브리지 회로를 구성하기 위한 도전 패턴부이다. 도전 패턴부(55, 56, 57, 58, 59, 63, 64)는 반도체 스위칭부(30, 40)를 갖는 제2의 하프 브리지 회로를 구성하기 위한 도전 패턴부이다. 도전 패턴부(55)는 제1의 하프 브리지 회로와 제2의 하프 브리지 회로에 공용된다.
도전 패턴부(51)(제1의 도전 패턴부)는 반도체 스위칭부(10)를 실장하기 위한 도전 패턴부이다. 마찬가지로, 도전 패턴부(52)(제2의 도전 패턴부)는 반도체 스위칭부(20)를 실장하기 위한 도전 패턴부이다. 도전 패턴부(56)(제6의 도전 패턴부)는 반도체 스위칭부(30)를 실장하기 위한 도전 패턴부이다. 도전 패턴부(57)(제7의 도전 패턴부)는 반도체 스위칭부(40)를 실장하기 위한 도전 패턴부이다.
본 실시 형태에서는 도전 패턴부(51, 52, 56, 57)는 반도체 스위칭부(10, 20, 30, 40)의 형상에 맞추어서 평면시로 개략 사각형상으로 형성되어 있다. 도 1에 도시하는 바와 같이, 반도체 스위칭부(10)는 도전 패턴부(51)의 위에 배치되고, 반도체 스위칭부(20)는 도전 패턴부(52)의 위에 배치되고, 반도체 스위칭부(30)는 도전 패턴부(56)의 위에 배치되고, 반도체 스위칭부(40)는 도전 패턴부(57)의 위에 배치되어 있다.
도전 패턴부(53)(제3의 도전 패턴부)에는 반도체 스위칭부(10)의 주전극(11)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T1) 및 바이패스 콘덴서(80)의 전극(81)이 솔더를 통하여 접속되어 있다. 마찬가지로, 도전 패턴부(58)(제8의 도전 패턴부)에는 반도체 스위칭부(30)의 주전극(31)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T11) 및 바이패스 콘덴서(90)의 전극(91)이 솔더를 통하여 접속되어 있다. 또한, 금속 와이어(3)는 본 실시 형태에서는 알루미늄선(Al선)이지만, 다른 금속재료로 이루어지는 것이라도 좋다.
도전 패턴부(54)(제4의 도전 패턴부)는 반도체 스위칭부(10)와 반도체 스위칭부(20)를 전기적으로 접속한다. 즉, 도전 패턴부(54)에는 반도체 스위칭부(10)의 주전극(12), 및 반도체 스위칭부(20)의 주전극(21)이 금속 와이어(3)를 통하여 전기적으로 접속되어 있다. 또한, 도전 패턴부(54)에는 단자(T3 및 T4)가 솔더를 통하여 전기적으로 접속되어 있다.
마찬가지로, 도전 패턴부(59)(제9의 도전 패턴부)는 반도체 스위칭부(30)와 반도체 스위칭부(40)를 전기적으로 접속한다. 즉, 도전 패턴부(59)에는 반도체 스위칭부(30)의 주전극(32) 및 반도체 스위칭부(40)의 주전극(41)이 금속 와이어(3)를 통하여 전기적으로 접속되어 있다. 또한, 도전 패턴부(59)에는 단자(T13) 및 단자(T14)가 솔더를 통하여 전기적으로 접속되어 있다.
도전 패턴부(55)(제5의 도전 패턴부)는 반도체 장치(1)가 갖는 2개의 하프 브리지 회로에서 공용되고 있다. 또한, 도 1에 도시하는 바와 같이, 도전 패턴부(55)는 좌우 대칭의 형상으로 형성되어 있다. 도전 패턴부(55)에는 바이패스 콘덴서(80)의 전극(82)이 솔더를 통하여 전기적으로 접속되고, 반도체 스위칭부(20)의 주전극(22)이 금속 와이어(3)를 통하여 전기적으로 접속된다. 또한, 도전 패턴부(55)에는 바이패스 콘덴서(90)의 전극(92)이 솔더를 통하여 전기적으로 접속되고, 반도체 스위칭부(40)의 주전극(42)이 금속 와이어(3)를 통하여 전기적으로 접속된다.
또한, 도전 패턴부(55)에는 도 1에 도시하는 바와 같이, GaN-HEMT(25)의 게이트 전극(24) 및 GaN-HEMT(45)의 게이트 전극(44)이 금속 와이어(3)를 통하여 전기적으로 접속되어 있다. 또한, 도전 패턴부(55)에는 단자(T6, T7 및 T16)가 솔더를 통하여 전기적으로 접속되어 있다.
도전 패턴부(61)는 반도체 스위칭부(10)의 제어 전극(13)과 단자(T2)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(61)에는 제어 전극(13)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T2)가 솔더를 통하여 전기적으로 접속된다. 마찬가지로, 도전 패턴부(63)는 반도체 스위칭부(30)의 제어 전극(33)과 단자(T12)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(63)에는 제어 전극(33)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T12)가 솔더를 통하여 전기적으로 접속된다.
도전 패턴부(62)는 반도체 스위칭부(20)의 제어 전극(23)과 단자(T5)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(62)에는 제어 전극(23)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T5)가 솔더를 통하여 전기적으로 접속된다. 마찬가지로, 도전 패턴부(64)는 반도체 스위칭부(40)의 제어 전극(43)과 단자(T15)를 전기적으로 접속하기 위한 도전 패턴부이다. 이 도전 패턴부(64)에는 제어 전극(43)이 금속 와이어(3)를 통하여 전기적으로 접속됨과 함께, 단자(T15)가 솔더를 통하여 전기적으로 접속된다.
또한, 반도체 스위칭부와 도전 패턴부를 전기적으로 접속하기 위해, 금속 와이어에 대신하여, 도전성의 판재로 이루어지는 접속자를 이용하여도 좋다.
다음에, 반도체 장치(1)의 각 반도체 스위칭부의 상세 구성에 관해 설명한다.
반도체 스위칭부(10, 20, 30, 40)는 각각, GaN-HEMT와 MOS-FET를 갖는다. 보다 상세하게는 반도체 스위칭부(10)는 도전 패턴부(51)의 위에 배치된 GaN-HEMT(15)와, GaN-HEMT(15)의 위에 배치된 MOS-FET(16)를 갖는다. 마찬가지로, 반도체 스위칭부(20)는 도전 패턴부(52)의 위에 배치된 GaN-HEMT(25)와, GaN-HEMT(25)의 위에 배치된 MOS-FET(26)를 갖는다. 반도체 스위칭부(30)는 도전 패턴부(56)의 위에 배치된 GaN-HEMT(35)와, GaN-HEMT(35)의 위에 배치된 MOS-FET(36)를 갖는다. 반도체 스위칭부(40)는 도전 패턴부(57)의 위에 배치된 GaN-HEMT(45)와, GaN-HEMT(45)의 위에 배치된 MOS-FET(46)를 갖는다.
GaN-HEMT(15, 25, 35, 45)는 반도체 재료로서 질화갈륨(GaN)을 사용한 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)이다. GaN-HEMT(15, 25, 35, 45)는 모두, 게이트 전압이 0V인 경우에도 채널이 존재하고, 전류가 흐르는 트랜지스터이다(이른바 노멀리 온형). 또한, GaN-HEMT(15, 25, 35, 45)는 모두 N형이다. GaN-HEMT(15, 25, 35, 45)는 횡형 구조의 디바이스이고, 상면(上面)에 소스 전극, 드레인 전극 및 게이트 전극이 마련되어 있다.
MOS-FET(16, 26, 36, 46)는 MOS(Metal Oxide Semiconductor) 구조를 갖는 전계 효과 트랜지스터(Field Effect Transistor : FET)이다. MOS-FET(16, 26, 36, 46)는 모두, 이른바 노멀리 오프형의 트랜지스터이다. 또한, MOS-FET(16, 26, 36, 46)는 모두 N형이다. MOS-FET(16, 26, 36, 46)는 종형 구조의 디바이스이고, 상면에 소스 전극 및 게이트 전극이 마련되고, 하면에 드레인 전극이 마련되어 있다.
GaN-HEMT(15)의 상면에 마련된 소스 전극은, MOS-FET(16)의 하면에 마련된 드레인 전극에 솔더를 통하여 전기적으로 접속되어 있다. 마찬가지로, GaN-HEMT(25)의 소스 전극은, MOS-FET(26)의 드레인 전극에 솔더를 통하여 전기적으로 접속되어 있다. GaN-HEMT(35)의 소스 전극은, MOS-FET(36)의 드레인 전극에 솔더를 통하여 전기적으로 접속되어 있다. GaN-HEMT(45)의 소스 전극은, MOS-FET(46)의 드레인 전극에 솔더를 통하여 전기적으로 접속되어 있다.
도 1에 도시하는 바와 같이, GaN-HEMT(15)의 게이트 전극(14)은 도전 패턴부(54)를 통하여 주전극(12)에 전기적으로 접속되어 있다. GaN-HEMT(25)의 게이트 전극(24)은 도전 패턴부(55)를 통하여 주전극(22)에 전기적으로 접속되어 있다. GaN-HEMT(35)의 게이트 전극(34)은 도전 패턴부(59)를 통하여 주전극(32)에 전기적으로 접속되어 있다. GaN-HEMT(45)의 게이트 전극(44)은 도전 패턴부(55)를 통하여 주전극(42)에 전기적으로 접속되어 있다.
본 실시 형태에서는 반도체 스위칭부(10)의 주전극(11)은 GaN-HEMT(15)의 드레인 전극이고, 주전극(12)은 MOS-FET(16)의 소스 전극이고, 제어 전극(13)은 MOS-FET(16)의 게이트 전극이다. 주전극(11)은 도전 패턴부(53)에 전기적으로 접속되고, 주전극(12)은 도전 패턴부(54)에 전기적으로 접속되어 있다. 주전극(11)은 도전 패턴부(53)를 통하여 고전압측 단자(단자(T1))에 전기적으로 접속되어 있다. 제어 전극(13)은 도전 패턴부(61)에 전기적으로 접속되어 있다.
반도체 스위칭부(20)의 주전극(21)은 GaN-HEMT(25)의 드레인 전극이고, 주전극(22)은 MOS-FET(26)의 소스 전극이고, 제어 전극(23)은 MOS-FET(26)의 게이트 전극이다. 주전극(21)은 도전 패턴부(54)에 전기적으로 접속되고, 주전극(22)은 도전 패턴부(55)에 전기적으로 접속되어 있다. 이 주전극(22)은 도전 패턴부(55)를 통하여 저전압측 단자(단자(T7))에 전기적으로 접속되어 있다. 제어 전극(23)은 도전 패턴부(62)에 전기적으로 접속되어 있다.
반도체 스위칭부(30)의 주전극(31)은 GaN-HEMT(35)의 드레인 전극이고, 주전극(32)은 MOS-FET(36)의 소스 전극이고, 제어 전극(33)은 MOS-FET(36)의 게이트 전극이다. 주전극(31)은 도전 패턴부(58)에 전기적으로 접속되고, 주전극(32)은 도전 패턴부(59)에 전기적으로 접속되어 있다. 주전극(31)은 도전 패턴부(58)를 통하여 고전압측 단자(단자(T11))에 전기적으로 접속되어 있다. 제어 전극(33)은 도전 패턴부(63)에 전기적으로 접속되어 있다.
반도체 스위칭부(40)의 주전극(41)은 GaN-HEMT(45)의 드레인 전극이고, 주전극(42)은 MOS-FET(46)의 소스 전극이고, 제어 전극(43)은 MOS-FET(46)의 게이트 전극이다. 주전극(41)은 도전 패턴부(59)에 전기적으로 접속되고, 주전극(42)은 도전 패턴부(55)에 전기적으로 접속되어 있다. 주전극(42)은 도전 패턴부(55)를 통하여 저전압측 단자(단자(T7))에 전기적으로 접속되어 있다. 제어 전극(43)은 도전 패턴부(64)에 전기적으로 접속되어 있다.
또한, 반도체 스위칭부(10, 20, 30, 40)의 구성은, 상기로 한정되는 것이 아니다. 예를 들면, 반도체 스위칭부(10, 20, 30, 40)는 하나의 반도체 스위칭 소자(노멀리 오프형의 GaN-HEMT 또는 MOS-FET 등)에 의해 구성되어도 좋다.
또한, GaN-HEMT(15, 25, 35, 45)는 종형 구조라도 좋다. 이 경우, 반도체 스위칭부(10)를 예로 들면, GaN-HEMT(15)의 이면에 마련된 드레인 전극이 솔더를 통하여 도전 패턴부(51)에 접속되고, 도전 패턴부(51)와 도전 패턴부(53)는 연결되어, 일체의 도전 패턴부로서 구성된다. GaN-HEMT(25)의 경우도 마찬가지로, GaN-HEMT(25)의 이면에 마련된 드레인 전극이 솔더를 통하여 도전 패턴부(52)에 접속되고, 도전 패턴부(52)와 도전 패턴부(55)가 연결된다. 또한, 종형 구조인 MOS-FET만으로 반도체 스위칭부를 구성하는 경우도 이것과 마찬가지의 접속이 된다.
도 1에 도시하는 바와 같이, 바이패스 콘덴서(80)는 GaN-HEMT(15)의 드레인 전극과 MOS-FET(26)의 소스 전극의 사이에 마련되어 있다. 바이패스 콘덴서(90)는 GaN-HEMT(35)의 드레인 전극과 MOS-FET(46)의 소스 전극의 사이에 마련되어 있다.
다음에, 본 실시 형태에서의 하이 사이드 스위치와 로우 사이드 스위치의 배치 관계에 관해 설명한다. 여기서는 도 4를 참조하여, 반도체 스위칭부(10)와 반도체 스위칭부(20)에 관해 설명한다.
반도체 스위칭부(10 및 20)는 도 4에 도시하는 바와 같이, 평면시하여 개략 사각형상이다. 반도체 스위칭부(10)는 변(S1)(제1의 변)과, 이 변(S1)에 대향하는 변(S2)(제2의 변)을 갖는다. 본 실시 형태에서는 변(S1)과 변(S2)은 개략 평행하다. 마찬가지로, 반도체 스위칭부(20)는 변(S3)(제3의 변)과, 이 변(S3)에 대향하는 변(S4)(제4의 변)을 갖는다. 본 실시 형태에서는 변(S3)과 변(S4)은 개략 평행하다.
반도체 스위칭부(10)의 주전극(11)은 변(S1)에 따라 마련되고, 주전극(12)은 변(S2)에 따라 마련되어 있다. 반도체 스위칭부(20)의 주전극(21)은 변(S3)에 따라 마련되고, 주전극(22)은 변(S4)에 따라 마련되어 있다.
반도체 장치(1)에서는 도 4에 도시하는 바와 같이, 변(S1)(또는 변(S2))에 따라 늘어나는 가상선(L1)과, 변(S3)(또는 변(S4))에 따라 늘어나는 가상선(L2)이 교차한다. 환언하면, 가상선(L1)과 가상선(L2)은 평행이 아니다. 이에 의해, 반도체 스위칭부(10)와 반도체 스위칭부(20)가 평행 배치되는 경우(즉, 가상선(L1)과 가상선(L2)이 평행한 경우)에 비하여 바이패스 콘덴서 경로(P1)를 단축할 수 있다. 이 때문에, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 억제할 수 있다. 따라서, 본 실시 형태에 의하면, 전원 회로의 오동작을 방지할 수 있다.
또한, 가상선(L1)과 가상선(L2)이 교차하는 각도(θ1)가 클수록 바이패스 콘덴서 경로(P1)의 길이가 짧아지고, 기생 인덕턴스가 억제된다. 그렇지만, 한편으로, 반도체 스위칭부(10)(구체적으로는 MOS-FET(16)의 소스 전극)와 반도체 스위칭부(20)(구체적으로는 GaN-HEMT(25)의 드레인 전극) 사이의 경로의 길이가 길어지기 때문에, 당해 경로의 기생 인덕턴스가 커져 버려, 전원 회로의 오동작의 원인이 된다. 이와 같은 사정을 고려하면, 각도(θ1)는 너무 커지지 않도록 할 필요가 있다. 구체적으로는 각도(θ1)는 30°이상 135°이하인 것이 바람직하고, 45°이상 90°이하인 것이 더욱 바람직하다. 본 실시 형태에서는 각도(θ1)는 약 45°이다.
이상 설명한 바와 같이, 본 실시 형태에 관한 반도체 장치(1)에서는 반도체 스위칭부(10)의 가상선(L1)과, 반도체 스위칭부(20)의 가상선(L2)이 교차하도록, 반도체 스위칭부(10)와 반도체 스위칭부(20)가 배치되어 있다. 이에 의해, 바이패스 콘덴서 경로를 단축하여 기생 인덕턴스를 억제할 수 있다. 따라서, 본 실시 형태에 의하면, 반도체 스위칭부(10, 20)를 갖는 전원 회로가 오동작하는 것을 방지할 수 있다.
또한, 도 5에 도시하는 바와 같이, 바이패스 콘덴서(80)는 전극(81)과 전극(82)을 잇는 가상선(L3)이 가상선(L1) 및 가상선(L2)과 교차하도록 배치되어 있다. 즉, 가상선(L3)은, 가상선(L1) 및 가상선(L2)의 어느 것과도 평행하지가 않고, 바이패스 콘덴서(80)가 바이패스 콘덴서 경로(P1)에 따라 배치되어 있다. 이에 의해, 바이패스 콘덴서 경로(P1)가 보다 짧아진다. 따라서, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 더욱 저감할 수 있다. 또한, 본 실시 형태에서는 가상선(L3)과 가상선(L1)이 교차하는 각도(θ2)는 약 90°이다.
또한, 도 1에 도시하는 바와 같이, 하이 사이드 스위치인 반도체 스위칭부(10)는 가상선(L1)이 기판변(2a)에 대해 개략 평행하게 되도록 배치되고, 로우 사이드 스위치인 반도체 스위칭부(20)는 가상선(L2)이 기판변(2a)에 대해 경사가 되도록 배치되어 있다. 그 결과, 절연 기판(2)의 상측 중앙 영역에서의 스페이스의 확보가 용이해진다. 이에 의해, 예를 들면, 도전 패턴부(55) 중, 주전극(22)에 접속된 금속 와이어(3)가 도전 패턴부(55)에 접속되는 경사 방향에 연재하는 영역의 폭광화(幅廣化)를 도모할 수 있고, 그에 의해, 바이패스 콘덴서 경로(P1)의 기생 인덕턴스를 더욱 저감할 수 있다.
또한, 전술한 바와 같이, 반도체 장치(1)는 좌우 대칭의 구성을 갖고 있다. 즉, 도 1에 도시하는 바와 같이, 반도체 스위칭부(10)와 반도체 스위칭부(30)는 도전 패턴부(55)를 끼우고 대칭으로 배치되고, 반도체 스위칭부(20)와 반도체 스위칭부(40)는 도전 패턴부(55)를 끼우고 대칭으로 배치되어 있다. 바이패스 콘덴서(80)와 바이패스 콘덴서(90)도, 도전 패턴부(55)를 끼우고 대칭으로 배치되어 있다. 그리고, 도전 패턴부(55)가 2개의 하프 브리지 회로에서 공용되고 있다. 이와 같이 반도체 장치(1)가 좌우 대칭으로 구성됨으로써, 도전 패턴부(55)를 폭넓게 할 수 있고, 바이패스 콘덴서 경로(P1, P2)의 기생 인덕턴스를 더욱 저감할 수 있다.
이상 본 실시 형태에 관한 반도체 장치에 관해 설명하였다. 또한, 본 발명에 관한 반도체 장치는 상술한 하프 브리지 회로로 한정되지 않고, 종속 접속된 반도체 스위칭 소자를 갖는 것이라면, 풀 브리지 회로나 푸시풀 회로 등의 다른 구성의 전원 회로에 적용하는 것도 가능하다.
상기한 기재에 의거하여, 당업자라면, 본 발명의 추가의 효과나 여러가지의 변형을 상도할지도 모르지만, 본 발명의 양태는 상술한 개개의 실시 형태로 한정되는 것이 아니다. 다른 실시 형태에 걸치는 구성 요소를 적절히 조합하여도 좋다. 특허청구의 범위에 규정된 내용 및 그 균등물로부터 도출되는 본 발명의 개념적인 사상과 취지를 일탈하지 않는 범위에서 여러 가지의 추가, 변경 및 부분적 삭제가 가능하다.
1 : 반도체 장치
2 : 절연 기판
2a, 2b : 기판변
3 : 금속 와이어
10, 20, 30, 40 : 반도체 스위칭부
11, 12, 21, 22, 31, 32, 41, 42 : 주전극
13, 23, 33, 43 : 제어 전극
15, 25, 35, 45 : GaN-HEMT
16, 26, 36, 46 : MOS-FET
51, 52, 53, 54, 55, 56, 57, 58, 59, 61, 62, 63, 64 : 도전 패턴부
80, 90 : 바이패스 콘덴서
81, 82, 91, 92 : 전극
95 : 수지 밀봉부
H1, H2 : 관통구멍
L1, L2, L3 : 가상선
N1, N2, N3, N4 : 노드
P1, P2 : 바이패스 콘덴서 경로
S1, S2, S3, S4 : 변
T1, T2, T3, T4, T5, T6, T7, T11, T12, T13, T14, T15, T16 : 단자

Claims (13)

  1. 절연 기판과,
    상기 절연 기판의 위에 형성된 제1의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제2의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제3의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제4의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제5의 도전 패턴부와,
    제1의 주전극 및 제2의 주전극을 가지며, 상기 제1의 도전 패턴부의 위에 배치된 제1의 반도체 스위칭부와,
    제3의 주전극 및 제4의 주전극을 가지며, 상기 제2의 도전 패턴부의 위에 배치된 제2의 반도체 스위칭부와,
    제1의 전극 및 제2의 전극을 갖는 바이패스 콘덴서를 구비하고,
    상기 제1의 반도체 스위칭부의 상기 제1의 주전극은 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제1의 반도체 스위칭부의 상기 제2의 주전극은 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제3의 주전극은 상기 제4의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제4의 주전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고, 상기 바이패스 콘덴서의 상기 제1의 전극은 상기 제3의 도전 패턴부에 전기적으로 접속되고, 상기 제2의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 제1의 반도체 스위칭부는 제1의 변과, 상기 제1의 변에 대향하는 제2의 변을 가지며, 상기 제2의 반도체 스위칭부는 제3의 변과, 상기 제3의 변에 대향하는 제4의 변을 가지며,
    상기 제1의 주전극은 상기 제1의 변에 따라 마련되고, 상기 제2의 주전극은 상기 제2의 변에 따라 마련되고, 상기 제3의 주전극은 상기 제3의 변에 따라 마련되고, 상기 제4의 주전극은 상기 제4의 변에 따라 마련되고,
    상기 제1의 변에 따라 늘어나는 제1의 가상선과, 상기 제3의 변에 따라 늘어나는 제2의 가상선이 교차하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 30°이상 135°이하인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°이상 90°이하인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1의 가상선과 상기 제2의 가상선이 교차하는 각도는 45°인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1의 반도체 스위칭부의 상기 제1의 주전극은, 상기 제3의 도전 패턴부를 통하여 고전압측 단자에 전기적으로 접속되고, 상기 제2의 반도체 스위칭부의 상기 제4의 주전극은, 상기 제5의 도전 패턴부를 통하여 저전압측 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 절연 기판은, 평면시하여 상기 고전압측 단자와 상기 저전압측 단자가 돌출하는 제1의 기판변과, 상기 제1의 기판변에 대향하는 제2의 기판변을 가지며,
    상기 제1의 반도체 스위칭부는 상기 제1의 가상선이 상기 제1의 기판변에 대해 평행하게 되도록 배치되고, 상기 제2의 반도체 스위칭부는 상기 제2의 가상선이 상기 제1의 기판변에 대해 경사가 되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 바이패스 콘덴서는 상기 제1의 전극과 상기 제2의 전극을 잇는 제3의 가상선이 상기 제1의 가상선 및 상기 제2의 가상선과 교차하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제3의 가상선이 상기 제2의 가상선과 교차하는 각도는 90°인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1의 반도체 스위칭부는
    상기 제1의 도전 패턴부의 위에 배치된 제1의 GaN-HEMT와,
    상기 제1의 GaN-HEMT의 위에 배치된 제1의 MOS-FET를 가지며,
    상기 제2의 반도체 스위칭부는
    상기 제2의 도전 패턴부의 위에 배치된 제2의 GaN-HEMT와,
    상기 제2의 GaN-HEMT의 위에 배치된 제2의 MOS-FET를 가지며,
    상기 제1의 GaN-HEMT의 게이트 전극은, 상기 제4의 도전 패턴부를 통하여 상기 제2의 주전극에 전기적으로 접속되고, 상기 제2의 GaN-HEMT의 게이트 전극은, 상기 제5의 도전 패턴부를 통하여 상기 제4의 주전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1의 GaN-HEMT 및 상기 제2의 GaN-HEMT는 노멀리 온형의 트랜지스터이고, 상기 제1의 MOS-FET 및 상기 제2의 MOS-FET는 노멀리 오프형의 트랜지스터인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 바이패스 콘덴서는 상기 제1의 반도체 스위칭부 및 상기 제2의 반도체 스위칭부와 함께 수지 밀봉되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 절연 기판의 위에 형성된 제6의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제7의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제8의 도전 패턴부와,
    상기 절연 기판의 위에 형성된 제9의 도전 패턴부와,
    제5의 주전극 및 제6의 주전극을 가지며, 상기 제6의 도전 패턴부의 위에 배치된 제3의 반도체 스위칭부와,
    제7의 주전극 및 제8의 주전극을 가지며, 상기 제7의 도전 패턴부의 위에 배치된 제4의 반도체 스위칭부를 더 구비하고,
    상기 제3의 반도체 스위칭부의 상기 제5의 주전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제3의 반도체 스위칭부의 상기 제6의 주전극은 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 반도체 스위칭부의 상기 제7의 주전극은 상기 제9의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 반도체 스위칭부의 상기 제8의 주전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 제1의 반도체 스위칭부와 상기 제3의 반도체 스위칭부는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되고, 상기 제2의 반도체 스위칭부와 상기 제4의 반도체 스위칭부는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    제3의 전극 및 제4의 전극을 갖는 다른 바이패스 콘덴서를 더 구비하고,
    상기 제3의 전극은 상기 제8의 도전 패턴부에 전기적으로 접속되고, 상기 제4의 전극은 상기 제5의 도전 패턴부에 전기적으로 접속되고,
    상기 바이패스 콘덴서와 상기 다른 바이패스 콘덴서는 상기 제5의 도전 패턴부를 끼우고 대칭으로 배치되어 있는 것을 특징으로 하는 반도체 장치.
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