JP4292652B2 - パワー半導体モジュール - Google Patents
パワー半導体モジュール Download PDFInfo
- Publication number
- JP4292652B2 JP4292652B2 JP27848799A JP27848799A JP4292652B2 JP 4292652 B2 JP4292652 B2 JP 4292652B2 JP 27848799 A JP27848799 A JP 27848799A JP 27848799 A JP27848799 A JP 27848799A JP 4292652 B2 JP4292652 B2 JP 4292652B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- pattern
- wiring conductor
- axis
- electrode pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Description
【０００１】
【発明の属する技術分野】
本発明はパワー半導体モジュールに関するものである。
【０００２】
【従来の技術】
図１５に、例えば特開平7-297362号公報に開示された、従来のパワー半導体モジュールの概略平面図を示す。図において、1は金属製の基板で、その上に絶縁層2を介して、電極パターン3、4、5が配置される。半導体装置6、7は対称軸線8に対して鏡面対称に配置される。半導体装置6、7は例えばIGBT9と、およびIGBT9と逆並列に接続されたダイオード10とからなる。各半導体素子の一方の面は直接第１電極パターン3と接続され、他方の面は、ボンディングワイヤ11を介して第２電極パターン4と接続される。第３電極パターン5は制御用端子との接続に用いられる。第１および第２電極パターン3、4は互いに平行で帯状の接続用導体12、13と接続される。このようにして半導体装置6、7は並列に接続される。図１５では、一対の接続用導体に対して、IGBT9およびダイオード10が各2個接続されているが、各4個接続された例を図１６に示す。
【０００３】
近年、IGBTのようなパワー半導体素子の高性能化が進み、スイッチング速度が高速化、ON電圧の低減が急速に進んでいる。回路インダクタンスの低減は、スイッチング時のサージ電圧低減のために重要であり、また、寄生インダクタンスの均等化は各半導体素子に流れる電流を均等化するために重要である。上述のように、従来のパワー半導体モジュールでは、接続用導体を平行平板状に配置して、さらに各素子を対称に配置することのより、回路の寄生インダクタンスを低減し、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを等しくしている。
【０００４】
【発明が解決しようとする課題】
モジュールに搭載するパワー半導体素子の定格電流とモジュール定格電流およびモジュールに内蔵するパワー半導体素子数、モジュールサイズや外部端子数等の関係や、組立性等の制約から、対称な配置ができない場合が多い。例えば、上述の従来のモジュールでは一対の接続用導体に接続する半導体素子の数が２個や４個の場合は対称配置が可能で、寄生インダクタンスを均等化できるが、一対の接続用導体に6つ以上の半導体素子を接続する場合を考えると、従来のように、全ての半導体素子に対する寄生インダクタンスを等しくするために、各半導体素子の配置、配線等の構成を対称に配置するのは非常に難しい。
【０００５】
通常、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化に注目して配線設計を行うと、回路全体のインダクタンスが大きくなったり、逆に、回路全体のインダクタンス低減に注目して設計すると、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスが不均等になりやすい。
【０００６】
本発明はこのような従来のパワー半導体モジュールの問題点に対してなされたものであり、半導体素子数やモジュールサイズ、組立性等の制約から全ての半導体素子が対称な配置にできない場合でも回路の寄生インダクタンスを低減でき、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できるパワー半導体モジュールを提供すること目的としている。
【０００７】
【課題を解決するための手段】
この発明に係るパワー半導体モジュールにおいては、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、外部端子近傍で軸線面に垂直な電流成分となる位置と、第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有する位置との距離が、２つの外部端子間の距離の２分の１よりも大きいものである。
【００１７】
また、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体は軸線と平行な部分を有するとともに、第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、第１電極配線導体の軸線と平行な部分の位置が軸線面から第２電極配線導体の外部端子側に偏っているものである。
【００１９】
さらに、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第２電極パターンが、それぞれの第１電極パターンと対になるよう基板の中心軸線近傍で別れており、第２電極パターンは、対応する第１電極パターン上のパワー半導体素子の第２電極と接続され、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、第１電極配線導体における外部接続端子近傍以外においても軸線面に直交する電流成分Ｌを有するよう第１電極配線導体を構成するとともに、第２電極配線導体における外部端子近傍以外においても軸線面に直交する電流成分が、電流成分Ｌと相互インダクタンスを有する位置に存在するよう第２配線導体を構成したものである。
【００２０】
また、上記したパワー半導体モジュールを複数個並べたものである。
【００２１】
【発明の実施の形態】
以下、この発明を各実施の形態にしたがって説明する。また、以下の例ではパワー半導体素子として、IGBTを用いたパワー半導体モジュールについて説明するが、これに限定されるものではなく、例えばMOS-FETのような他のパワー半導体素子を内蔵するモジュールであってもよい。また、通常、IGBTを内蔵するパワー半導体モジュールには、IGBTと逆並列に接続されたダイオードも内蔵する場合が多いが、ダイオードを内蔵する場合でも、本発明の実施の形態に大きな差異はないので、説明は省略する。
【００２２】
実施の形態１．
図１に本発明の実施の形態１のパワー半導体モジュールの主要部の概略斜視図を示す。また、図２(a)にはその平面図、図２(b)には断面図を示す。図２では、図１に示された構成要素のうちの、さらに主要な構成要素のみが示されている。また、図２には、説明のため、各IGBTには、番号が付してある。以下、図１および図２を用いて説明する。図において、1はモジュール底面に配置された基板で、モジュール外部でヒートシンク等と接続される。3は第１電極パターン（以下、コレクタパターンと称す）で、パワー半導体素子（IGBT）9は、コレクタパターン3上に搭載される。図では１つのコレクタパターン3上に３つのIGBT9が搭載されていが、搭載されるIGBTの数は2つでもよいし、４つ以上でもよい。また、図示していないが、IGBTモジュールでは通常、IGBT9と逆並列に接続されたダイオードが同じコレクタパターン3上に搭載される。
【００２３】
IGBT9は下面が第１電極（コレクタ電極）面となっており、コレクタパターン3とハンダ等で電気的に接続される。4は第２電極パターン（以下、エミッタパターンと称す）で、IGBT9上面の第２電極（エミッタ電極）面と、11のボンディングワイヤ（導線）によって接続される。IGBT9のコレクタパターン3との接続箇所（図ではIGBT9下面のコレクタ電極と同一箇所）、およびエミッタパターン4上のボンディングワイヤ11との接続箇所は、図中のモジュール底面と平行な軸線8に対してほぼ平行に配置されている。基板1とコレクタパターン3及びエミッタパターン4との間には、絶縁層2が介在する。また、図示していないが、パワー半導体素子が、IGBT等のトランジスタのような３端子素子の場合には、ゲート等の制御信号用配線が設けられる。
【００２４】
コレクタパターン3およびエミッタパターン4は、それぞれ第１電極配線導体12（以下、コレクタ配線導体と称す）および第２電極配線導体13（以下、エミッタ配線導体と称す）とハンダ等で接続される。図では、一対のコレクタ配線導体12とエミッタ配線導体13に、それぞれ2つのコレクタパターン3と、1つのエミッタパターン4が接続される構成となっている。コレクタ配線導体12およびエミッタ配線導体13は互いに平行平板状に対向しており、各配線導体の他方の端部は、モジュール外部に露出して、図示していないが、それぞれコレクタ外部端子およびエミッタ外部端子を構成する。
【００２５】
エミッタ配線導体13は基板に対して平行でかつエミッタパターン4およびIGBTの配列方向と平行な軸線に対して平行なアーム部14（第２電極アーム、以下エミッタアームと称す）を有している。エミッタ配線導体13とエミッタパターン4との接続箇所15は、エミッタパターン4上に配置された、IGBTのエミッタ電極との接続箇所（ボンディングワイヤ11との接続箇所）の配列の中間点（図２中A）に対して、IGBT3およびIGBT6側に偏った箇所に設けられ、エミッタ配線導体13の、軸線に平行な部位すなわちエミッタアーム14の他端16は、配列の中間点Aに対して、IGBT1およびIGBT4側に偏った箇所に設けられている。また、IGBTと、エミッタパターン4との接続箇所の配列の長さを、図２に示すように、一端の接続箇所の中心と、他端の接続箇所の中心を結ぶ距離（図中a）と定義すると、エミッタ配線導体13の軸線に平行な部位すなわちエミッタアーム14は、その距離の1/2以上の長さになるように構成されている。そのため、エミッタパターン4上の、ボンディングワイヤ11との3つの接続箇所のうち、2つはエミッタアーム14とエミッタパターン4が対向している領域に配置される構造となっている。さらにエミッタアーム14は、エミッタパターン4よりも幅が広く、エミッタパターン4と平行平板状に対向するのみでなく、コレクタパターン3とエミッタパターン4間の上方にまで張り出しており、その側面はコレクタパターン3に接近している。また、コレクタ配線導体12は、コレクタパターン3と接続されるコレクタアーム17を有しており、コレクタ配線導体12とコレクタパターン3との接続箇所18は、エミッタアーム14とエミッタパターン4との接続箇所15と、配列の中間点Aに対して反対側のIGBT1およびIGBT4に偏った箇所に設けてある。
【００２６】
本発明の実施の形態１によるパワー半導体モジュールは上述のような構成となっている。内部で複数の半導体素子が並列に接続されるモジュールでは、各並列素子に流れる電流を均一化するために、コレクタ配線導体12からコレクタパターン3、パワー半導体素子（IGBT）9、ボンディングワイヤ11、エミッタパターン4、エミッタ配線導体13に至る主回路について、各半導体素子（IGBT）に対する主回路インピーダンスを均等化する必要がある。主回路インピーダンスの均等化が不十分であれば、ある特定の素子に電流が集中し、各素子温度にアンバランスが発生して、熱サイクルに対する信頼性や、短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子破壊に至る場合がある。このように主回路インピーダンスのアンバランスは、モジュールの性能に大きな影響を与える重要な要因である。特に最近では、半導体素子の性能向上により、スイッチング速度が速くなり、主回路配線に寄生するインダクタンスの均等化がより重要になってきている。
【００２７】
本発明の効果について、図２を用いて説明する。図のコレクタアーム接続箇所18より流入する電流は、コレクタパターン3中を各IGBTに向かって流れる。各IGBTのコレクタ電極を抜けてエミッタ電極へ流れ出した電流は、ボンディングワイヤ11を介して、エミッタパターン4中を流れ、接続箇所15からエミッタアーム14を経てエミッタ外部端子に到達する。図にはそのような主な電流経路を太い矢印で示している。図に示すように、コレクタパターン3中を流れる電流方向には、軸線に垂直な成分（ボンディングワイヤ11に平行）と、軸線と平行な成分がある。また、エミッタパターン4中を流れる電流成分は、ほとんどが軸線に平行な成分であり、コレクタパターン3およびエミッタパターン4を流れる電流の、軸線方向成分の電流方向は、エミッタアーム14中を流れる電流と逆方向となっている。実施の形態１によるパワー半導体モジュールでは、エミッタアーム14は、軸線と平行で、その長さがエミッタパターン4上の、IGBTとの接続箇所の配列の長さの1/2以上になっている。このことによって、コレクタパターン3とエミッタアーム14間の相互インダクタンスが大きくなり、両導体中を流れる電流が互いの磁束を相殺するように作用するので、IGBT3およびIGBT6に対する寄生インダクタンスが小さくなる。さらにエミッタアーム14の幅が広く、その側面が、コレクタパターン3に接近するよう張り出している。このことによってさらにコレクタパターン3とエミッタアーム14間の相互インダクタンスが有効に作用する。
【００２８】
また、IGBT1およびIGBT4からボンディングワイヤ11を通って、エミッタパターン4中を流れる電流に対しては、エミッタアーム14がエミッタパターン4と対向してかつ逆方向に電流が流れるので、コレクタパターン3とエミッタアーム14の場合と同様に、相互インダクタンスにより、寄生インダクタンスが低減される。エミッタアーム14の最適幅、最適位置は、半導体素子の配置、エミッタパターン4、コレクタパターン3等の他の各部材との位置関係等により決定される。このように、本発明のパワー半導体モジュールによれば、エミッタアームとコレクタパターンおよびエミッタパターン間の相互インダクタンスを利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できる。
【００２９】
実施の形態２．
図３は本発明の実施の形態２によるパワー半導体モジュールを示す斜視図である。図において、２枚の絶縁層2を軸線8を隔てて並べて設け、同一の絶縁層2上に１つのコレクタパターン3及び１つエミッタパターン4が配置されてある。すなわち、図１におけるエミッタパターン４が軸線8を中央にして分かれて２つのエミッタパターン4になっており、軸線8を中心にして左右それぞれの部材が対称となるよう配置されている。２つのエミッタパターン4にそれぞれ接続されるようにエミッタ配線導体13は軸線8に平行な部位であるエミッタアーム14を２つ有しており、それぞれがコレクタパターン3側に張り出している。またそれぞれのエミッタアーム14の長さは、IGBTと、エミッタパターン4との接続箇所の配列の長さの1/2以上になっている。図では、コレクタ配線導体およびコレクタアームは図１と同様であるため省略している。図のような構成にすることにより、図１のものと同様な効果が得られる。
【００３０】
実施の形態３．
図４は本発明の実施の形態３のパワー半導体モジュールを示す図である。図４(a)は、パワー半導体素子の配列に平行な軸線方向から見た側面図であり、図４(b)は軸線を含む面での断面図である。図のように、エミッタアーム14の幅をさらに広くし、コレクタパターン3と対向させることにより、エミッタアーム14とコレクタパターン3間の相互インダクタンスをさらに大きくすることができる。
【００３１】
実施の形態４．
図５は、本発明の実施の形態４のパワー半導体モジュールを示す平面図および側面図である。また、本実施の形態４は実施の形態３の変形例であり、エミッタアーム14がコレクタパターン3側に張り出しているが、コレクタパターン3とエミッタパターン4間にのみに配置されている。エミッタアーム14の最適幅、最適位置は、半導体素子の配置、エミッタパターン4、コレクタパターン3等の他の各部材との位置関係等により決定される。このように、本発明のパワー半導体モジュールによれば、エミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスを利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できる。
【００３２】
実施の形態５．
図６に、本発明の実施の形態５のパワー半導体モジュールを示す。これまでの実施の形態で述べたように、本発明によるパワー半導体モジュールでは、主配線導体のアームとコレクタパターンおよびエミッタパターン間の相互インダクタンスの作用を利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化している。この目的のためには、アームと各電極パターン間の距離はできるだけ近いほどよい。アームと電極パターン間の高さ方向の距離を制限するものは、ボンディングワイヤであり、コレクタアームとボンディングワイヤ間の距離としては、モジュールの定格電圧に応じた絶縁距離を確保する必要がある。したがって、ボンディングワイヤにできるだけ近づけて、各電極パターンとの相互インダクタンスを大きくするには、電位が等しい、エミッタアームの方が好適である。これまでの実施の形態では、そのような視点に基づき、電極パターンとエミッタアーム間の相互インダクタンスを利用する構成になっている。また、これまでの実施の形態では、コレクタアームとエミッタアームの高さ方向の配置としては、電極パターンとの相互インダクタンスが大きくなるように、エミッタアームの方が低く、電極パターンに近くなるように配置されている。
【００３３】
しかし、このような構成でなければ、効果が得られないわけではなく、モジュールの組立性や、その他の部品との相関から、上述ような構成ができない場合には、図６のように、エミッタアーム14よりもコレクタアーム17の方が電極パターン側に配置され、両アームが全体に両電極パターンから離れていても、アームの幅を広くする等、相互インダクタンスを確保する構成にすれば、相互インダクタンスによる回路の寄生インダクタンスを低減、および並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化する効果が得られる。
【００３４】
実施の形態６．
図７は本発明の実施の形態６によるパワー半導体モジュールを示す平面図および側面図である。図７に示すように、コレクタアーム17の一部をコレクタパターン3とエミッタパターン4間に配置し、コレクタ配線導体12とコレクタパターンとの接続個所をコレクタパターン3上のIGBTとの接続箇所（IGBT下面と同一箇所）の配列の中間点（図中A）よりも一端側に偏った箇所に設け、軸線に平行な部位すなわちコレクタアーム17の他端19が、配列の中間点Aの反対側に偏った箇所に設ける構成であっても、実施の形態５と同様に相互インダクタンスによる回路の寄生インダクタンスを低減、および並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化する効果が得られる。
【００３５】
実施の形態７．
図８に本発明の実施の形態７によるパワー半導体モジュールの主要部の斜視図を示す。図において、20はコレクタ（第１電極）外部端子、21はエミッタ（第２電極）外部端子であり、軸線8を含み基板1に垂直な面（軸線面と定義する）に対して鏡面対称な位置に配置されている。また、コレクタアーム17には、軸線8と平行な部位22と、軸線面に対して垂直な部位23が設けてある。コレクタアームの軸線と平行な部位の長さ（図中B）は、コレクタ外部端子20とエミッタ外部端子21間の距離（図中C）の1/2よりも長くなっている。エミッタアーム14、コレクタパターン3およびエミッタパターン4、IGBT、ボンディングワイヤ11等は図１と同様なので説明は省略する。
【００３６】
並列接続される各IGBTの回路配線上の寄生インダクタンスは、外部端子配置の影響も受ける。例えば、図８のように、コレクタ外部端子20とエミッタ外部端子21を結ぶ直線が軸線面に対して垂直方向に配置される場合がその例である。外部端子と各素子への配線との干渉について、図９を用いて説明する。図９は図８の平面図である。図９では、図８に示された構成要素のうちの、さらに主要な構成要素のみが示されている。図には電流経路も太い矢印で示している。
【００３７】
コレクタ外部端子20およびエミッタ外部端子21は、端子間の絶縁距離確保のために、一定の空間距離および沿面距離を確保する必要がある。このような配置では、モジュール内部で必然的に図で示すような、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分が発生する（ダイオード内蔵モジュールでは、ダイオードに電流が流れる時は、その方向が逆になる）。一方、各パワー半導体素子は、軸線に対して鏡面対称に配置されており、図のようにコレクタアーム17が左右のコレクタパターン3に接続される場合、軸線面に対して垂直な部位を設ける必要がある。この部位は、先に述べた、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分と平行であり、相互インダクタンスが存在する。図９の場合、左側のコレクタパターン3と接続されるコレクタアーム17には、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分と、逆方向の電流が流れ、右側のコレクタパターン3と接続されるコレクタアーム17には、同方向の電流が流れる。したがって、コレクタ外部端子20から左側のコレクタパターン3を経由してエミッタパターン4からエミッタ外部端子21へ至る回路の寄生インダクタンスの方が、右側のコレクタパターン3を経由してエミッタパターン4からエミッタ外部端子21へ至る回路寄生インダクタンスよりも小さくなる。この結果、左側のコレクタパターン3に搭載された半導体素子に電流が集中しやすくなる。本実施の形態７によるパワー半導体モジュールは、このようなコレクタアーム17を含むコレクタ配線導体12の形状に起因する寄生インダクタンスのアンバランスを解消するためになされたものであり、上記実施例で述べてきた、各半導体素子への寄生インダクタンスを均等化するために構成されたエミッタアーム4による、回路の寄生インダクタンスの低減、並列接続される各半導体素子の並列配線の均等化という効果を損なうことない、モジュール内の主回路配線構造を得るものである。
【００３８】
本実施の形態７によるパワー半導体モジュールでは、コレクタアーム17に設けられた、軸線面に対して垂直な部位の位置を、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分が含まれる導体位置から、Ｂで示すように一定距離離して配置している。コレクタアーム17の軸線面に垂直な部位とコレクタ配線導体12本体とは、軸線に平行な部位が介在し、導通状態を確保している。この距離は、Ｃで示す外部端子間距離の1/2以上確保することで寄生インダクタンス不均等を十分抑制できることを、筆者らは３次元の電磁界解析等で確認した。さらにエミッタアーム14と平行に対向する、コレクタアーム17の部位の幅は、エミッタアームよりも狭くなっている。これは、エミッタアーム14は、コレクタパターン3との相互インダクタンスを大きくするために、幅が広く、その側面がコレクタパターン3と接近する構造になっているが、同様にコレクタアーム17の前記部位の幅を広くすると、その幅に応じて右側のコレクタパターン3を経由する電流経路と、左側のコレクタパターン3を経由する電流経路の差が大きくなって、インダクタンスおよび抵抗成分により、図の右側のコレクタパターン3上に配置された各IGBTに対する寄生インピーダンスが大きくなる。したがって、コレクタアーム17の、エミッタアーム14と平行な部位の幅は、許容電流容量を考慮した上で、できる限り狭い方がよい。以上のような、コレクタ配線導体12、コレクタアーム17の形状は、これまでの実施の形態で述べた、エミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスによる、低インダクタンス化および、並列接続された各パワー半導体素子に対する各並列回路配線上の寄生インダクタンスの均等化の効果を損ねるものではない。このように実施の形態７によれば、図８、９のような外部端子、半導体素子配置でも、寄生インダクタンスを均等化できる構造が可能である。
【００３９】
実施の形態８．
図１０は実施の形態８によるパワー半導体モジュールを示す斜視図である。コレクタアーム17の、軸線に平行な部位の配置を、図１０のようにエミッタ外部端子21側に片寄って配置することによっても、左右のコレクタパターン3に対する寄生インダクタンスを均等化することができる。この場合、実施の形態７（図９）のパワー半導体モジュールのように、コレクタアーム17の、軸線に平行な部位22の長さを、コレクタ外部端子20とエミッタ外部端子21間の距離の1/2以上に設定する必要はない。
【００４０】
実施の形態９．
図１１は、本発明の実施の形態９によるパワー半導体モジュールを示す斜視図である。コレクタアームを含むコレクタ配線導体形状に起因する左右のコレクタパターンを経由する回路上の寄生インダクタンスのアンバランスを、エミッタアームを含むエミッタ配線導体形状に起因する左右のコレクタパターンを経由する回路上の寄生インダクタンスのアンバランスを利用して、互いに相殺させることによってバランスさせることができる。図１１において、図３と同様、二組みのコレクタパターン3とエミッタパターン4の対が、軸線8に対して、対称に配置されており、軸線8と平行なエミッタアーム14は、軸線8に対して対称に配置されている左右それぞれのエミッタパターン4上に配置され、同一のコレクタパターン3上で並列に接続される各半導体素子に対する並列配線の寄生インダクタンスが均等化される。また、エミッタアーム14は軸線面に対して垂直な部分24を有しており、この部分はコレクタアーム17の軸線面に垂直な部位23と平行に対向している。エミッタアーム14の軸線面に対して垂直な部分と、軸線面に対して左右に配置される軸線に対して平行な２つの部分が、並列に接続されるような構成になっている。
【００４１】
本実施の形態９のパワー半導体モジュールは以上のような構成になっている。コレクタ外部端子20から、コレクタパターン3までの主回路配線上の寄生インダクタンスを考えると、図９で述べたように、コレクタ配線導体12およびエミッタ配線導体13中の、コレクタ外部端子20から、エミッタ外部端子21へ向かう電流成分と、コレクタアーム17の軸線面に垂直な部位23との相互インダクタンスにより、左側のコレクタパターン3を通って、エミッタパターン4、エミッタ外部端子21へ至る主回路上の寄生インダクタンスの方が、右側のコレクタパターン3を通る主回路上の寄生インダクタンスより小さくなる。一方、エミッタパターン4からエミッタ外部端子21までの主回路配線上の寄生インダクタンスを考えると、コレクタアーム17の場合とは逆で、左側のエミッタパターン4と接続されるエミッタアーム14の、軸線面と垂直な部位を流れる電流と、コレクタ配線導体12およびエミッタ配線導体13中の、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分とは同方向であり、右側のエミッタパターン4と接続されるエミッタアーム14の、軸線面と垂直な部位を流れる電流は逆方向となっている。したがって、エミッタパターン4からエミッタ外部端子21へ至る主回路上の寄生インダクタンスは、右側のエミッタパターン4を経由する電流経路の方が小さくなる。このように、コレクタ外部端子20から、コレクタパターン3へ至る主回路上の寄生インダクタンスのアンバランスと、エミッタパターン4からエミッタ外部端子21へ至る主回路上のアンバランスとを相殺させることにより、軸線に対して、左右に配置された、各半導体素子に対する並列回路上の寄生インダクタンスを均等化することができる。
【００４２】
実施の形態.１０．
図１２は、本発明の実施の形態１０のパワー半導体モジュールを示す平面図および側面図である。これまで述べてきた実施の形態では、エミッタアーム接続点と、コレクタアーム接続点が、パワー半導体素子の配列の中間点に対して、互いに反対側に配置されていた。しかし、モジュールの組立性や他の部品配置との関係上、このような配置ができず、コレクタアームおよびエミッタアームの接続点を同じ側に設ける必要がある場合は、例えば、図１２のような構成にすることにより、回路インダクタンスの低減と、各半導体素子に対する寄生インダクタンスの均等化が可能である。図において、コレクタパターン3、コレクタパターン3上のIGBT1〜6、エミッタパターン4、エミッタ配線導体12等については図１と同様なので、説明は省略する。
【００４３】
図１２では、コレクタアーム17が、コレクタパターン3上で、軸線8と平行な部分を有するとともに、コレクタアーム17とコレクタパターン3の接続点18が半導体素子配列の中間点Aに対して、エミッタアーム接続点15と同じ側に配置されている。また、軸線8と平行でコレクタパターン3上に配置されるコレクタアーム17の他端19は、コレクタアーム接続点18の反対側に配置されている。
【００４４】
このような構成での効果について説明する。図１２には各導体中の主な電流経路を示している。また、各IGBTには図２と同様に、番号がつけてある。このように図１２に示す構造では、コレクタアーム17とコレクタパターン3、およびエミッタアーム14とエミッタパターン4中の電流方向は互いに逆で、相互インダクタンスにより、寄生インダクタンスが低減される。コレクタアーム17の、軸線8と平行な部分が、コレクタパターン3上ではなく、例えばエミッタアーム14上に配置されると、コレクタパターン3中の電流による磁束と相殺する磁束を発生できる電流成分がなくなり、IGBT1およびIGBT4に対する寄生インダクタンスが大きくなる。この構造では、コレクタ配線導体12から、各IGBTを通って、エミッタ配線導体まで至る電流経路長は、例えば、図１の場合に比べ、長くなっている。しかし、エミッタアーム14がコレクタパターン3とエミッタパターン4間に有って、その側面がコレクタアーム17に接近しているので、アーム間の相互インダクタンスにより、寄生インダクタンスが低減されるので、このように電流経路長が長くなっても、回路のインダクタンスをそれほど大きくすることなく、各IGBTに対する寄生インダクタンスを均等化できる。また、エミッタパターン4とコレクタパターン3間に配置されるアームは、必ずしもエミッタアーム14である必要はなく、コレクタアーム17であってもよい。
【００４５】
実施の形態１１．
図１３は本発明による実施の形態１１のパワー半導体モジュールを示す平面図および断面図である。これまでの実施の形態では、一対のコレクタおよびエミッタ配線導体に対して、２つのコレクタパターンと1つのエミッタパターンが接続される例について説明したが、本発明によるパワー半導体モジュールの構成はこれに限定されるものではない。図１３に示す例では、コレクタ配線導体12と、3つのIGBT9を搭載する１つのコレクタパターン3が接続され、エミッタ配線導体13と、IGBTのエミッタ電極とボンディングワイヤによって接続される１つのエミッタパターン4が接続される構成となっている。実施の形態１と同様、エミッタアーム14がエミッタパターン4の軸線８と平行な部分を有し、しかもコレクタパターン3に張り出している。また、エミッタ配線導体13とエミッタパターン4との接続点は、エミッタパターン4上の、エミッタ電極から配線が接続されている接続点の配列の中間点から偏った点となっており、コレクタ配線導体12とコレクタパターン3の接続点も、３つのIGBT9の配列の中央から軸線８と平行な方向の一方の方向に偏った点になっている。このような構成であっても、他の実施の形態と同様にエミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスの効果が得られ、回路の寄生インダクタンスの低減および、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化が可能である。
【００４６】
また、コレクタ配線導体とコレクタパターンとの接続構造については、コレクタパターンをコレクタ配線導体が接続される部分で分離して第２のコレクタパターンを設けて、コレクタ配線導体と第２のコレクタパターンが直接接続され、第２のコレクタパターンとパワー半導体素子IGBTを搭載する第１のコレクタパターンとが、ボンディングワイヤ等で接続されてもよい。また、コレクタ配線導体とパワー半導体素子を搭載するコレクタパターンとが、ボンディングワイヤで接続される構造でもよい。この時、パワー半導体素子を搭載するコレクタパターン上のコレクタ配線導体と接続される導体との接続点が、実施の形態１で述べたように、パワー半導体素子の配列の中間点に対して、エミッタアームの接続点と反対側に配置されれば、回路の寄生インダクタンスの低減および、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化が可能である。
【００４７】
実施の形態１２．
図１４は本発明による実施の形態１２のパワー半導体モジュールを示す平面図である。これまでの実施の形態では、一対のコレクタ配線導体およびエミッタ配線導体と接続される各構成要素の構造について述べた。モジュール定格電流が大きく、複数の外部接続端子対が必要な場合は、これまでの実施の形態で述べた構成からなるユニットをモジュール内に複数個配置すればよい。そのような実施の形態によるパワー半導体モジュールの平面図を図１４に示す。図では、基板1上に図８に示した構成からなるユニット25、26が配置されているが、他の実施の形態で述べた構成によるユニットであってもよい。また、図では２つのユニットが設けられているが、さらに電流容量が大きくなる場合には、３つ以上設けられていてもよい。このようにすることによって、大容量のモジュールであっても、回路のインダクタンスが低く、かつ並列接続される各パワー半導体素子に対する並列回路配線上の寄生インダクタンスが均等化された、パワー半導体モジュールが得られる。
【００４８】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００４９】
基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、外部端子近傍で軸線面に垂直な電流成分となる位置と、第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有する位置との距離が、２つの外部端子間の距離の２分の１よりも大きくしたので、２つの外部接続端子間の距離が離れているものでも、寄生インダクタンスを低減、均等化でき、信頼性の高いパワー半導体モジュールが得られる。
【００５８】
また、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体は軸線と平行な部分を有するとともに、第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、第１電極配線導体の軸線と平行な部分の位置が軸線面から第２電極配線導体の外部端子側に偏らせたので、２つの外部接続端子間の距離が離れているもので、上記２つの直交した電流成分の距離を離さなくても、有効に寄生インダクタンスを低減、均等化できる。
【００６０】
さらに、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第２電極パターンが、それぞれの第１電極パターンと対になるよう基板の中心軸線近傍で別れており、第２電極パターンは、対応する第１電極パターン上のパワー半導体素子の第２電極と接続され、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、第１電極配線導体における外部接続端子近傍以外においても軸線面に直交する電流成分Ｌを有するよう第１電極配線導体を構成するとともに、第２電極配線導体における外部端子近傍以外においても軸線面に直交する電流成分が、電流成分Ｌと相互インダクタンスを有する位置に存在するよう第２配線導体を構成したので、２つの外部接続端子間距離が離れているものでも、より確実に寄生インダクタンスを低減、均等化できる。
【００６１】
さらに、上記のパワー半導体モジュールをユニットとして、複数のユニットを並べたので、より多くのパワー半導体素子を１個のモジュールとすることで、大容量のパワー半導体モジュールが、全てのパワー半導体素子について均等に動作し、信頼性の高いものが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるパワー半導体モジュールの斜視図である。
【図２】この発明の実施の形態１によるパワー半導体モジュールの平面図および断面図である。
【図３】この発明の実施の形態２によるパワー半導体モジュールを示す斜視図である。
【図４】この発明の実施の形態３によるパワー半導体モジュールを示す側面図および断面図である。
【図５】この発明の実施の形態４によるパワー半導体モジュールを示す平面図および側面図である。
【図６】この発明の実施の形態５によるパワー半導体モジュールを示す側面図および断面図である。
【図７】この発明の実施の形態６によるパワー半導体モジュールを示す平面図および側面図である。
【図８】この発明の実施の形態７によるパワー半導体モジュールを示す斜視図である。
【図９】この発明の実施の形態７によるパワー半導体モジュールを示す平面図である。
【図１０】この発明の実施の形態８によるパワー半導体モジュールを示す斜視図である。
【図１１】この発明の実施の形態９によるパワー半導体モジュールを示す斜視図である。
【図１２】この発明の実施の形態１０によるパワー半導体モジュールを示す平面図および側面図である。
【図１３】この発明の実施の形態１１によるパワー半導体モジュールを示す平面図および断面図である。
【図１４】この発明の実施の形態１２によるパワー半導体モジュールを示す平面図である。
【図１５】従来のパワー半導体モジュールを示す平面図である。
【図１６】従来のパワー半導体モジュールの別の構成を示す平面図である。
【符号の説明】
１：基板 ３：第１電極パターン
４：第２電極パターン ８：軸線
９：パワー半導体素子（IGBT） １１：導線
１２：第１電極配線導体 １３：第２電極配線導体
１４：第２電極（エミッタ）アーム
１５：第２電極（エミッタ）配線接続箇所
１７：第１電極（コレクタ）アーム
１８：第１電極（コレクタ）配線接続箇所
２０：第１電極（コレクタ）外部端子
２１：第２電極（エミッタ）外部端子
２５、２６：ユニット
【発明の属する技術分野】
本発明はパワー半導体モジュールに関するものである。
【０００２】
【従来の技術】
図１５に、例えば特開平7-297362号公報に開示された、従来のパワー半導体モジュールの概略平面図を示す。図において、1は金属製の基板で、その上に絶縁層2を介して、電極パターン3、4、5が配置される。半導体装置6、7は対称軸線8に対して鏡面対称に配置される。半導体装置6、7は例えばIGBT9と、およびIGBT9と逆並列に接続されたダイオード10とからなる。各半導体素子の一方の面は直接第１電極パターン3と接続され、他方の面は、ボンディングワイヤ11を介して第２電極パターン4と接続される。第３電極パターン5は制御用端子との接続に用いられる。第１および第２電極パターン3、4は互いに平行で帯状の接続用導体12、13と接続される。このようにして半導体装置6、7は並列に接続される。図１５では、一対の接続用導体に対して、IGBT9およびダイオード10が各2個接続されているが、各4個接続された例を図１６に示す。
【０００３】
近年、IGBTのようなパワー半導体素子の高性能化が進み、スイッチング速度が高速化、ON電圧の低減が急速に進んでいる。回路インダクタンスの低減は、スイッチング時のサージ電圧低減のために重要であり、また、寄生インダクタンスの均等化は各半導体素子に流れる電流を均等化するために重要である。上述のように、従来のパワー半導体モジュールでは、接続用導体を平行平板状に配置して、さらに各素子を対称に配置することのより、回路の寄生インダクタンスを低減し、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを等しくしている。
【０００４】
【発明が解決しようとする課題】
モジュールに搭載するパワー半導体素子の定格電流とモジュール定格電流およびモジュールに内蔵するパワー半導体素子数、モジュールサイズや外部端子数等の関係や、組立性等の制約から、対称な配置ができない場合が多い。例えば、上述の従来のモジュールでは一対の接続用導体に接続する半導体素子の数が２個や４個の場合は対称配置が可能で、寄生インダクタンスを均等化できるが、一対の接続用導体に6つ以上の半導体素子を接続する場合を考えると、従来のように、全ての半導体素子に対する寄生インダクタンスを等しくするために、各半導体素子の配置、配線等の構成を対称に配置するのは非常に難しい。
【０００５】
通常、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化に注目して配線設計を行うと、回路全体のインダクタンスが大きくなったり、逆に、回路全体のインダクタンス低減に注目して設計すると、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスが不均等になりやすい。
【０００６】
本発明はこのような従来のパワー半導体モジュールの問題点に対してなされたものであり、半導体素子数やモジュールサイズ、組立性等の制約から全ての半導体素子が対称な配置にできない場合でも回路の寄生インダクタンスを低減でき、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できるパワー半導体モジュールを提供すること目的としている。
【０００７】
【課題を解決するための手段】
この発明に係るパワー半導体モジュールにおいては、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、外部端子近傍で軸線面に垂直な電流成分となる位置と、第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有する位置との距離が、２つの外部端子間の距離の２分の１よりも大きいものである。
【００１７】
また、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体は軸線と平行な部分を有するとともに、第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、第１電極配線導体の軸線と平行な部分の位置が軸線面から第２電極配線導体の外部端子側に偏っているものである。
【００１９】
さらに、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第２電極パターンが、それぞれの第１電極パターンと対になるよう基板の中心軸線近傍で別れており、第２電極パターンは、対応する第１電極パターン上のパワー半導体素子の第２電極と接続され、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、第１電極配線導体における外部接続端子近傍以外においても軸線面に直交する電流成分Ｌを有するよう第１電極配線導体を構成するとともに、第２電極配線導体における外部端子近傍以外においても軸線面に直交する電流成分が、電流成分Ｌと相互インダクタンスを有する位置に存在するよう第２配線導体を構成したものである。
【００２０】
また、上記したパワー半導体モジュールを複数個並べたものである。
【００２１】
【発明の実施の形態】
以下、この発明を各実施の形態にしたがって説明する。また、以下の例ではパワー半導体素子として、IGBTを用いたパワー半導体モジュールについて説明するが、これに限定されるものではなく、例えばMOS-FETのような他のパワー半導体素子を内蔵するモジュールであってもよい。また、通常、IGBTを内蔵するパワー半導体モジュールには、IGBTと逆並列に接続されたダイオードも内蔵する場合が多いが、ダイオードを内蔵する場合でも、本発明の実施の形態に大きな差異はないので、説明は省略する。
【００２２】
実施の形態１．
図１に本発明の実施の形態１のパワー半導体モジュールの主要部の概略斜視図を示す。また、図２(a)にはその平面図、図２(b)には断面図を示す。図２では、図１に示された構成要素のうちの、さらに主要な構成要素のみが示されている。また、図２には、説明のため、各IGBTには、番号が付してある。以下、図１および図２を用いて説明する。図において、1はモジュール底面に配置された基板で、モジュール外部でヒートシンク等と接続される。3は第１電極パターン（以下、コレクタパターンと称す）で、パワー半導体素子（IGBT）9は、コレクタパターン3上に搭載される。図では１つのコレクタパターン3上に３つのIGBT9が搭載されていが、搭載されるIGBTの数は2つでもよいし、４つ以上でもよい。また、図示していないが、IGBTモジュールでは通常、IGBT9と逆並列に接続されたダイオードが同じコレクタパターン3上に搭載される。
【００２３】
IGBT9は下面が第１電極（コレクタ電極）面となっており、コレクタパターン3とハンダ等で電気的に接続される。4は第２電極パターン（以下、エミッタパターンと称す）で、IGBT9上面の第２電極（エミッタ電極）面と、11のボンディングワイヤ（導線）によって接続される。IGBT9のコレクタパターン3との接続箇所（図ではIGBT9下面のコレクタ電極と同一箇所）、およびエミッタパターン4上のボンディングワイヤ11との接続箇所は、図中のモジュール底面と平行な軸線8に対してほぼ平行に配置されている。基板1とコレクタパターン3及びエミッタパターン4との間には、絶縁層2が介在する。また、図示していないが、パワー半導体素子が、IGBT等のトランジスタのような３端子素子の場合には、ゲート等の制御信号用配線が設けられる。
【００２４】
コレクタパターン3およびエミッタパターン4は、それぞれ第１電極配線導体12（以下、コレクタ配線導体と称す）および第２電極配線導体13（以下、エミッタ配線導体と称す）とハンダ等で接続される。図では、一対のコレクタ配線導体12とエミッタ配線導体13に、それぞれ2つのコレクタパターン3と、1つのエミッタパターン4が接続される構成となっている。コレクタ配線導体12およびエミッタ配線導体13は互いに平行平板状に対向しており、各配線導体の他方の端部は、モジュール外部に露出して、図示していないが、それぞれコレクタ外部端子およびエミッタ外部端子を構成する。
【００２５】
エミッタ配線導体13は基板に対して平行でかつエミッタパターン4およびIGBTの配列方向と平行な軸線に対して平行なアーム部14（第２電極アーム、以下エミッタアームと称す）を有している。エミッタ配線導体13とエミッタパターン4との接続箇所15は、エミッタパターン4上に配置された、IGBTのエミッタ電極との接続箇所（ボンディングワイヤ11との接続箇所）の配列の中間点（図２中A）に対して、IGBT3およびIGBT6側に偏った箇所に設けられ、エミッタ配線導体13の、軸線に平行な部位すなわちエミッタアーム14の他端16は、配列の中間点Aに対して、IGBT1およびIGBT4側に偏った箇所に設けられている。また、IGBTと、エミッタパターン4との接続箇所の配列の長さを、図２に示すように、一端の接続箇所の中心と、他端の接続箇所の中心を結ぶ距離（図中a）と定義すると、エミッタ配線導体13の軸線に平行な部位すなわちエミッタアーム14は、その距離の1/2以上の長さになるように構成されている。そのため、エミッタパターン4上の、ボンディングワイヤ11との3つの接続箇所のうち、2つはエミッタアーム14とエミッタパターン4が対向している領域に配置される構造となっている。さらにエミッタアーム14は、エミッタパターン4よりも幅が広く、エミッタパターン4と平行平板状に対向するのみでなく、コレクタパターン3とエミッタパターン4間の上方にまで張り出しており、その側面はコレクタパターン3に接近している。また、コレクタ配線導体12は、コレクタパターン3と接続されるコレクタアーム17を有しており、コレクタ配線導体12とコレクタパターン3との接続箇所18は、エミッタアーム14とエミッタパターン4との接続箇所15と、配列の中間点Aに対して反対側のIGBT1およびIGBT4に偏った箇所に設けてある。
【００２６】
本発明の実施の形態１によるパワー半導体モジュールは上述のような構成となっている。内部で複数の半導体素子が並列に接続されるモジュールでは、各並列素子に流れる電流を均一化するために、コレクタ配線導体12からコレクタパターン3、パワー半導体素子（IGBT）9、ボンディングワイヤ11、エミッタパターン4、エミッタ配線導体13に至る主回路について、各半導体素子（IGBT）に対する主回路インピーダンスを均等化する必要がある。主回路インピーダンスの均等化が不十分であれば、ある特定の素子に電流が集中し、各素子温度にアンバランスが発生して、熱サイクルに対する信頼性や、短絡耐量等に悪影響を及ぼしたり、極端な場合では、熱暴走による素子破壊に至る場合がある。このように主回路インピーダンスのアンバランスは、モジュールの性能に大きな影響を与える重要な要因である。特に最近では、半導体素子の性能向上により、スイッチング速度が速くなり、主回路配線に寄生するインダクタンスの均等化がより重要になってきている。
【００２７】
本発明の効果について、図２を用いて説明する。図のコレクタアーム接続箇所18より流入する電流は、コレクタパターン3中を各IGBTに向かって流れる。各IGBTのコレクタ電極を抜けてエミッタ電極へ流れ出した電流は、ボンディングワイヤ11を介して、エミッタパターン4中を流れ、接続箇所15からエミッタアーム14を経てエミッタ外部端子に到達する。図にはそのような主な電流経路を太い矢印で示している。図に示すように、コレクタパターン3中を流れる電流方向には、軸線に垂直な成分（ボンディングワイヤ11に平行）と、軸線と平行な成分がある。また、エミッタパターン4中を流れる電流成分は、ほとんどが軸線に平行な成分であり、コレクタパターン3およびエミッタパターン4を流れる電流の、軸線方向成分の電流方向は、エミッタアーム14中を流れる電流と逆方向となっている。実施の形態１によるパワー半導体モジュールでは、エミッタアーム14は、軸線と平行で、その長さがエミッタパターン4上の、IGBTとの接続箇所の配列の長さの1/2以上になっている。このことによって、コレクタパターン3とエミッタアーム14間の相互インダクタンスが大きくなり、両導体中を流れる電流が互いの磁束を相殺するように作用するので、IGBT3およびIGBT6に対する寄生インダクタンスが小さくなる。さらにエミッタアーム14の幅が広く、その側面が、コレクタパターン3に接近するよう張り出している。このことによってさらにコレクタパターン3とエミッタアーム14間の相互インダクタンスが有効に作用する。
【００２８】
また、IGBT1およびIGBT4からボンディングワイヤ11を通って、エミッタパターン4中を流れる電流に対しては、エミッタアーム14がエミッタパターン4と対向してかつ逆方向に電流が流れるので、コレクタパターン3とエミッタアーム14の場合と同様に、相互インダクタンスにより、寄生インダクタンスが低減される。エミッタアーム14の最適幅、最適位置は、半導体素子の配置、エミッタパターン4、コレクタパターン3等の他の各部材との位置関係等により決定される。このように、本発明のパワー半導体モジュールによれば、エミッタアームとコレクタパターンおよびエミッタパターン間の相互インダクタンスを利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できる。
【００２９】
実施の形態２．
図３は本発明の実施の形態２によるパワー半導体モジュールを示す斜視図である。図において、２枚の絶縁層2を軸線8を隔てて並べて設け、同一の絶縁層2上に１つのコレクタパターン3及び１つエミッタパターン4が配置されてある。すなわち、図１におけるエミッタパターン４が軸線8を中央にして分かれて２つのエミッタパターン4になっており、軸線8を中心にして左右それぞれの部材が対称となるよう配置されている。２つのエミッタパターン4にそれぞれ接続されるようにエミッタ配線導体13は軸線8に平行な部位であるエミッタアーム14を２つ有しており、それぞれがコレクタパターン3側に張り出している。またそれぞれのエミッタアーム14の長さは、IGBTと、エミッタパターン4との接続箇所の配列の長さの1/2以上になっている。図では、コレクタ配線導体およびコレクタアームは図１と同様であるため省略している。図のような構成にすることにより、図１のものと同様な効果が得られる。
【００３０】
実施の形態３．
図４は本発明の実施の形態３のパワー半導体モジュールを示す図である。図４(a)は、パワー半導体素子の配列に平行な軸線方向から見た側面図であり、図４(b)は軸線を含む面での断面図である。図のように、エミッタアーム14の幅をさらに広くし、コレクタパターン3と対向させることにより、エミッタアーム14とコレクタパターン3間の相互インダクタンスをさらに大きくすることができる。
【００３１】
実施の形態４．
図５は、本発明の実施の形態４のパワー半導体モジュールを示す平面図および側面図である。また、本実施の形態４は実施の形態３の変形例であり、エミッタアーム14がコレクタパターン3側に張り出しているが、コレクタパターン3とエミッタパターン4間にのみに配置されている。エミッタアーム14の最適幅、最適位置は、半導体素子の配置、エミッタパターン4、コレクタパターン3等の他の各部材との位置関係等により決定される。このように、本発明のパワー半導体モジュールによれば、エミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスを利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化できる。
【００３２】
実施の形態５．
図６に、本発明の実施の形態５のパワー半導体モジュールを示す。これまでの実施の形態で述べたように、本発明によるパワー半導体モジュールでは、主配線導体のアームとコレクタパターンおよびエミッタパターン間の相互インダクタンスの作用を利用して、回路の寄生インダクタンスを低減し、かつ並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化している。この目的のためには、アームと各電極パターン間の距離はできるだけ近いほどよい。アームと電極パターン間の高さ方向の距離を制限するものは、ボンディングワイヤであり、コレクタアームとボンディングワイヤ間の距離としては、モジュールの定格電圧に応じた絶縁距離を確保する必要がある。したがって、ボンディングワイヤにできるだけ近づけて、各電極パターンとの相互インダクタンスを大きくするには、電位が等しい、エミッタアームの方が好適である。これまでの実施の形態では、そのような視点に基づき、電極パターンとエミッタアーム間の相互インダクタンスを利用する構成になっている。また、これまでの実施の形態では、コレクタアームとエミッタアームの高さ方向の配置としては、電極パターンとの相互インダクタンスが大きくなるように、エミッタアームの方が低く、電極パターンに近くなるように配置されている。
【００３３】
しかし、このような構成でなければ、効果が得られないわけではなく、モジュールの組立性や、その他の部品との相関から、上述ような構成ができない場合には、図６のように、エミッタアーム14よりもコレクタアーム17の方が電極パターン側に配置され、両アームが全体に両電極パターンから離れていても、アームの幅を広くする等、相互インダクタンスを確保する構成にすれば、相互インダクタンスによる回路の寄生インダクタンスを低減、および並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化する効果が得られる。
【００３４】
実施の形態６．
図７は本発明の実施の形態６によるパワー半導体モジュールを示す平面図および側面図である。図７に示すように、コレクタアーム17の一部をコレクタパターン3とエミッタパターン4間に配置し、コレクタ配線導体12とコレクタパターンとの接続個所をコレクタパターン3上のIGBTとの接続箇所（IGBT下面と同一箇所）の配列の中間点（図中A）よりも一端側に偏った箇所に設け、軸線に平行な部位すなわちコレクタアーム17の他端19が、配列の中間点Aの反対側に偏った箇所に設ける構成であっても、実施の形態５と同様に相互インダクタンスによる回路の寄生インダクタンスを低減、および並列接続される各パワー半導体素子の並列配線における寄生インダクタンスを均等化する効果が得られる。
【００３５】
実施の形態７．
図８に本発明の実施の形態７によるパワー半導体モジュールの主要部の斜視図を示す。図において、20はコレクタ（第１電極）外部端子、21はエミッタ（第２電極）外部端子であり、軸線8を含み基板1に垂直な面（軸線面と定義する）に対して鏡面対称な位置に配置されている。また、コレクタアーム17には、軸線8と平行な部位22と、軸線面に対して垂直な部位23が設けてある。コレクタアームの軸線と平行な部位の長さ（図中B）は、コレクタ外部端子20とエミッタ外部端子21間の距離（図中C）の1/2よりも長くなっている。エミッタアーム14、コレクタパターン3およびエミッタパターン4、IGBT、ボンディングワイヤ11等は図１と同様なので説明は省略する。
【００３６】
並列接続される各IGBTの回路配線上の寄生インダクタンスは、外部端子配置の影響も受ける。例えば、図８のように、コレクタ外部端子20とエミッタ外部端子21を結ぶ直線が軸線面に対して垂直方向に配置される場合がその例である。外部端子と各素子への配線との干渉について、図９を用いて説明する。図９は図８の平面図である。図９では、図８に示された構成要素のうちの、さらに主要な構成要素のみが示されている。図には電流経路も太い矢印で示している。
【００３７】
コレクタ外部端子20およびエミッタ外部端子21は、端子間の絶縁距離確保のために、一定の空間距離および沿面距離を確保する必要がある。このような配置では、モジュール内部で必然的に図で示すような、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分が発生する（ダイオード内蔵モジュールでは、ダイオードに電流が流れる時は、その方向が逆になる）。一方、各パワー半導体素子は、軸線に対して鏡面対称に配置されており、図のようにコレクタアーム17が左右のコレクタパターン3に接続される場合、軸線面に対して垂直な部位を設ける必要がある。この部位は、先に述べた、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分と平行であり、相互インダクタンスが存在する。図９の場合、左側のコレクタパターン3と接続されるコレクタアーム17には、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分と、逆方向の電流が流れ、右側のコレクタパターン3と接続されるコレクタアーム17には、同方向の電流が流れる。したがって、コレクタ外部端子20から左側のコレクタパターン3を経由してエミッタパターン4からエミッタ外部端子21へ至る回路の寄生インダクタンスの方が、右側のコレクタパターン3を経由してエミッタパターン4からエミッタ外部端子21へ至る回路寄生インダクタンスよりも小さくなる。この結果、左側のコレクタパターン3に搭載された半導体素子に電流が集中しやすくなる。本実施の形態７によるパワー半導体モジュールは、このようなコレクタアーム17を含むコレクタ配線導体12の形状に起因する寄生インダクタンスのアンバランスを解消するためになされたものであり、上記実施例で述べてきた、各半導体素子への寄生インダクタンスを均等化するために構成されたエミッタアーム4による、回路の寄生インダクタンスの低減、並列接続される各半導体素子の並列配線の均等化という効果を損なうことない、モジュール内の主回路配線構造を得るものである。
【００３８】
本実施の形態７によるパワー半導体モジュールでは、コレクタアーム17に設けられた、軸線面に対して垂直な部位の位置を、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分が含まれる導体位置から、Ｂで示すように一定距離離して配置している。コレクタアーム17の軸線面に垂直な部位とコレクタ配線導体12本体とは、軸線に平行な部位が介在し、導通状態を確保している。この距離は、Ｃで示す外部端子間距離の1/2以上確保することで寄生インダクタンス不均等を十分抑制できることを、筆者らは３次元の電磁界解析等で確認した。さらにエミッタアーム14と平行に対向する、コレクタアーム17の部位の幅は、エミッタアームよりも狭くなっている。これは、エミッタアーム14は、コレクタパターン3との相互インダクタンスを大きくするために、幅が広く、その側面がコレクタパターン3と接近する構造になっているが、同様にコレクタアーム17の前記部位の幅を広くすると、その幅に応じて右側のコレクタパターン3を経由する電流経路と、左側のコレクタパターン3を経由する電流経路の差が大きくなって、インダクタンスおよび抵抗成分により、図の右側のコレクタパターン3上に配置された各IGBTに対する寄生インピーダンスが大きくなる。したがって、コレクタアーム17の、エミッタアーム14と平行な部位の幅は、許容電流容量を考慮した上で、できる限り狭い方がよい。以上のような、コレクタ配線導体12、コレクタアーム17の形状は、これまでの実施の形態で述べた、エミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスによる、低インダクタンス化および、並列接続された各パワー半導体素子に対する各並列回路配線上の寄生インダクタンスの均等化の効果を損ねるものではない。このように実施の形態７によれば、図８、９のような外部端子、半導体素子配置でも、寄生インダクタンスを均等化できる構造が可能である。
【００３９】
実施の形態８．
図１０は実施の形態８によるパワー半導体モジュールを示す斜視図である。コレクタアーム17の、軸線に平行な部位の配置を、図１０のようにエミッタ外部端子21側に片寄って配置することによっても、左右のコレクタパターン3に対する寄生インダクタンスを均等化することができる。この場合、実施の形態７（図９）のパワー半導体モジュールのように、コレクタアーム17の、軸線に平行な部位22の長さを、コレクタ外部端子20とエミッタ外部端子21間の距離の1/2以上に設定する必要はない。
【００４０】
実施の形態９．
図１１は、本発明の実施の形態９によるパワー半導体モジュールを示す斜視図である。コレクタアームを含むコレクタ配線導体形状に起因する左右のコレクタパターンを経由する回路上の寄生インダクタンスのアンバランスを、エミッタアームを含むエミッタ配線導体形状に起因する左右のコレクタパターンを経由する回路上の寄生インダクタンスのアンバランスを利用して、互いに相殺させることによってバランスさせることができる。図１１において、図３と同様、二組みのコレクタパターン3とエミッタパターン4の対が、軸線8に対して、対称に配置されており、軸線8と平行なエミッタアーム14は、軸線8に対して対称に配置されている左右それぞれのエミッタパターン4上に配置され、同一のコレクタパターン3上で並列に接続される各半導体素子に対する並列配線の寄生インダクタンスが均等化される。また、エミッタアーム14は軸線面に対して垂直な部分24を有しており、この部分はコレクタアーム17の軸線面に垂直な部位23と平行に対向している。エミッタアーム14の軸線面に対して垂直な部分と、軸線面に対して左右に配置される軸線に対して平行な２つの部分が、並列に接続されるような構成になっている。
【００４１】
本実施の形態９のパワー半導体モジュールは以上のような構成になっている。コレクタ外部端子20から、コレクタパターン3までの主回路配線上の寄生インダクタンスを考えると、図９で述べたように、コレクタ配線導体12およびエミッタ配線導体13中の、コレクタ外部端子20から、エミッタ外部端子21へ向かう電流成分と、コレクタアーム17の軸線面に垂直な部位23との相互インダクタンスにより、左側のコレクタパターン3を通って、エミッタパターン4、エミッタ外部端子21へ至る主回路上の寄生インダクタンスの方が、右側のコレクタパターン3を通る主回路上の寄生インダクタンスより小さくなる。一方、エミッタパターン4からエミッタ外部端子21までの主回路配線上の寄生インダクタンスを考えると、コレクタアーム17の場合とは逆で、左側のエミッタパターン4と接続されるエミッタアーム14の、軸線面と垂直な部位を流れる電流と、コレクタ配線導体12およびエミッタ配線導体13中の、コレクタ外部端子20からエミッタ外部端子21へ向かう電流成分とは同方向であり、右側のエミッタパターン4と接続されるエミッタアーム14の、軸線面と垂直な部位を流れる電流は逆方向となっている。したがって、エミッタパターン4からエミッタ外部端子21へ至る主回路上の寄生インダクタンスは、右側のエミッタパターン4を経由する電流経路の方が小さくなる。このように、コレクタ外部端子20から、コレクタパターン3へ至る主回路上の寄生インダクタンスのアンバランスと、エミッタパターン4からエミッタ外部端子21へ至る主回路上のアンバランスとを相殺させることにより、軸線に対して、左右に配置された、各半導体素子に対する並列回路上の寄生インダクタンスを均等化することができる。
【００４２】
実施の形態.１０．
図１２は、本発明の実施の形態１０のパワー半導体モジュールを示す平面図および側面図である。これまで述べてきた実施の形態では、エミッタアーム接続点と、コレクタアーム接続点が、パワー半導体素子の配列の中間点に対して、互いに反対側に配置されていた。しかし、モジュールの組立性や他の部品配置との関係上、このような配置ができず、コレクタアームおよびエミッタアームの接続点を同じ側に設ける必要がある場合は、例えば、図１２のような構成にすることにより、回路インダクタンスの低減と、各半導体素子に対する寄生インダクタンスの均等化が可能である。図において、コレクタパターン3、コレクタパターン3上のIGBT1〜6、エミッタパターン4、エミッタ配線導体12等については図１と同様なので、説明は省略する。
【００４３】
図１２では、コレクタアーム17が、コレクタパターン3上で、軸線8と平行な部分を有するとともに、コレクタアーム17とコレクタパターン3の接続点18が半導体素子配列の中間点Aに対して、エミッタアーム接続点15と同じ側に配置されている。また、軸線8と平行でコレクタパターン3上に配置されるコレクタアーム17の他端19は、コレクタアーム接続点18の反対側に配置されている。
【００４４】
このような構成での効果について説明する。図１２には各導体中の主な電流経路を示している。また、各IGBTには図２と同様に、番号がつけてある。このように図１２に示す構造では、コレクタアーム17とコレクタパターン3、およびエミッタアーム14とエミッタパターン4中の電流方向は互いに逆で、相互インダクタンスにより、寄生インダクタンスが低減される。コレクタアーム17の、軸線8と平行な部分が、コレクタパターン3上ではなく、例えばエミッタアーム14上に配置されると、コレクタパターン3中の電流による磁束と相殺する磁束を発生できる電流成分がなくなり、IGBT1およびIGBT4に対する寄生インダクタンスが大きくなる。この構造では、コレクタ配線導体12から、各IGBTを通って、エミッタ配線導体まで至る電流経路長は、例えば、図１の場合に比べ、長くなっている。しかし、エミッタアーム14がコレクタパターン3とエミッタパターン4間に有って、その側面がコレクタアーム17に接近しているので、アーム間の相互インダクタンスにより、寄生インダクタンスが低減されるので、このように電流経路長が長くなっても、回路のインダクタンスをそれほど大きくすることなく、各IGBTに対する寄生インダクタンスを均等化できる。また、エミッタパターン4とコレクタパターン3間に配置されるアームは、必ずしもエミッタアーム14である必要はなく、コレクタアーム17であってもよい。
【００４５】
実施の形態１１．
図１３は本発明による実施の形態１１のパワー半導体モジュールを示す平面図および断面図である。これまでの実施の形態では、一対のコレクタおよびエミッタ配線導体に対して、２つのコレクタパターンと1つのエミッタパターンが接続される例について説明したが、本発明によるパワー半導体モジュールの構成はこれに限定されるものではない。図１３に示す例では、コレクタ配線導体12と、3つのIGBT9を搭載する１つのコレクタパターン3が接続され、エミッタ配線導体13と、IGBTのエミッタ電極とボンディングワイヤによって接続される１つのエミッタパターン4が接続される構成となっている。実施の形態１と同様、エミッタアーム14がエミッタパターン4の軸線８と平行な部分を有し、しかもコレクタパターン3に張り出している。また、エミッタ配線導体13とエミッタパターン4との接続点は、エミッタパターン4上の、エミッタ電極から配線が接続されている接続点の配列の中間点から偏った点となっており、コレクタ配線導体12とコレクタパターン3の接続点も、３つのIGBT9の配列の中央から軸線８と平行な方向の一方の方向に偏った点になっている。このような構成であっても、他の実施の形態と同様にエミッタアーム14とコレクタパターン3およびエミッタパターン4間の相互インダクタンスの効果が得られ、回路の寄生インダクタンスの低減および、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化が可能である。
【００４６】
また、コレクタ配線導体とコレクタパターンとの接続構造については、コレクタパターンをコレクタ配線導体が接続される部分で分離して第２のコレクタパターンを設けて、コレクタ配線導体と第２のコレクタパターンが直接接続され、第２のコレクタパターンとパワー半導体素子IGBTを搭載する第１のコレクタパターンとが、ボンディングワイヤ等で接続されてもよい。また、コレクタ配線導体とパワー半導体素子を搭載するコレクタパターンとが、ボンディングワイヤで接続される構造でもよい。この時、パワー半導体素子を搭載するコレクタパターン上のコレクタ配線導体と接続される導体との接続点が、実施の形態１で述べたように、パワー半導体素子の配列の中間点に対して、エミッタアームの接続点と反対側に配置されれば、回路の寄生インダクタンスの低減および、並列接続される各パワー半導体素子の並列配線における寄生インダクタンスの均等化が可能である。
【００４７】
実施の形態１２．
図１４は本発明による実施の形態１２のパワー半導体モジュールを示す平面図である。これまでの実施の形態では、一対のコレクタ配線導体およびエミッタ配線導体と接続される各構成要素の構造について述べた。モジュール定格電流が大きく、複数の外部接続端子対が必要な場合は、これまでの実施の形態で述べた構成からなるユニットをモジュール内に複数個配置すればよい。そのような実施の形態によるパワー半導体モジュールの平面図を図１４に示す。図では、基板1上に図８に示した構成からなるユニット25、26が配置されているが、他の実施の形態で述べた構成によるユニットであってもよい。また、図では２つのユニットが設けられているが、さらに電流容量が大きくなる場合には、３つ以上設けられていてもよい。このようにすることによって、大容量のモジュールであっても、回路のインダクタンスが低く、かつ並列接続される各パワー半導体素子に対する並列回路配線上の寄生インダクタンスが均等化された、パワー半導体モジュールが得られる。
【００４８】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
【００４９】
基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、外部端子近傍で軸線面に垂直な電流成分となる位置と、第１電極配線導体の第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有する位置との距離が、２つの外部端子間の距離の２分の１よりも大きくしたので、２つの外部接続端子間の距離が離れているものでも、寄生インダクタンスを低減、均等化でき、信頼性の高いパワー半導体モジュールが得られる。
【００５８】
また、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、かつ第１電極配線導体は軸線と平行な部分を有するとともに、第１電極パターンとの接続点近傍で軸線面に直交した方向に電流成分を有するように構成され、第１電極配線導体の軸線と平行な部分の位置が軸線面から第２電極配線導体の外部端子側に偏らせたので、２つの外部接続端子間の距離が離れているもので、上記２つの直交した電流成分の距離を離さなくても、有効に寄生インダクタンスを低減、均等化できる。
【００６０】
さらに、基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、第１電極を第１電極パターンと電気的に接続して、軸線とほぼ平行に複数個並べ、第２電極と第２電極パターンを導線により接続したパワー半導体モジュールにおいて、一端が第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、基板の中心軸線近傍に、この中心軸線と軸線がほぼ平行になるよう第２電極パターンを配置し、かつ第２電極パターンの両側にそれぞれ第１電極パターンを配置して、それぞれの第１電極パターンの上にパワー半導体素子を複数個並べ、第２電極パターンが、それぞれの第１電極パターンと対になるよう基板の中心軸線近傍で別れており、第２電極パターンは、対応する第１電極パターン上のパワー半導体素子の第２電極と接続され、第１電極配線導体の外部接続端子近傍および第２電極配線導体の外部接続端子近傍では、軸線を含み基板に垂直な軸線面に直交する電流成分を有するように、第１電極配線導体の外部接続端子と第２電極配線導体の外部接続端子とが、互いに軸線面をへだてて逆側に位置して設けられ、第１電極配線導体における外部接続端子近傍以外においても軸線面に直交する電流成分Ｌを有するよう第１電極配線導体を構成するとともに、第２電極配線導体における外部端子近傍以外においても軸線面に直交する電流成分が、電流成分Ｌと相互インダクタンスを有する位置に存在するよう第２配線導体を構成したので、２つの外部接続端子間距離が離れているものでも、より確実に寄生インダクタンスを低減、均等化できる。
【００６１】
さらに、上記のパワー半導体モジュールをユニットとして、複数のユニットを並べたので、より多くのパワー半導体素子を１個のモジュールとすることで、大容量のパワー半導体モジュールが、全てのパワー半導体素子について均等に動作し、信頼性の高いものが得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるパワー半導体モジュールの斜視図である。
【図２】この発明の実施の形態１によるパワー半導体モジュールの平面図および断面図である。
【図３】この発明の実施の形態２によるパワー半導体モジュールを示す斜視図である。
【図４】この発明の実施の形態３によるパワー半導体モジュールを示す側面図および断面図である。
【図５】この発明の実施の形態４によるパワー半導体モジュールを示す平面図および側面図である。
【図６】この発明の実施の形態５によるパワー半導体モジュールを示す側面図および断面図である。
【図７】この発明の実施の形態６によるパワー半導体モジュールを示す平面図および側面図である。
【図８】この発明の実施の形態７によるパワー半導体モジュールを示す斜視図である。
【図９】この発明の実施の形態７によるパワー半導体モジュールを示す平面図である。
【図１０】この発明の実施の形態８によるパワー半導体モジュールを示す斜視図である。
【図１１】この発明の実施の形態９によるパワー半導体モジュールを示す斜視図である。
【図１２】この発明の実施の形態１０によるパワー半導体モジュールを示す平面図および側面図である。
【図１３】この発明の実施の形態１１によるパワー半導体モジュールを示す平面図および断面図である。
【図１４】この発明の実施の形態１２によるパワー半導体モジュールを示す平面図である。
【図１５】従来のパワー半導体モジュールを示す平面図である。
【図１６】従来のパワー半導体モジュールの別の構成を示す平面図である。
【符号の説明】
１：基板 ３：第１電極パターン
４：第２電極パターン ８：軸線
９：パワー半導体素子（IGBT） １１：導線
１２：第１電極配線導体 １３：第２電極配線導体
１４：第２電極（エミッタ）アーム
１５：第２電極（エミッタ）配線接続箇所
１７：第１電極（コレクタ）アーム
１８：第１電極（コレクタ）配線接続箇所
２０：第１電極（コレクタ）外部端子
２１：第２電極（エミッタ）外部端子
２５、２６：ユニット
Claims (4)
- 基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、上記第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、上記第１電極を上記第１電極パターンと電気的に接続して、上記軸線とほぼ平行に複数個並べ、上記第２電極と上記第２電極パターンを導線により接続したパワー半導体モジュールにおいて、
一端が上記第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が上記第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、
上記基板の中心軸線近傍に、この中心軸線と上記軸線がほぼ平行になるよう上記第２電極パターンを配置し、かつ上記第２電極パターンの両側にそれぞれ上記第１電極パターンを配置して、それぞれの上記第１電極パターンの上に上記パワー半導体素子を複数個並べ、
上記第１電極配線導体の外部接続端子近傍および上記第２電極配線導体の外部接続端子近傍では、上記軸線を含み上記基板に垂直な軸線面に直交する電流成分を有するように、上記第１電極配線導体の外部接続端子と上記第２電極配線導体の外部接続端子とが、互いに上記軸線面をへだてて逆側に位置して設けられ、かつ上記第１電極配線導体の上記第１電極パターンとの接続点近傍で上記軸線面に直交した方向に電流成分を有するように構成され、上記外部端子近傍で上記軸線面に垂直な電流成分となる位置と、上記第１電極配線導体の上記第１電極パターンとの接続点近傍で上記軸線面に直交した方向に電流成分を有する位置との距離が、上記２つの外部端子間の距離の２分の１よりも大きいことを特徴とするパワー半導体モジュール。 - 基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、上記第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、上記第１電極を上記第１電極パターンと電気的に接続して、上記軸線とほぼ平行に複数個並べ、上記第２電極と上記第２電極パターンを導線により接続したパワー半導体モジュールにおいて、
一端が上記第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が上記第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、
上記基板の中心軸線近傍に、この中心軸線と上記軸線がほぼ平行になるよう上記第２電極パターンを配置し、かつ上記第２電極パターンの両側にそれぞれ上記第１電極パターンを配置して、それぞれの上記第１電極パターンの上に上記パワー半導体素子を複数個並べ、
上記第１電極配線導体の外部接続端子近傍および上記第２電極配線導体の外部接続端子近傍では、上記軸線を含み上記基板に垂直な軸線面に直交する電流成分を有するように、上記第１電極配線導体の外部接続端子と上記第２電極配線導体の外部接続端子とが、互いに上記軸線面をへだてて逆側に位置して設けられ、かつ上記第１電極配線導体は上記軸線と平行な部分を有するとともに、上記第１電極パターンとの接続点近傍で上記軸線面に直交した方向に電流成分を有するように構成され、上記第１電極配線導体の上記軸線と平行な部分の位置が上記軸線面から上記第２電極配線導体の外部端子側に偏っていることを特徴とするパワー半導体モジュール。 - 基板上に第１電極パターンと、長手方向に軸線を有する第２電極パターンとを並べて設け、上記第１電極パターンの上に、下面に第１電極、上面に第２電極を有するパワー半導体素子を、上記第１電極を上記第１電極パターンと電気的に接続して、上記軸線とほぼ平行に複数個並べ、上記第２電極と上記第２電極パターンを導線により接続したパワー半導体モジュールにおいて、
一端が上記第２電極パターンと接続され他端が外部接続端子となる第２電極配線導体と、一端が上記第１電極パターンと接続され他端が外部接続端子となる第１電極配線導体とを備え、
上記基板の中心軸線近傍に、この中心軸線と上記軸線がほぼ平行になるよう上記第２電極パターンを配置し、かつ上記第２電極パターンの両側にそれぞれ上記第１電極パターンを配置して、それぞれの上記第１電極パターンの上に上記パワー半導体素子を複数個並べ、
上記第２電極パターンが、上記それぞれの第１電極パターンと対になるよう上記基板の中心軸線近傍で別れており、上記第２電極パターンは、対応する第１電極パターン上の上記パワー半導体素子の第２電極と接続され、
上記第１電極配線導体の外部接続端子近傍および上記第２電極配線導体の外部接続端子近傍では、上記軸線を含み上記基板に垂直な軸線面に直交する電流成分を有するように、上記第１電極配線導体の外部接続端子と上記第２電極配線導体の外部接続端子とが、互いに上記軸線面をへだてて逆側に位置して設けられ、上記第１電極配線導体における外部接続端子近傍以外においても上記軸線面に直交する電流成分Ｌを有するよう上記第１電極配線導体を構成するとともに、上記第２電極配線導体における外部端子近傍以外においても上記軸線面に直交する電流成分が、上記電流成分Ｌと相互インダクタンスを有する位置に存在するよう上記第２配線導体を構成したことを特徴とするパワー半導体モジュール。 - 請求項１乃至３いずれか１項に記載のパワー半導体モジュールをユニットとして、複数のユニットを並べたことを特徴とするパワー半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27848799A JP4292652B2 (ja) | 1999-09-30 | 1999-09-30 | パワー半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27848799A JP4292652B2 (ja) | 1999-09-30 | 1999-09-30 | パワー半導体モジュール |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009028418A Division JP4826845B2 (ja) | 2009-02-10 | 2009-02-10 | パワー半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001102519A JP2001102519A (ja) | 2001-04-13 |
| JP4292652B2 true JP4292652B2 (ja) | 2009-07-08 |
Family
ID=17598022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27848799A Expired - Lifetime JP4292652B2 (ja) | 1999-09-30 | 1999-09-30 | パワー半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4292652B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4491992B2 (ja) * | 2001-05-30 | 2010-06-30 | 富士電機システムズ株式会社 | 半導体素子の並列接続用導体 |
| JP4066644B2 (ja) | 2001-11-26 | 2008-03-26 | 株式会社豊田自動織機 | 半導体装置、半導体装置の配線方法 |
| JP4695918B2 (ja) * | 2005-05-12 | 2011-06-08 | 株式会社京三製作所 | パワーモジュール |
| JP2008041851A (ja) * | 2006-08-04 | 2008-02-21 | Hitachi Ltd | パワー半導体装置 |
| JP2008091809A (ja) * | 2006-10-05 | 2008-04-17 | Mitsubishi Electric Corp | 半導体モジュール |
| EP2660863B1 (en) * | 2012-05-02 | 2019-07-10 | ABB Schweiz AG | Power semiconductor module |
| JP5991045B2 (ja) * | 2012-06-28 | 2016-09-14 | 住友電気工業株式会社 | 半導体装置 |
| JP2015018946A (ja) * | 2013-07-11 | 2015-01-29 | カルソニックカンセイ株式会社 | 基板回路の構造および製造方法 |
| CN105981274B (zh) * | 2014-02-11 | 2018-11-06 | 三菱电机株式会社 | 电力用半导体模块 |
| CN106489203B (zh) * | 2014-07-03 | 2018-09-18 | 日产自动车株式会社 | 半桥式功率半导体模块及其制造方法 |
| JP6196195B2 (ja) * | 2014-08-19 | 2017-09-13 | 株式会社東芝 | 半導体モジュール |
| WO2016084241A1 (ja) | 2014-11-28 | 2016-06-02 | 日産自動車株式会社 | ハーフブリッジパワー半導体モジュール及びその製造方法 |
| JP6753475B2 (ja) * | 2017-02-06 | 2020-09-09 | 富士電機株式会社 | 半導体モジュール、電気自動車、及びパワーコントロールユニット |
| US10243477B2 (en) * | 2017-06-19 | 2019-03-26 | Shindengen Electric Manufacturing Co., Ltd. | Semiconductor device having a bypass capacitor |
| JP6877595B2 (ja) * | 2018-01-26 | 2021-05-26 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
| JP7050504B2 (ja) * | 2018-01-30 | 2022-04-08 | 京セラ株式会社 | パワー半導体モジュール |
| JP7036221B2 (ja) * | 2018-09-14 | 2022-03-15 | 富士電機株式会社 | 半導体装置 |
| JP7309396B2 (ja) * | 2019-03-18 | 2023-07-18 | 株式会社東芝 | 半導体装置 |
| DE102019204889A1 (de) * | 2019-04-05 | 2020-10-08 | Robert Bosch Gmbh | Elektronische Schaltungseinheit |
| EP4220704A1 (en) * | 2022-01-27 | 2023-08-02 | Infineon Technologies AG | Printed circuit board, power semiconductor module arrangement comprising a printed circuit board, and method for assembling the same |
| DE102022205510A1 (de) * | 2022-05-31 | 2023-11-30 | Vitesco Technologies GmbH | Leistungsmodul, Inverter mit einem Leistungsmodul |
| CN116130469A (zh) * | 2023-04-19 | 2023-05-16 | 烟台台芯电子科技有限公司 | 一种功率半导体器件 |
-
1999
- 1999-09-30 JP JP27848799A patent/JP4292652B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001102519A (ja) | 2001-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4292652B2 (ja) | パワー半導体モジュール | |
| JP4826845B2 (ja) | パワー半導体モジュール | |
| JP7153649B2 (ja) | ゲートパスインダクタンスが低いパワー半導体モジュール | |
| EP1160866B1 (en) | Semiconductor device with power wiring structure | |
| JP4490041B2 (ja) | 電力用半導体装置 | |
| US7821128B2 (en) | Power semiconductor device having lines within a housing | |
| JP6623283B2 (ja) | パワー半導体モジュール | |
| JP7036221B2 (ja) | 半導体装置 | |
| KR102156867B1 (ko) | 반도체 장치 | |
| JP7010167B2 (ja) | 半導体装置 | |
| EP1191635B1 (en) | Interconnect structure | |
| JP2008091809A (ja) | 半導体モジュール | |
| JP4220731B2 (ja) | 電力用半導体装置 | |
| KR20190110937A (ko) | 회로 레이아웃, 재분배 보드, 모듈 및 하프-브리지 회로를 제조하는 방법 | |
| US20230225044A1 (en) | Stray inductance reduction in power semiconductor device modules | |
| JP2020013987A (ja) | パワーモジュール構造 | |
| JP2005252305A (ja) | 電力用半導体装置 | |
| JP2002153079A (ja) | 半導体装置 | |
| US10536090B2 (en) | Bus bar structure and power conversion device using same | |
| US6717258B2 (en) | Power semiconductor device | |
| EP3970185B1 (en) | Power semiconductor module with low gate path inductance | |
| JP2005012053A (ja) | 電力用半導体装置 | |
| JPH05235258A (ja) | トランジスタモジュール | |
| JP7191158B1 (ja) | パワーモジュール | |
| CN220796714U (zh) | 一种低热阻功率模块 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040630 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051004 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080827 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080924 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081121 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081216 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090210 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090224 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090317 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090330 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4292652 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |