JP6196195B2 - 半導体モジュール - Google Patents

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Description

本発明の実施形態は、半導体モジュールに関する。
半導体モジュールにおいては、基板に実装されたＩＧＢＴ（Insulated Gate Bipolar Transistor）素子およびＦＲＤ（Fast Recovery Diode）素子を並列接続することで高耐圧化、大電流化を実現している。
しかし、並列接続によって、回路には多数の電流経路のループが形成され、各ループがそれぞれ独自の共振周波数を持っている。そして、いずれかのループの共振周波数とＩＧＢＴ素子のノイズの発振周波数とが整合すると、半導体モジュール内で共振が起こり、ノイズが発生する。半導体モジュール内でノイズが発生すると、ＩＧＢＴ素子のゲート制御に悪影響を及ぼす可能性がある。
特開２００２−１４１４６５号公報
本発明が解決しようとする課題は、ノイズを抑制することができる半導体モジュールを提供することである。
実施形態の半導体モジュールは、基板と、前記基板上に設けられた第１配線層と、前記第１配線層上に設けられ、それぞれが第１電極と第２電極と第３電極とを有し、前記第２電極が前記第１配線層に電気的に接続された複数の第１半導体素子と、前記第１配線層上に設けられ、それぞれが第４電極と第５電極とを有し、前記第５電極が前記第１配線層に電気的に接続された複数の第１整流素子と、前記基板上に設けられ、第１部分と第２部分とを有する第２配線層であり、前記第１部分が前記第１電極に電気的に接続され、前記第２部分が前記第４電極に電気的に接続され、前記第１部分と前記第２部分とが接続部材によって電気的に接続された第２配線層と、を備える。
図１（ａ）は、第１実施形態に係る半導体モジュールを表す模式的平面図であり、図１（ｂ）および図１（ｃ）は、第１実施形態に係る半導体モジュールを表す模式的断面図である。 図２（ａ）は、参考例に係る半導体モジュールを表す模式的平面図であり、図２（ｂ）は、参考例に係る半導体モジュールを表す模式的断面図である。 図３は、参考例に係るマイクロストリップ線路の通過特性（Ｓ２１パラメータ）のシミュレーション結果を表すグラフである。 図４（ａ）は、参考例に係る半導体モジュール内に流れるノイズ電流の経路を表す模式図であり、図４（ｂ）は、参考例に係るＩＧＢＴのターンオフ発振を表すグラフである。 図５（ａ）は、第１実施形態に係る半導体モジュール内に流れるノイズ電流の経路を表す模式図であり、図５（ｂ）は、第１実施形態に係るマイクロストリップ線路の通過特性（Ｓ２１パラメータ）のシミュレーション結果を表すグラフである。 図６（ａ）は、第２実施形態に係る半導体モジュールを表す模式的平面図であり、図６（ｂ）は、第２実施形態に係る半導体モジュールを表す模式的断面図である。 図７（ａ）は、第３実施形態に係る半導体モジュールを表す模式的平面図であり、図７（ｂ）は、第３実施形態に係る半導体モジュールを表す模式的断面図である。 図８（ａ）は、第４実施形態に係る半導体モジュールを表す模式的平面図であり、図８（ｂ）は、第４実施形態に係る半導体モジュールを表す模式的断面図である。 図９（ａ）は、第５実施形態に係る半導体モジュールを表す模式的平面図であり、図９（ｂ）は、第５実施形態に係る半導体モジュールを表す模式的断面図である。 図１０は、第６実施形態に係る半導体モジュールを表す模式的平面図である。
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
（第１実施形態）
図１（ａ）は、第１実施形態に係る半導体モジュールを表す模式的平面図であり、図１（ｂ）および図１（ｃ）は、第１実施形態に係る半導体モジュールを表す模式的断面図である。
ここで、図１（ｂ）には、図１（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。図１（ｃ）には、図１（ａ）のＢ−Ｂ’線に沿った位置での断面が表されている。また、図中には、各部材の配置関係、寸法等を説明するために、三次元座標が記載されている。
図１（ａ）〜図１（ｃ）に表す半導体モジュール１００は、基板１０と、配線層２１（第１配線層）と、配線層２２（第２配線層）と、配線層２３（第３配線層）と、複数の半導体素子１Ａ、１Ｂ（第１半導体素子）と、複数の整流素子２Ａ、２Ｂ（第１整流素子）と、複数の半導体素子１Ｃ、１Ｄ（第２半導体素子）と、複数の整流素子２Ｃ、２Ｄ（第２整流素子）と、を備える。
半導体素子１Ａ〜１Ｄは、ＩＧＢＴ、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子である。以下の実施形態では、ＩＧＢＴを例示する。整流素子２Ａ〜２Ｄは、ＦＲＤ素子等の還流ダイオードである。
半導体モジュール１００においては、基板１０上に、図示しないロウ材等を介して、配線層２１が設けられている。配線層２１の上には、複数の半導体素子１Ａ、１Ｂが設けられている。基板１０の下には、セラミック材等の絶縁材料（図示しない）を介してメタル層１１が設けられている。
複数の半導体素子１Ａ、１Ｂのそれぞれは、エミッタ電極１ｅ（第１電極）とコレクタ電極１ｃ（第２電極）とゲート電極１ｇ（第３電極）とを有している。コレクタ電極１ｃは、図示しない接合部材（例えば、半田）を介して、配線層２１に電気的に接続されている。
配線層２１の上には、複数の整流素子２Ａ、２Ｂが設けられている。複数の整流素子２Ａ、２Ｂのそれぞれは、アノード電極２ａ（第４電極）とカソード電極２ｃ（第５電極）とを有している。カソード電極２ｃは、図示しない接合部材（例えば、半田）を介して、配線層２１に電気的に接続されている。カソード電極２ｃは、配線層２１を介してコレクタ電極１ｃに電気的に接続されている。整流素子２Ａ、２Ｂは、半導体素子１Ａ、１Ｂに並列に接続されている。
また、基板１０の上には、図示しないロウ材等を介して、配線層２３が設けられている。配線層２３の上には、複数の半導体素子１Ｃ、１Ｄが設けられている。複数の半導体素子１Ｃ、１Ｄのそれぞれは、エミッタ電極１ｅ（第６電極）とコレクタ電極１ｃ（第７電極）とゲート電極１ｇ（第８電極）とを有している。コレクタ電極１ｃは、図示しない接合部材（例えば、半田）を介して、配線層２３に電気的に接続されている。
配線層２３の上には、複数の整流素子２Ｃ、２Ｄが設けられている。複数の整流素子２Ｃ、２Ｄのそれぞれは、アノード電極２ａ（第９電極）とカソード電極２ｃ（第１０電極）とを有している。カソード電極２ｃは、図示しない接合部材（例えば、半田）を介して、配線層２３に電気的に接続されている。カソード電極２ｃは、配線層２３を介してコレクタ電極１ｃに電気的に接続されている。整流素子２Ｃ、２Ｄは、半導体素子１Ｃ、１Ｄに並列に接続されている。
また、基板１０の上には、図示しないロウ材等を介して、配線層２２が設けられている。配線層２２は、複数の半導体素子１Ａ、１Ｂのエミッタ電極１ｅにワイヤ９０を介して電気的に接続されている。配線層２２は、複数の整流素子２Ａ、２Ｂのアノード電極２ａにワイヤ９０を介して電気的に接続されている。また、配線層２２には、複数の半導体素子１Ｃ、１Ｄのエミッタ電極１ｅがワイヤ９０を介して電気的に接続されている。配線層２２には、複数の整流素子２Ｃ、２Ｄのアノード電極２ａがワイヤ９０を介して電気的に接続されている。
配線層２１〜２３は、例えば、Ｘ方向に延びている。配線層２１〜２３のそれぞれは、Ｙ方向に並んでいる。配線層２１と配線層２２とは、略平行である。配線層２２と配線層２３とは、略平行である。配線層２２は、Ｙ方向において、配線層２１と配線層２３との間に設けられている。
また、基板１０の上には、図示しないロウ材等を介して、ゲートパッド２４が設けられている。ゲート電極１ｇは、ワイヤ９１を介してゲートパッド２４に電気的に接続されている。また、配線層２１の上には、端子２１ｔが設けられている。配線層２２の上には、端子２２ｔが設けられている。配線層２３の上には、端子２３ｔが設けられている。基板１０の上に設けられた各部材は、シリコーン等の樹脂によって封止されている（図示しない）。
基板１０は、例えば、窒化アルミニウム（ＡｌＮ）等のセラミックを含む。配線層２１〜２３、メタル層１１は、例えば、銅（Ｃｕ）を含む。ワイヤ９０、９１は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）等を含む。
また、実施形態では、配線層２１、２３を、コレクタパターンと呼び、配線層２２をエミッタパターンと呼ぶ場合がある。また、半導体モジュール１００内に設けられた各素子の数は図示された数に限定されるものではない。
図１（ｂ）に表すように、半導体モジュール１００においては、配線層２２の表面に凹凸構造２００が設けられている。ここで、配線層２２の表面とは、配線層２２が基板１０に接合された部分以外の露出面を意味する。凹凸構造２００は、例えば、エッチング加工、プレス加工、切削加工等の加工により形成される。
半導体モジュール１００においては、凹凸構造２００が配線層２２の上面２２ｕに設けられている。凹凸構造２００は、凸部２００ａと凹部２００ｂとを有している。図１（ｂ）に例示される凹凸構造２００は、一例として、凸部２００ａ（または、凹部２００ｂ）が同じピッチで周期的に配置された構造を有している。但し、配線層２２のＸ方向におけるインピーダンスが不連続になればよく、配線層２２に選択的に凹凸構造を形成してもよい。
一例として、基板１０が５０ｍｍ×５０ｍｍのサイズのような場合では、配線層２２のＹ方向における幅は、例えば、３〜２０ｍｍである。配線層２２のＸ方向における長さは、例えば、１０〜５０ｍｍ（基板長）である。配線層２２のＺ方向における厚さは、例えば、０．１〜１．５ｍｍである。
また、凸部２００ａ（または、凹部２００ｂ）のＸ方向におけるピッチｐ１は、例えば、０．１〜１０ｍｍである。凸部２００ａのＸ方向における幅ｗ１は、例えば、０．１〜１０ｍｍである。凹部２００ｂのＸ方向における幅ｗ２は、例えば、０．１〜１０ｍｍである。凹部２００ｂのＺ方向における深さｄ１は、例えば、０．１〜１．０ｍｍである。
（参考例）
第１実施形態の効果を説明する前に、参考例に係る半導体モジュールの作用について説明する。
図２（ａ）は、参考例に係る半導体モジュールを表す模式的平面図であり、図２（ｂ）は、参考例に係る半導体モジュールを表す模式的断面図である。
ここで、図２（ｂ）には、図２（ａ）のＣ−Ｃ’線に沿った位置での断面が表されている。図２（ｂ）には、基板１０の上に設けられた各部材を保護する封止樹脂５０が表示されている。
図２（ａ）に表す半導体モジュール５００には、配線層２２に凹凸構造２００が設けられていない。
図２（ｂ）に表す基板１０は、絶縁層である。基板１０の下には、メタル層１１が設けられている。基板１０の上には、配線層２２が設けられている。基板１０を誘電体とみなし、メタル層１１をグランド層とみなすと、配線層２２は、マイクロストリップ線路を形成している。
図３は、参考例に係るマイクロストリップ線路の通過特性（Ｓ２１パラメータ）のシミュレーション結果を表すグラフである。
ここで、図３の横軸は、マイクロストリップ線路の伝送周波数（ＭＨｚ）、縦軸は、Ｓ２１パラメータ（ｄＢ）である。図３には、配線層２２のＸ方向における長さが４０ｍｍの場合と、２０ｍｍの場合とのシミュレーション結果が表されている。
シミュレーションのモデルでは、基板１０が窒化アルミニウム（ＡｌＮ）を含み、その誘電率（εｒ）を８．６としている。基板１０の厚さは、１ｍｍである。封止樹脂５０はシリコーンを含み、その誘電率（εｒ）は、２．７である。封止樹脂５０の厚さは、１０ｍｍである。配線層２２のＹ方向における幅は、６ｍｍである。
図３に表すように、マイクロストリップ線路に２００ＭＨｚのノイズが流れた場合では、配線層２２の長さが２０ｍｍに対して、Ｓ２１は、−０．４ｄＢ（９５％）に減衰する。同様に、配線層２２の長さが４０ｍｍに対しては、Ｓ２１は、−１．４ｄＢ（８５％）に減衰する。
このように、配線層の長さが長いほど、Ｓ２１パラメータは、減衰する。また、基板１０の厚さ、配線層の幅、厚さが変わることで、Ｓ２１パラメータの減衰が大きく変わることが予測される。さらに、信号あるいはノイズは、高周波になるほど、マイクロストリップ線路の表面付近を伝達するようになる（表皮効果）。つまり、図３の結果は、マイクロストリップ線路、すなわち、配線層２２の形状（断面、長さ等）を変えることで、高周波ノイズの伝送特性を大きく変えられることを意味している。
また、ＩＧＢＴにおいては、ターンオフ時に、空乏層がｎ−形のドリフト領域に形成される。空乏層は、コレクタ側に印加される電圧に依存した厚みを有する。ＩＧＢＴのゲートがオンになり、電流がコレクタ側からエミッタ側に流れると、ｐ＋形のコレクタ領域からｎ−形のドリフト領域に正孔（ホール）が注入される。ゲートがオフになるとｐ＋形のコレクタ領域からｎ−形のドリフト領域への正孔の注入はなくなる。しかし、ｎ−形のドリフト領域には正孔が残存している。
次に、ゲートのオフによってコレクタ−エミッタ間の電圧が上昇すると、ｎ−形のドリフト領域に残存している正孔がエミッタ電極に排出される。この現象は、コレクタ−エミッタ間の電圧の上昇に応じてコレクタ電流が再び流れることを意味する。この電流がＩＧＢＴのテイル電流である。
ＩＧＢＴのテイル電流が生じる期間（以下、テイル期間）において、正孔が空乏層内を走行する。ゲートターンオフ時に、発振が起きる。この際、ＩＧＢＴは、負性抵抗を持ちながら動作する。すなわち、ＩＧＢＴは、ノイズ信号を発する。負性抵抗を持ちながら動作するときのＩＧＢＴのノイズ信号の発振周波数は、正孔注入の遅れ時間と、正孔のドリフト速度の逆数とを空間電荷層の厚みで積分して得られる正孔の走行時間と、を加算し、その値の逆数を得ることで求められる。
その算出した発振周波数と、半導体モジュール５００内の配線層等により形成される共振回路の並列共振周波数と、が一致したときに、半導体モジュール５００が負性抵抗発振器として動作する。そして、半導体モジュール５００内で負性抵抗発振が起きるとＩＧＢＴが破損する可能性がある。
なお、ＩＧＢＴは、チップ構造、サイズ、および材料のいずれかの違いにより、特定の発振周波数分布を持ったノイズ信号を発生している。
次に、ＩＧＢＴのノイズ信号の発振周波数と共振回路の並列共振周波数とが一致したときの様子を図４（ａ）および図４（ｂ）に示す。
図４（ａ）は、参考例に係る半導体モジュール内に流れるノイズ電流の経路を表す模式図であり、図４（ｂ）は、参考例に係るＩＧＢＴのターンオフ発振を表すグラフである。
図４（ａ）に表すように、ノイズ電流の経路として、半導体素子１Ａから配線層２２を経由して整流素子２Ｂに流れる電流Ａと、半導体素子１Ｃから配線層２２を経由して整流素子２Ｄに流れる電流Ａ’と、半導体素子１Ｂから配線層２２を経由して整流素子２Ａに流れる電流Ｂと、半導体素子１Ｄから配線層２２を経由して整流素子２Ｃに流れる電流Ｂ’があるとする。いずれの経路も、閉ループである。いずれの経路も配線層２１と配線層２３とに挟まれた配線層２２を経由している。また、ＩＧＢＴからは、テイル期間において、１００ＭＨｚ〜７００ＭＨｚのノイズが発生しているとする。
ここで、配線層２２の長さが４０ｍｍに相当する閉ループ（電流Ａ、Ａ’）の共振は抑えられるが、配線層２２の長さが２０ｍｍに相当する閉ループ（電流Ｂ、Ｂ’）の共振は回避できない場合がある。
例えば、半導体モジュール５００内の配線層等により形成される共振回路の並列共振周波数が２００ＭＨｚの場合、２００ＭＨｚ帯域のノイズが配線層２２の長さが２０ｍｍに相当する閉ループで増幅され、図４（ｂ）の矢印Ｎで示すターンオフ発振が起きる場合がある。
一方、モジュール内には、並列共振周波数として２００ＭＨｚのほか、３００ＭＨｚ、４００ＭＨｚの複数の並列共振周波数がある可能性がある。配線層２２の伝送帯域が５００ＭＨｚ以上の信号を伝送する能力がある場合は、３００ＭＨｚ、４００ＭＨｚでの共振も起きる可能性がある。
但し、共振による増幅効果と配線層２２による減衰効果の大小関係を調整することにより、閉ループの共振を抑えることができる。例えば、共振による増幅効果よりも配線層２２による減衰効果が大きい場合、半導体モジュールは発振しない。
第１実施形態の作用を以下に説明する。
図５（ａ）は、第１実施形態に係る半導体モジュール内に流れるノイズ電流の経路を表す模式図であり、図５（ｂ）は、第１実施形態に係るマイクロストリップ線路の通過特性（Ｓ２１パラメータ）のシミュレーション結果を表すグラフである。
ここで、図５（ｂ）の横軸は、ＩＧＢＴのノイズ信号の発振周波数（ＭＨｚ）、縦軸は、Ｓ２１パラメータ（ｄＢ）である。図５（ｂ）には、配線層２２のＸ方向における長さが４０ｍｍの場合と、２０ｍｍの場合とのシミュレーション結果が表されている。また、図５（ｂ）には、参考例の結果が併せて表示されている。
図５（ａ）に表すように、ノイズ電流の経路として、電流Ａ、電流Ａ’、電流Ｂ、および電流Ｂ’が例示されている。半導体モジュール１００の配線層２２には、凹凸構造２００が設けられている。
シミュレーションのモデルでは、基板１０が窒化アルミニウム（ＡｌＮ）を含み、その誘電率（εｒ）を８．６としている。基板１０の厚さは、１ｍｍである。封止樹脂５０はシリコーンを含み、その誘電率（εｒ）は、２．７である。封止樹脂５０の厚さは、１０ｍｍである。配線層２２のＹ方向における幅は、６ｍｍである。さらに、凹凸構造２００がモデルに加えられている。
図５（ｂ）に表すように、ノイズの発振周波数が２００ＭＨｚでは、配線層２２の長さが２０ｍｍの場合、Ｓ２１パラメータの減衰が−０．８ｄＢ（９１％）になっている。また、発振周波数が２００ＭＨｚでは、配線層２２の長さが４０ｍｍの場合、Ｓ２１パラメータの減衰が−２．８ｄＢ（７０％）になっている。
第１実施形態のシミュレーション結果では、Ｓ２１パラメータ曲線が参考例に比べて減衰している。つまり、配線層２２に凹凸構造２００を設けると、Ｓ２１パラメータは、参考例に比べて相対的に減衰することが分かる。
これは、信号あるいはノイズが高周波になるほど、配線内部よりも配線層２２の表皮部分を通過するためである。第１実施形態では、配線層２２の表面に凹凸構造２００を設け、高周波側のＳ２１パラメータを効率よく減衰させている。
これにより、ＩＧＢＴのノイズ信号の発振周波数と、半導体モジュール内の共振回路の並列共振周波数と、の一致が起き難くなる。その結果、半導体モジュール１００内でのノイズ発振が抑制されてＩＧＢＴが破損し難くなる。
また、配線層２２に凹凸構造２００を設けても、配線層２２の抵抗は略変わらない。従って、ＩＧＢＴのエミッタ電流は、配線層２２内を損失することなく流れる。
（第２実施形態）
図６（ａ）は、第２実施形態に係る半導体モジュールを表す模式的平面図であり、図６（ｂ）は、第２実施形態に係る半導体モジュールを表す模式的断面図である。
ここで、図６（ｂ）には、図６（ａ）のＣ−Ｃ’線に沿った位置での断面が表されている。
第２実施形態に係る半導体モジュール１０１においては、配線層２２の側面２２ｓｗに凹凸構造２０１が設けられている。例えば、配線層２２の側面側に、ノイズ電流が偏る場合がある。このような場合には、凹凸構造２０１によって、Ｓ２１パラメータを効率よく減衰させることができる。
（第３実施形態）
図７（ａ）は、第３実施形態に係る半導体モジュールを表す模式的平面図であり、図７（ｂ）は、第３実施形態に係る半導体モジュールを表す模式的断面図である。
ここで、図７（ｂ）には、図７（ａ）のＣ−Ｃ’線に沿った位置での断面が表されている。
第３実施形態に係る半導体モジュール１０２においては、配線層２１の表面または配線層２３の表面に凹凸構造２０２が設けられている。例えば、配線層２１の側面２１ｓｗに凹凸構造２０２が設けられている。また、配線層２３の側面２３ｓｗに凹凸構造２０２が設けられている。
半導体モジュール１０２においては、基板１０の上に設けられた配線層２１と配線層２３と、基板１０の上に設けられ、配線層２１と配線層２３との間に挟まれた配線層２２と、によってグランデットコプレーナ線路が構成される。
ここで、配線層２１の側面２１ｓｗに凹凸構造２０２を設けることにより、配線層２１のインピーダンスと配線層２２のインピーダンスとの差が大きくなる。また、配線層２３の側面２３ｓｗに凹凸構造２０２を設けることにより、配線層２３のインピーダンスと配線層２２のインピーダンスとの差が大きくなる。
これにより、配線層２１から配線層２２にＩＧＢＴのノイズ信号が伝わり難くなるとともに、配線層２３から配線層２２にＩＧＢＴのノイズ信号が伝わり難くなる。従って、ＩＧＢＴのノイズ信号が効率よく減衰し、ＩＧＢＴのノイズ信号の発振周波数と、半導体モジュール内の共振回路の並列共振周波数と、の一致が起き難くなる。
（第４実施形態）
図８（ａ）は、第４実施形態に係る半導体モジュールを表す模式的平面図であり、図８（ｂ）は、第４実施形態に係る半導体モジュールを表す模式的断面図である。
ここで、図８（ｂ）には、図８（ａ）のＡ−Ａ’線に沿った位置での断面が表されている。
第４実施形態に係る半導体モジュール１０３においては、基板１０上に設けられた配線層２２が第１部分２２ａと第２部分２２ｂとに分割されている。つまり、配線層２２は、第１部分２２ａと第２部分２２ｂとを有する。
ここで、第１部分２２ａは、複数の半導体素子１Ａ〜１Ｄのエミッタ電極１ｅにワイヤ９０を介して電気的に接続されている。第２部分２２ｂは、複数の整流素子２Ａ〜２Ｂのアノード電極２ａにワイヤ９０を介して電気的に接続されている。第１部分２２ａと第２部分２２ｂとは、接続部材２５によって電気的に接続されている。接続部材２５は、プレート、ワイヤ等である。
接続部材２５のインピーダンスと配線層２２のインピーダンスとは異なっている。例えば、接続部材２５は、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、鉄（Ｆｅ）等の金属材料、または、ＳｎＣｕからなる銅合金やＦｅＮｉＣｏからなるコバール材のような合金材料のいずれかを含む。
配線層２２の第１部分２２ａと配線層２２の第２部分２２ｂとを接続部材２５によって繋ぐことにより、第１部分２２ａと接続部材２５との間、および第２部分２２ｂと接続部材２５との間で、ノイズ信号の反射が起き易くなる。これにより、ＩＧＢＴのノイズ信号の発振周波数と、半導体モジュール内の共振回路の並列共振周波数と、の一致が起き難くなる。
（第５実施形態）
図９（ａ）は、第５実施形態に係る半導体モジュールを表す模式的平面図であり、図９（ｂ）は、第５実施形態に係る半導体モジュールを表す模式的断面図である。
ここで、図９（ｂ）には、図９（ａ）のＣ−Ｃ’線に沿った位置での断面が表されている。
第５実施形態に係る半導体モジュール１０４においては、配線層２２の上に電波吸収体６０が設けられている。電波吸収体６０は、例えば、フェライト等の磁性体である。電波吸収体６０は、ブロック状でもよく、シート状でもよい。
配線層２２の上に電波吸収体６０が設けることにより、ノイズ信号が電波吸収体６０に吸収される。すなわち、ノイズ信号が減衰する。これにより、ＩＧＢＴのノイズ信号の発振周波数と、半導体モジュール内の共振回路の並列共振周波数と、の一致が起き難くなる。
（第６実施形態）
図１０は、第６実施形態に係る半導体モジュールを表す模式的平面図である。
図１０には、一例として、半導体モジュール１００が例示されているが、半導体モジュール１０１〜１０４のいずれかでもよい。
図１０に表す半導体モジュールは、１対の半導体モジュール１００を有している。１対の半導体モジュールのそれぞれは、Ｘ方向に並んでいる。
一対の半導体モジュール１００の配線層２１同士は、端子２１ｔを介してコレクタ配線（第１配線）７０によって電気的に接続されている。また、一対の半導体モジュール１００の配線層２３同士とは、端子２３ｔを介してコレクタ配線７０によって電気的に接続されている。さらに、一対の半導体モジュール１００の配線層２２同士は、端子２２ｔを介してエミッタ配線（第２配線）７１に電気的に接続されている。
このような一対の半導体モジュール１００においても、これにより、ＩＧＢＴのノイズ信号の発振周波数と、半導体モジュール内の共振回路の並列共振周波数と、の一致が起き難くなる。
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１Ａ、１Ｂ 半導体素子（第１半導体素子）、 １Ｃ、１Ｄ 半導体素子（第２半導体素子）、 １ｃ コレクタ電極（第２電極、第７電極）、 １ｅ エミッタ電極（第１電極、第６電極）、 １ｇ ゲート電極（第３電極、第８電極）、 ２Ａ、２Ｂ 整流素子（第１整流素子）、 ２Ｃ、２Ｄ 整流素子（第２整流素子）、 ２ａ アノード電極（第４電極、第９電極）、 ２ｃ カソード電極（第５電極、第１０電極）、 １０ 基板、 １１ メタル層、 ２１ 配線層（第１配線層）、 ２１ｔ、２２ｔ、２３ｔ 端子、 ２１ｓｗ、２２ｓｗ、２３ｓｗ 側面、 ２２ 配線層（第２配線層）、 ２２ａ 第１部分、 ２２ｂ 第２部分、 ２２ｕ 上面、 ２３ 配線層（第３配線層）、 ２４ ゲートパッド、 ２５ 接続部材、 ５０ 封止樹脂、 ６０ 電波吸収体、 ７０ コレクタ配線、 ７１ エミッタ配線、 ９０、９１ ワイヤ、 １００、１０１、１０２、１０３、１０４、５００ 半導体モジュール、 ２００、２０１、２０２ 凹凸構造、 ２００ａ 凸部、 ２００ｂ 凹部

Claims (5)

  1. 基板と、
    前記基板上に設けられた第１配線層と、
    前記第１配線層上に設けられ、それぞれが第１電極と第２電極と第３電極とを有し、前記第２電極が前記第１配線層に電気的に接続された複数の第１半導体素子と、
    前記第１配線層上に設けられ、それぞれが第４電極と第５電極とを有し、前記第５電極が前記第１配線層に電気的に接続された複数の第１整流素子と、
    前記基板上に設けられ、第１部分と第２部分とを有する第２配線層であり、前記第１部分が前記第１電極に電気的に接続され、前記第２部分が前記第４電極に電気的に接続され、前記第１部分と前記第２部分とが接続部材によって電気的に接続された第２配線層と、
    を備えた半導体モジュール。
  2. 前記基板上に設けられた第３配線層と、
    前記第３配線層上に設けられ、それぞれが第６電極と第７電極と第８電極とを有し、前記第７電極が前記第３配線層に電気的に接続された複数の第２半導体素子と、
    前記第３配線層上に設けられ、それぞれが第９電極と第１０電極とを有し、前記第１０電極が前記第３配線層に電気的に接続された複数の第２整流素子と、
    をさらに備え、
    前記第２配線層に、前記第６電極および前記第９電極が電気的に接続されている請求項１に記載の半導体モジュール。
  3. 前記基板上に設けられた第３配線層をさらに備え、
    前記第２配線層は、前記第１配線層と前記第３配線層との間に設けられている請求項１または２に記載の半導体モジュール。
  4. 前記基板上に設けられた第３配線層をさらに備え、
    前記第３配線層の側面に凹凸構造が設けられている請求項１〜３のいずれか１つに記載の半導体モジュール。
  5. 請求項１〜４のいずれか１つに記載の半導体モジュールを一対有し、
    一対の前記半導体モジュールの前記第１配線層同士を電気的に接続する第１配線と、
    一対の前記半導体モジュールの前記第２配線層同士を電気的に接続する第２配線と、
    を備えた半導体モジュール。
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