JP2012054294A - 半導体装置 - Google Patents

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Abstract

【課題】信頼性を向上させることができる半導体装置を得る。
【解決手段】半導体素子１０のエミッタ電極１２の一部の領域上に多層メタル２０が形成されている。多層メタル２０に外部電極２２が半田２４を介して接続されている。半導体素子１０はモールド樹脂３６に覆われている。多層メタル２０の終端部の直下に第１のセル３８ａが存在し、多層メタル２０の終端部の直下以外に第２のセル３８ｂが存在する。第２のセル３８ｂにはＩＧＢＴが形成され、第１のセル３８ａにはＩＧＢＴが形成されていない。
【選択図】図２

Description

本発明は、半導体素子のエミッタ電極の一部の領域上に多層メタルを形成し、この多層メタルに半田を介して外部電極を接続した半導体装置に関し、特に信頼性を向上させることができる半導体装置に関する。
近年、電力用半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）などが用いられている（例えば、特許文献１参照）。このような半導体素子を外部電極に接続する方法として、両者にＡｌワイヤをボンディングする方法が一般的に行われている。しかし、半導体素子の定格電流値が大きくなると、Ａｌワイヤの本数を増やす必要があり、ボンディングに要する時間が増加する。また、半導体素子の損失改善が進んで電流密度が高くなると、ワイヤを接続できるスペースが確保できなくなる。
これらの問題を解決するため、半導体素子の電極の一部の領域上に多層メタルを形成し、この多層メタルと外部電極を直接半田付けする方法が考案され、普及し始めている。この方法を用いれば、ワイヤボンディングなどの時間を短縮できるだけではなく、パワーサイクル寿命なども大幅に伸ばすことができ、信頼性の向上にも繋がる。
実開平５−３３５４６号公報
一般的に、上記構造は、半導体素子を直接樹脂でモールドするトランスファーモールドタイプの半導体装置で用いられる。この半導体装置を使って高温逆バイアス試験（HTRB: High Temperature Reverse Bias）などの信頼性試験をデバイスが破壊する限界まで実施した後に、半導体素子のコレクタ・エミッタ間耐圧を測定するためにブレークダウンさせると、その直後に耐圧ショート不良になることがある。
破壊した半導体素子の不良解析を行うと、多層メタルの終端部で破壊される確率が高いことが分かった。この原因は、半導体素子が半田や樹脂から受ける応力によるピエゾ効果で、多層メタルの終端部の直下のセルの抵抗が下がり、ＩＧＢＴ内部の寄生サイリスタがオンしやすくなることだと考えられる。
本発明は、上述のような課題を解決するためになされたもので、その目的は信頼性を向上させることができる半導体装置を得るものである。
本発明に係る半導体装置は、複数のセルと、前記複数のセルに接続されたエミッタ電極とを有する半導体素子と、前記エミッタ電極の一部の領域上に形成された多層メタルと、前記多層メタルに半田を介して接続された外部電極と、前記半導体素子を覆うモールド樹脂とを備え、前記複数のセルは、前記多層メタルの終端部の直下に存在する第１のセルと、前記多層メタルの終端部の直下以外に存在する第２のセルとを有し、前記第２のセルには、Ｎ型ドリフト領域と、前記Ｎ型ドリフト領域上に形成されたＰ型ベース領域と、前記Ｐ型ベース領域内に形成されたＮ型ソース領域と、前記Ｎ型ドリフト領域の下に形成されたＰ型コレクタ領域とを持つＩＧＢＴが形成され、前記第１のセルにはＩＧＢＴが形成されていないか、又は、前記第１のセルにもＩＧＢＴが形成されているが前記第１のセルのＩＧＢＴの寄生サイリスタは前記第２のセルのＩＧＢＴの寄生サイリスタに比べてラッチアップし難い。
本発明により、信頼性を向上させることができる。
実施の形態１に係る半導体装置を示す断面図である。 実施の形態１に係る半導体素子を示す断面図である。 実施の形態１に係る半導体素子の変形例を示す断面図である。 実施の形態２に係る半導体素子を示す断面図である。 実施の形態３に係る半導体素子を示す断面図である。 実施の形態３に係る半導体素子の変形例を示す断面図である。 実施の形態４に係る半導体素子を示す断面図である。 実施の形態４に係る半導体素子の変形例を示す断面図である。 実施の形態５に係る半導体素子を示す断面図である。
本発明の実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す断面図である。半導体素子１０は、上面に配置されたエミッタ電極１２及びゲートパッド１４と、下面に配置されたコレクタ電極１６とを有する。この半導体素子１０は、銅等の導電材からなるベース配線板１８の上面に配置され、半導体素子１０のコレクタ電極１６がベース配線板１８に半田等により接合されている。
ＡｌやＡｌＳｉなどのエミッタ電極１２の一部の領域上に、Ｔｉ−Ｎｉ−Ａｕなどの多層メタル２０が蒸着やスパッタやメッキなどにより形成されている。多層メタル２０に、銅等の導電材からなる外部電極２２が半田２４により接合されている。ここで、エミッタ電極１２のＡｌやＡｌＳｉは半田と合金層を形成しないので、エミッタ電極１２に直接に半田接合することができない。一方、多層メタル２０に含まれるＮｉが半田と反応するため、多層メタル２０には半田接合することができる。
半導体素子１０のゲートパッド１４に、Ａｌワイヤ２６を介して、銅等の導電材からなる外部電極２８が接続されている。ベース配線板１８に、銅等の導電材からなる外部電極３０が接続されている。ベース配線板１８の下面に樹脂絶縁シート３２が設けられ、樹脂絶縁シート３２を保護するために裏面銅箔３４が設けられている。これらの半導体素子１０、ベース配線板１８、外部電極２２，２８，３０の一部、Ａｌワイヤ２６、樹脂絶縁シート３２、及び裏面銅箔３４の一部がモールド樹脂３６により覆われている。
図２は、実施の形態１に係る半導体素子を示す断面図である。半導体素子は複数のセル３８ａ，３８ｂを有する。多層メタル２０の終端部の直下に第１のセル３８ａが存在し、多層メタル２０の終端部の直下以外に第２のセル３８ｂが存在する。
第２のセル３８ｂにおいて、Ｎ−型ドリフト領域４０上にＰ型ベース領域４２が形成されている。Ｐ型ベース領域４２内にＮ＋型ソース領域４４が形成されている。Ｎ型ドリフト領域４０の下にＰ型コレクタ領域４６が形成されている。Ｎ＋型ソース領域４４とＰ型ベース領域４２を貫通してＮ−型ドリフト領域４０の途中までトレンチ溝が形成され、そのトレンチ溝内にゲート絶縁膜４８を介してゲート電極５０が形成されている。ゲート電極５０はゲートパッド１４に接続されている。ゲート電極５０上に層間絶縁膜５２が形成されている。Ｎ＋型ソース領域４４とＰ型ベース領域４２にエミッタ電極１２が接続され、Ｐ型コレクタ領域４６にコレクタ電極１６が接続されている。このように、第２のセル３８ｂには、トレンチゲート型ＩＧＢＴが形成されている。
一方、第１のセル３８ａには、Ｎ−型ドリフト領域４０、Ｐ型ベース領域４２、Ｐ型コレクタ領域４６、ゲート絶縁膜４８、及びゲート電極５０が形成されているが、Ｎ＋型ソース領域４４は形成されていない。即ち、第１のセル３８ａにはＩＧＢＴが形成されていない。
ここで、ＩＧＢＴの内部には、Ｎ＋型ソース領域４４、Ｐ型ベース領域４２、Ｎ−型ドリフト領域４０、及びＰ型コレクタ領域４６からなる寄生サイリスタが形成される。この寄生サイリスタがラッチアップすると電流制御ができなくなり、素子が破壊される。特に多層メタルの終端部で破壊される確率が高い。そこで、本実施の形態では、多層メタル２０の終端部の直下に存在する第１のセル３８ａにはＩＧＢＴを形成しない。これにより、破壊耐量が高くなるため、信頼性を向上させることができる。
図３は、実施の形態１に係る半導体素子の変形例を示す断面図である。第２のセル３８ｂには、プレーナー型ＩＧＢＴが形成されている。一方、第１のセル３８ａには、Ｎ＋型ソース領域４４は形成されていない。即ち、第１のセル３８ａにはＩＧＢＴが形成されていない。これにより、上記と同様に信頼性を向上させることができる。
実施の形態２．
図４は、実施の形態２に係る半導体素子を示す断面図である。実施の形態１と同様に、第２のセル３８ｂにはＩＧＢＴが形成されている。一方、第１のセル３８ａにはＭＯＳ（Metal Oxide Semiconductor）構造が形成されていない。その代わりに、トレンチより深い、曲率の大きなＰ型ベース領域４２が形成されている。即ち、第１のセル３８ａにはＩＧＢＴが形成されていない。これにより、実施の形態１と同様に信頼性を向上させることができる。
実施の形態３．
図５は、実施の形態３に係る半導体素子を示す断面図である。第１のセル３８ａと第２のセル３８ｂの両方にトレンチ型ＩＧＢＴが形成されている。ただし、第１のセル３８ａのＮ型ソース領域４４の幅Ｗ１は、第２のセル３８ｂのＮ型ソース領域４４の幅Ｗ２よりも狭い。従って、第１のセル３８ａのＩＧＢＴの寄生サイリスタは、第２のセル３８ｂのＩＧＢＴの寄生サイリスタに比べてラッチアップし難い。これにより、破壊耐量が高くなるため、信頼性を向上させることができる。
また、実施の形態１，２の半導体素子に比べて、オン電圧を低減することができる。さらに、第２のセル３８ｂのＮ型ソース領域４４の幅を調整することによって、オン電圧の低減と、信頼性の向上のどちらに比重を置くか調整することができる。
図６は、実施の形態３に係る半導体素子の変形例を示す断面図である。第１のセル３８ａと第２のセル３８ｂの両方にプレーナー型ＩＧＢＴが形成されている。ただし、第１のセル３８ａのＮ型ソース領域４４の幅Ｗ１は、第２のセル３８ｂのＮ型ソース領域４４の幅Ｗ２よりも狭い。これにより、上記と同様に信頼性を向上させることができる。
実施の形態４．
図７は、実施の形態４に係る半導体素子を示す断面図である。第１のセル３８ａと第２のセル３８ｂの両方にトレンチ型ＩＧＢＴが形成されている。ただし、第１のセル３８ａのＮ−型ドリフト領域４０の抵抗は、第２のセル３８ｂのＮ−型ドリフト領域４０の抵抗よりも高い。
ここで、ゲート電極５０をエミッタ電極１２とショートした状態でエミッタ電極１２をグランドにし、コレクタ電極１６にバイアスをかけると、Ｐ型ベース領域４２とＮ−型ドリフト領域４０の接合部から主にＮ−型ドリフト領域４０中に空乏層が広がる。この際に、Ｐ型ベース領域４２とＮ−型ドリフト領域４０の接合部の電界強度が高くなって臨界に達すると、インパクトイオンが発生し、ブレークダウン電流が流れ出す。
これに対して、本実施の形態では、多層メタル２０の終端部の直下に存在する第１のセル３８ａの電界強度が相対的に小さくなり、局所的にブレークダウン電流が流れ難くなっている。従って、第１のセル３８ａのＩＧＢＴの寄生サイリスタは、第２のセル３８ｂのＩＧＢＴの寄生サイリスタに比べてラッチアップし難い。これにより、破壊耐量が高くなるため、信頼性を向上させることができる。
図８は、実施の形態４に係る半導体素子の変形例を示す断面図である。第１のセル３８ａと第２のセル３８ｂの両方にプレーナー型ＩＧＢＴが形成されている。ただし、第１のセル３８ａのＮ−型ドリフト領域４０の抵抗は、第２のセル３８ｂのＮ−型ドリフト領域４０の抵抗よりも高い。これにより、上記と同様に信頼性を向上させることができる。
実施の形態５．
図９は、実施の形態５に係る半導体素子を示す断面図である。第１のセル３８ａと第２のセル３８ｂの両方にトレンチ型ＩＧＢＴが形成されている。ただし、第１のセル３８ａのＰ型ベース領域４２の深さは、第２のセル３８ｂのベース領域４２の深さよりも浅い。第２のセル３８ｂのベース領域４２は、Ｎ−型ドリフト領域４０側に出っ張るように緩やかな山なりのカーブを描いている。
ここで、ゲート電極５０をエミッタ電極１２とショートした状態でエミッタ電極１２をグランドしてコレクタ電極１６にバイアスをかけたとき、多層メタル２０の終端部の直下に存在する第１のセル３８ａでのインパクトイオン発生を抑制すれば、破壊耐量が高くなる。これに対して、本実施の形態では、第２のセル３８ｂでインパクトイオンが発生しやすくなるため、相対的に第１のセル３８ａでのインパクトイオン発生を抑制することができる。また、インパクトイオンが発生しやすくなった領域では、広い面積でブレークダウン電流を均等に分担するので、破壊耐量が低下することは無い。これにより、破壊耐量が高くなるため、信頼性を向上させることができる。
なお、実施の形態１〜５において、半導体素子１０は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。
このようなワイドバンドギャップ半導体によって形成された半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体装置も小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体装置を高効率化できる。
１０ 半導体素子
１２ エミッタ電極
２０ 多層メタル
２２ 外部電極
２４ 半田
３６ モールド樹脂
３８ａ 第１のセル
３８ｂ 第２のセル
４０ Ｎ−型ドリフト領域
４２ Ｐ型ベース領域
４４ Ｎ＋型ソース領域
４６ Ｐ型コレクタ領域

Claims (7)

  1. 複数のセルと、前記複数のセルに接続されたエミッタ電極とを有する半導体素子と、
    前記エミッタ電極の一部の領域上に形成された多層メタルと、
    前記多層メタルに半田を介して接続された外部電極と、
    前記半導体素子を覆うモールド樹脂とを備え、
    前記複数のセルは、前記多層メタルの終端部の直下に存在する第１のセルと、前記多層メタルの終端部の直下以外に存在する第２のセルとを有し、
    前記第２のセルには、Ｎ型ドリフト領域と、前記Ｎ型ドリフト領域上に形成されたＰ型ベース領域と、前記Ｐ型ベース領域内に形成されたＮ型ソース領域と、前記Ｎ型ドリフト領域の下に形成されたＰ型コレクタ領域とを持つＩＧＢＴが形成され、
    前記第１のセルにはＩＧＢＴが形成されていないか、又は、前記第１のセルにもＩＧＢＴが形成されているが前記第１のセルのＩＧＢＴの寄生サイリスタは前記第２のセルのＩＧＢＴの寄生サイリスタに比べてラッチアップし難いことを特徴とする半導体装置。
  2. 前記第１のセルにはＮ型ソース領域が形成されていないことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のセルにはＭＯＳ構造が形成されていないことを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のセルのＮ型ソース領域の幅は、前記第２のセルのＮ型ソース領域の幅よりも狭いことを特徴とする請求項１に記載の半導体装置。
  5. 前記第１のセルのＮ型ドリフト領域の抵抗は、前記第２のセルのＮ型ドリフト領域の抵抗よりも高いことを特徴とする請求項１に記載の半導体装置。
  6. 前記第１のセルのＰ型ベース領域の深さは、前記第２のセルのベース領域の深さよりも浅いことを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１〜６の何れか１項に記載のパワーモジュール。
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