JP2017069569A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、表面電極をはんだ接合する場合に、加熱または冷却の伴う条件下において高い耐量を有する半導体装置を提供する。
【解決手段】本発明は、第１導電型のドリフト層１２と、ドリフト層１２上のうちの第１領域に形成されたゲート構造と、第１領域およびドリフト層１２上のうちの第２領域を覆って配置された表面電極２と、表面電極２上に部分的に形成された接合層４０と、接合層４０上に形成されたはんだ層３と、はんだ層３上に配置されたリードフレーム１とを備える。接合層４０は、第１領域に対応する表面電極２上の領域を覆い、かつ、接合層４０の端部は第２領域に対応する表面電極２上の領域に位置する。第２領域においてダイオードが形成されている。
【選択図】図１

Description

本発明は、表面電極とリードフレーム等の配線金属との接合に、はんだ接合を用いる半導体装置に関するものであり、特に、大電流を通電するパワーデバイスに関するものである。

従来から、パワーチップの表面電極における接合には、主にワイヤーボンドが用いられてきた。しかし、後工程のタクトタイムの短縮、および、半導体素子の冷却効率向上を目的に、表面電極における接合にはんだ接合を用いる場合も増えてきている（特許文献１参照）。当該はんだ接合を用いて、表面電極にリードフレーム等を接合させることができる。表面電極における接合にはんだ接合を用いる場合、半導体素子の表面電極（例えばアルミ電極）上に、はんだとの接合をなすための金属層（Ｎｉ等）を成膜する必要がある。

特許第４０７８９９３号公報

上記のように表面電極をはんだ接合する場合、パワーサイクルまたは熱サイクル等の加熱または冷却の伴う条件下では、熱膨張率の違いから、表面電極に接合されたリードフレーム等の構造物から表面電極（アルミ電極）に対して機械的なストレス（応力）が発生する。当該ストレスは、特に金属層とはんだとの合金層である接合層端部に集中する。

そのため、接合層端部の近傍に位置する表面電極が破断され、さらに、その下に形成されたゲート構造が破壊されるおそれがある。当該破断および破壊は、半導体素子が動作不能等となる要因となる。

この解決方法として、接合層をポリイミドで覆う方法が提案されている。しかし当該方法を用いる場合には、ポリイミド塗布前に接合層を形成しておかなければならない。ポリイミド塗布前に接合層が形成されると、接合層表面がポリイミド塗布時に汚染され、はんだを用いたダイボンドでのボイドの要因となる可能性がある。

本発明は、上記のような問題を解決するためになされたものであり、表面電極をはんだ接合する場合に、加熱または冷却の伴う条件下において高い耐量を有する半導体装置を提供することを目的とする。

本発明の一態様に関する半導体装置は、第１導電型のドリフト層と、前記ドリフト層上に形成された、第２導電型のベース層と、前記ベース層表層から前記ドリフト層内に達して形成された溝と、前記溝の側面および底面に沿って形成されたゲート絶縁膜と、前記溝内の前記ゲート絶縁膜の内側に形成されたゲート電極と、前記ベース層表層において前記溝を挟んで形成された、第１導電型のソース層と、前記溝と、前記ソース層の一部とを覆って形成された、層間絶縁膜と、前記ベース層および前記層間絶縁膜を覆って配置された、表面電極と、前記表面電極上に部分的に形成された、表面電極とは異なる金属からなる異種金属層と、前記異種金属層上に形成され、当該異種金属層が介在することにより前記表面電極との密着性が弱められた接合層と、前記接合層上に形成されたはんだ層と、前記はんだ層上に配置されたリードフレームとを備えることを特徴とする。

本発明の上記態様によれば、表面電極をはんだ接合する場合に、加熱または冷却の伴う条件下において高い耐量を実現することができる。

本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

実施形態に関する表面電極をはんだ接合した半導体装置の断面図である。 実施形態の他の態様に関する半導体装置の断面図である。 実施形態の他の態様に関する半導体装置の断面図である。 実施形態に関する表面電極をはんだ接合した半導体装置の断面図である。 実施形態の他の態様に関する半導体装置の断面図である。 前提技術に関する、表面電極をはんだ接合した半導体装置の斜め俯瞰図である。 前提技術に関する、表面電極をはんだ接合した半導体装置の断面図である。 前提技術の他の態様に関する、表面電極をはんだ接合した半導体装置の断面図である。 前提技術に関する半導体装置の上面図である。 実施形態の他の態様に関する半導体装置の上面図である。

以下、添付の図面を参照しながら実施形態について説明する。

なお、本実施形態において、上面、側面または底面等の用語が用いられるが、これらの用語は、各面を便宜上区別するために用いられているものであり、実際の上下左右の方向とは関係しない。

図６は、前提技術に関する、表面電極をはんだ接合した（モールド封止前の）半導体装置の斜め俯瞰図である。また図７は、表面電極をはんだ接合した（モールド封止前の）当該半導体装置の断面図である。

図６に示される半導体装置においては、半導体素子上面に表面電極２（例えばアルミ電極）が配置され、表面電極２が配置された以外の半導体素子上の領域には、絶縁層５（例えばポリイミド層）が形成されている。表面電極２とリードフレーム１とがはんだ層３を介して接合されている。

また、当該半導体装置の断面図（図７）によれば、はんだ層３と表面電極２との間に、Ｎｉ等とはんだとの合金である接合層４が形成されている。表面電極２の下方には半導体素子が形成されている。本実施形態において示される半導体素子はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であるが、半導体素子として適用されうるものはこれに限られない。

当該半導体素子（ＩＧＢＴ）は、コレクタ電極１５と、コレクタ電極１５上に形成されたｐ型のコレクタ層１４と、コレクタ層１４上に形成されたｎ−型のドリフト層１２と、ｎ＋層１１と、ｐ型のベース層１０と、ゲート電極９と、ゲート絶縁膜８と、ｎ＋型のソース層７と、層間絶縁膜６とを備える。なお、ｎ＋層１１は備えられなくともよい。

ｎ＋層１１は、ドリフト層１２上に形成されている。そしてベース層１０は、ｎ＋層１１上に形成されている。

ベース層１０表層からドリフト層１２内に達する溝１３が形成され、当該溝１３の側面および底面に沿って、ゲート絶縁膜８が形成されている。そして、溝１３内のゲート絶縁膜８の内側に、ゲート電極９が形成されている。

また、ベース層表層において、ソース層７が溝１３を挟んで形成されている。そして、層間絶縁膜６が、溝１３とソース層７の一部とを覆って形成されている。

上述のように、接合層４の下方領域には、表面電極２および半導体素子のゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が配置されている。

加熱または冷却を伴う条件下では、リードフレーム１と表面電極２との間の熱膨張率の違いによって表面電極２に対して機械的なストレスが発生し、表面電極２の破断、さらには、表面電極２の下方領域に配置されたゲート構造の破壊が生じるおそれがある。

この解決方法として、図８に示されるような、接合層４Ａを絶縁層５Ａ（例えばポリイミド層）で覆う方法が提案されている。しかし当該方法を用いる場合には、絶縁層５Ａを塗布する前に接合層４Ａを形成しておかなければならないという問題があった。

以下に説明する実施形態は、上記のような問題を解決する半導体装置に関するものである。

＜第１実施形態＞
＜構成＞
図１は、本実施形態に関する表面電極をはんだ接合した半導体装置の断面図である。なお、図７と同一の構成要素には同一の符号を付し、適宜説明を省略する。

図１に示された（表面電極２に覆われている）ドリフト層１２上の領域のうち、半導体素子のゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が形成された領域をＩＧＢＴ領域、ゲート構造が形成されていない領域をダイオード領域とする。

ダイオード領域においては、ドリフト層１２およびベース層１０が形成され、コレクタ層１４は形成されない。ダイオード領域においては、ドリフト層１２とベース層１０との間のＰＮ接合によってＰｉＮダイオードが形成されている。

図１に示された半導体装置は、ＩＧＢＴ領域およびダイオード領域を備える逆導通型ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−ＩＧＢＴ）である。

図１に示されるように、ＩＧＢＴ領域上方には接合層４０が配置され、ダイオード領域上方には、接合層４０の端部が位置している。このように構成されることにより、接合層４０端部を起点に表面電極２に破断した場合でも、ゲート構造の破壊によるＩＧＢＴ素子の動作不能が発生しない。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

また、ＩＧＢＴ領域以外の領域はダイオード領域として活用することができる。よって、素子面積を有効に活用できるため、経済的な逆導通型ＩＧＢＴを実現することができる。

なお図１においては、ＩＧＢＴ領域とダイオード領域とは連続しておらず、所定の間隔を空けて形成されているが、当該間隔が存在せず、ＩＧＢＴ領域とダイオード領域とが連続して形成されていてもよい。また図１においては、当該間隔におけるベース層１０の厚さが、ＩＧＢＴ領域におけるベース層１０の厚さおよびダイオード領域におけるベース層１０の厚さよりも厚く形成されている。しかし、当該間隔におけるベース層１０の厚さは、ＩＧＢＴ領域におけるベース層１０の厚さおよびダイオード領域におけるベース層１０の厚さと同様の厚さで形成されていてもよい。

＜変形例１＞
図２は、本実施形態の他の態様に関する半導体装置の断面図である。なお、図７と同一の構成要素には同一の符号を付し、適宜説明を省略する。

図２に示されたドリフト層上の領域のうち、半導体素子のゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が形成された領域をＩＧＢＴ領域、ゲート構造が形成されていない領域をダイオード領域とする。

ダイオード領域においては、ドリフト層１２Ａが形成され、ベース層１０およびコレクタ層１４は形成されない。ダイオード領域においては、ドリフト層１２Ａと表面電極２との間のショットキー接合によってショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）が形成されている。

図２に示されるように、ＩＧＢＴ領域上方には接合層４０が配置され、ダイオード領域上方には、接合層４０の端部が位置している。このように構成されることにより、接合層４０端部を起点に表面電極２に破断した場合でも、ゲート構造の破壊によるＩＧＢＴ素子の動作不能が発生しない。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

また、ＩＧＢＴ領域以外の領域はダイオード領域として活用することができる。よって、素子面積を有効に活用できるため、経済的な逆導通型ＩＧＢＴを実現することができる。

＜変形例２＞
図３は、本実施形態の他の態様に関する半導体装置の断面図である。なお、図７と同一の構成要素には同一の符号を付し、適宜説明を省略する。

図３に示されたドリフト層１２上の領域のうち、半導体素子のゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が形成された領域をＩＧＢＴ領域、ゲート構造が形成されていない領域を無効領域とする。

無効領域においては、ドリフト層１２、ベース層１０およびコレクタ層１４が形成されているが、コレクタ層１４は形成されていなくてもよい。また無効領域上には、ポリシリコン１６と、ポリシリコン１６を覆って形成された層間絶縁膜１７とを備える配線構造が配置されている。無効領域にＰｉＮダイオードが形成されていれば、それを温度センスダイオードとして活用することができ、また、配線構造は、当該温度センスダイオードとパッド間を結線するために用いることができる。

図３に示されるように、ＩＧＢＴ領域上方には接合層４０が配置され、無効領域上方には、接合層４０の端部が位置している。このように構成されることにより、接合層４０端部を起点に表面電極２に破断した場合でも、ゲート構造の破壊によるＩＧＢＴ素子の動作不能が発生しない。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

また、接合層４０端部を起点に表面電極２に破断が発生した場合に、下方に配置されたポリシリコン１６が破断し、温度センスダイオード特性の異常として検知することが可能となる。よって、パワーサイクルまたは熱サイクル等による半導体素子の劣化を検知することが可能となる。

図９は、前提技術に関する半導体装置の上面図である。前提技術に関する半導体装置では、温度センスダイオード１８およびパッド１９が図示されるように配置されている場合に、配線構造内のポリシリコン１６ａが図示されるように形成されている。

一方で図１０は、本実施形態の他の態様に関する半導体装置の上面図である。本実施形態に関する半導体装置では、温度センスダイオード１８およびパッド１９が図示されるように配置されている場合に、配線構造内のポリシリコン１６が、接合層４０が形成された領域の端部を沿うように形成されている。より正確には、接合層４０端部の下方に位置するように、ポリシリコン１６が形成されている。なお、配線構造の配線態様は図１０に示されるものに限られず、接合層４０が形成された領域の端部に沿う部分の割合が少なくてもよい。

＜効果＞
本実施形態によれば、半導体装置が、第１導電型（ｎ型）のドリフト層１２と、ドリフト層１２上のうちの部分領域である第１領域（ＩＧＢＴ領域）に形成された、ゲート構造と、ＩＧＢＴ領域およびドリフト層１２上のうちの他の領域である第２領域（ダイオード領域）を覆って配置された、表面電極２と、表面電極２上に部分的に形成された接合層４０と、接合層４０上に形成されたはんだ層３と、はんだ層３上に配置されたリードフレーム１とを備える。

接合層４０は、ＩＧＢＴ領域に対応する表面電極２上の領域を覆い、かつ、接合層４０の端部はダイオード領域に対応する表面電極２上の領域に位置する。そして、ダイオード領域において、ダイオードが形成されている。

このような構成によれば、接合層４０端部を起点に表面電極２に破断が発生した場合でも、破断が到達する箇所（接合層４０に対応する領域）はダイオード領域であるため、ゲート構造が破壊されることが抑制される。よって、加熱または冷却の伴う条件下（パワーサイクルまたは熱サイクル等）において高い耐量を実現することができる。また、破断が到達する箇所にもダイオード領域が形成されているため、素子面積を有効に活用できる。

また、本実施形態によれば、ゲート構造が、ドリフト層１２上のＩＧＢＴ領域に形成された、第２導電型（ｐ型）のベース層１０と、ベース層１０表層からドリフト層１２内に達して形成された溝１３と、溝１３の側面および底面に沿って形成されたゲート絶縁膜８と、溝１３内のゲート絶縁膜８の内側に形成されたゲート電極９と、ベース層１０表層において溝１３を挟んで形成された、ｎ型のソース層７と、溝１３と、ソース層７の一部とを覆って形成された、層間絶縁膜６（第１層間絶縁膜）とを備える。

また、本実施形態によれば、ベース層１０は、ドリフト層１２上のダイオード領域においても形成され、ダイオード領域において、ドリフト層１２とベース層１０との間のＰＮ接合を有するＰｉＮダイオードが形成されている。

このような構成によれば、接合層４０端部を起点とする破断によってゲート構造が破壊されることを抑制しつつ、破断が到達する箇所にＰｉＮダイオードを形成することで、素子面積を有効に活用することができる。

また、本実施形態によれば、半導体装置が、第２領域（無効領域）上に配置された配線構造を備える。

表面電極２は、配線構造を覆って配置され、配線構造は、ポリシリコン１６と、ポリシリコン１６を覆って形成された層間絶縁膜１７（第２層間絶縁膜）とを備える。

このような構成によれば、接合層４０端部を起点に表面電極２に破断が発生した場合に下地のポリシリコン１６が破断し、温度センスダイオード特性の異常として検知することが可能となる。よって、加熱または冷却の伴う条件変化（パワーサイクルまたは熱サイクル等）による素子の劣化を検知することが可能となる。

また、本実施形態によれば、ダイオード領域において、ドリフト層１２Ａと表面電極２との間のショットキー接合を有するショットキーバリアダイオードが形成されている。

このような構成によれば、接合層４０端部を起点とする破断によってゲート構造が破壊されることを抑制しつつ、破断が到達する箇所にショットキーバリアダイオードを形成することで、素子面積を有効に活用することができる。

＜第２実施形態＞
＜構成＞
図４は、本実施形態に関する表面電極をはんだ接合した半導体装置の断面図である。なお、図７と同一の構成要素には同一の符号を付し、適宜説明を省略する。

図４に示された半導体装置においては、ゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が形成された領域上方に、接合層４Ｂおよびその端部が配置されている。

ただし、接合層４Ｂの端部は、表面電極２上に形成された絶縁層５（ポリイミド）を覆って形成されている。接合層４Ｂは、絶縁層５を形成した後に形成される。

このように構成されることにより、接合層４Ｂ端部への応力集中が、当該端部下方に配置された表面電極２に直接伝わることを防ぎ、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

＜変形例＞
図５は、本実施形態の他の態様に関する半導体装置の断面図である。なお、図７と同一の構成要素には同一の符号を付し、適宜説明を省略する。

図５に示された半導体装置においては、ゲート構造（ベース層１０、ゲート電極９、ゲート絶縁膜８、ｎ＋型のソース層７および層間絶縁膜６を含む）が形成された領域上方に、接合層４およびその端部が配置されている。

ただし、接合層４と表面電極２との間には、表面電極２とは異なる金属からなる異種金属層４１が形成されている。異種金属層４１としては、チタンまたはタングステン等の、アルミニウムまたはＮｉ等に比べて線膨張率が小さい金属からなる層が想定される。異種金属層４１が形成されることにより、表面電極２と異種金属層４１との間の密着性が弱まる。

このように構成されることにより、接合層４端部を起点に表面電極２に破断した場合でも、表面電極２と異種金属層４１との間で剥離が生じ、ゲート構造の破壊が生じることを抑制できる。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

＜効果＞
本実施形態によれば、半導体装置が、ｎ型のドリフト層１２と、ドリフト層１２上に形成された、ｐ型のベース層１０と、ベース層１０表層からドリフト層１２内に達して形成された溝１３と、溝１３の側面および底面に沿って形成されたゲート絶縁膜８と、溝１３内のゲート絶縁膜８の内側に形成されたゲート電極９と、ベース層１０表層において溝１３を挟んで形成された、ｎ型のソース層７と、溝１３と、ソース層７の一部とを覆って形成された、層間絶縁膜６と、ベース層１０および層間絶縁膜６を覆って配置された、表面電極２と、表面電極２上に部分的に形成された絶縁層５と、絶縁層５の端部を覆い、かつ、表面電極２上の絶縁層５が形成されていない領域を覆って形成された接合層４Ｂと、接合層４Ｂ上に形成されたはんだ層３と、はんだ層３上に配置されたリードフレーム１とを備える。

このような構成によれば、絶縁層５成膜後に接合層４Ｂを成膜するようなプロセスフローであっても、接合層４Ｂ端部の応力集中が下地の表面電極２に直接伝わることを防ぐことができる。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

また、本実施形態によれば、半導体装置が、ｎ型のドリフト層１２と、ドリフト層１２上に形成された、ｐ型のベース層１０と、ベース層１０表層からドリフト層１２内に達して形成された溝１３と、溝１３の側面および底面に沿って形成されたゲート絶縁膜８と、溝１３内のゲート絶縁膜８の内側に形成されたゲート電極９と、ベース層１０表層において溝１３を挟んで形成された、ｎ型のソース層７と、溝１３と、ソース層７の一部とを覆って形成された、層間絶縁膜６と、ベース層１０および層間絶縁膜６を覆って配置された、表面電極２と、表面電極２上に部分的に形成された、表面電極２とは異なる金属からなる異種金属層４１と、異種金属層４１上に形成され、当該異種金属層４１が介在することにより表面電極２との密着性が弱められた接合層４と、接合層４上に形成されたはんだ層３と、はんだ層３上に配置されたリードフレーム１とを備える。

このような構成によれば、接合層４端部を起点に表面電極２に破断が発生した場合でも、１層目の表面電極２と２層目の異種金属層４１との間で剥離が生じ、異種金属層４１の下にあるゲート構造の破壊までに至らない。よって、パワーサイクルまたは熱サイクル等に対し高い耐量を実現することができる。

上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。

なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。

本発明は詳細に説明されたが、上記した説明は、すべての局面において例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れずに想定され得るものと解される。

１ リードフレーム、２ 表面電極、３ はんだ層、４，４Ａ，４Ｂ，４０ 接合層、５，５Ａ 絶縁層、６，１７ 層間絶縁膜、７ ソース層、８ ゲート絶縁膜、９ ゲート電極、１０ ベース層、１１ ｎ＋層、１２，１２Ａ ドリフト層、１３ 溝、１４ コレクタ層、１５ コレクタ電極、１６，１６ａ ポリシリコン、１８ 温度センスダイオード、１９ パッド、４１ 異種金属層。

Claims (1)

1. 第１導電型のドリフト層と、
   前記ドリフト層上に形成された、第２導電型のベース層と、
   前記ベース層表層から前記ドリフト層内に達して形成された溝と、
   前記溝の側面および底面に沿って形成されたゲート絶縁膜と、
   前記溝内の前記ゲート絶縁膜の内側に形成されたゲート電極と、
   前記ベース層表層において前記溝を挟んで形成された、第１導電型のソース層と、
   前記溝と、前記ソース層の一部とを覆って形成された、層間絶縁膜と、
   前記ベース層および前記層間絶縁膜を覆って配置された、表面電極と、
   前記表面電極上に部分的に形成された、表面電極とは異なる金属からなる異種金属層と、
   前記異種金属層上に形成され、当該異種金属層が介在することにより前記表面電極との密着性が弱められた接合層と、
   前記接合層上に形成されたはんだ層と、
   前記はんだ層上に配置されたリードフレームとを備えることを特徴とする、
   半導体装置。

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