JP2003101024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【課題】ゲート電極上の層間絶縁膜により、ソース電極
は凹凸を有する形状に設けられるため、半田接着層およ
び半田がリード全面に接着できず、接着強度が弱い問題
がある。 【解決手段】ソース電極上にＳＯＧ膜を形成し、エッチ
バックすることにより、ソース電極の凹部にＳＯＧ膜を
埋め込み、電極表面を平坦化する。これにより、半田接
着層および半田がソース電極上に平坦に、且つ全面に付
着するので、リードとの接着強度が増加する。
は凹凸を有する形状に設けられるため、半田接着層およ
び半田がリード全面に接着できず、接着強度が弱い問題
がある。 【解決手段】ソース電極上にＳＯＧ膜を形成し、エッチ
バックすることにより、ソース電極の凹部にＳＯＧ膜を
埋め込み、電極表面を平坦化する。これにより、半田接
着層および半田がソース電極上に平坦に、且つ全面に付
着するので、リードとの接着強度が増加する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にボンディングワイヤレス構造のトランジ
スタにおいて半田とリードとの接着強度を向上させる半
導体装置の製造方法に関する。
法に関し、特にボンディングワイヤレス構造のトランジ
スタにおいて半田とリードとの接着強度を向上させる半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来のパワーＭＯＳＦＥＴにおいては、
セルをトレンチ構造にすることによりセル密度の向上を
図り、低オン抵抗化はある程度実現されてきた。しか
し、組立工程において、リード材料、プリフォーム材、
ボンディング細線の材料の持つ抵抗もパワーＭＯＳＦＥ
Ｔのオン抵抗に影響を及ぼしている。このため、ボンデ
ィング細線を省略し、リードを直接ベアチップに固着す
るワイヤレス電極構造が採用されている。
セルをトレンチ構造にすることによりセル密度の向上を
図り、低オン抵抗化はある程度実現されてきた。しか
し、組立工程において、リード材料、プリフォーム材、
ボンディング細線の材料の持つ抵抗もパワーＭＯＳＦＥ
Ｔのオン抵抗に影響を及ぼしている。このため、ボンデ
ィング細線を省略し、リードを直接ベアチップに固着す
るワイヤレス電極構造が採用されている。
【０００３】図８から図１１を参照して、従来のトレン
チ構造のパワーＭＯＳＦＥＴの製造工程を示す。
チ構造のパワーＭＯＳＦＥＴの製造工程を示す。
【０００４】図８では、Ｎ+型シリコン半導体基板３１
にＮ-型のエピタキシャル層を積層してドレイン領域３
２を形成する。表面に酸化膜（図示せず）を形成した
後、予定のチャネル層３４の部分の酸化膜をエッチング
する。この酸化膜をマスクとして全面にドーズ量１．０
×１０13でボロンを注入した後、拡散してＰ型のチャネ
ル層３４を形成する。
にＮ-型のエピタキシャル層を積層してドレイン領域３
２を形成する。表面に酸化膜（図示せず）を形成した
後、予定のチャネル層３４の部分の酸化膜をエッチング
する。この酸化膜をマスクとして全面にドーズ量１．０
×１０13でボロンを注入した後、拡散してＰ型のチャネ
ル層３４を形成する。
【０００５】その後、全面にＣＶＤ法によりＮＳＧ（Ｎ
ｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の
ＣＶＤ酸化膜３５を厚さ３０００Åに生成する。レジス
ト膜によるマスクをトレンチ開口部となる部分を除いて
かけて、ＣＶＤ酸化膜３５をドライエッチングして部分
的に除去し、チャネル領域３４が露出したトレンチ開口
部を形成する。
ｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の
ＣＶＤ酸化膜３５を厚さ３０００Åに生成する。レジス
ト膜によるマスクをトレンチ開口部となる部分を除いて
かけて、ＣＶＤ酸化膜３５をドライエッチングして部分
的に除去し、チャネル領域３４が露出したトレンチ開口
部を形成する。
【０００６】更に、ＣＶＤ酸化膜３５をマスクとしてト
レンチ開口部のシリコン半導体基板をＣＦ系およびＨＢ
ｒ系ガスによりドライエッチングし、チャネル層３４を
貫通してドレイン領域３２まで達するトレンチ３７を形
成する。
レンチ開口部のシリコン半導体基板をＣＦ系およびＨＢ
ｒ系ガスによりドライエッチングし、チャネル層３４を
貫通してドレイン領域３２まで達するトレンチ３７を形
成する。
【０００７】図９ではダミー酸化をしてトレンチ３７内
壁とチャネル層３４表面に３０００Å程度のダミー酸化
膜を形成してドライエッチングの際のエッチングダメー
ジを除去する。このダミー酸化で形成されたダミー酸化
膜とＣＶＤ酸化膜３５を同時にフッ酸などの酸化膜エッ
チャントにより除去することにより、安定したゲート酸
化膜を形成することができる。また高温で熱酸化するこ
とによりトレンチ３７の開口部に丸みをつけ、トレンチ
３７開口部での電界集中を避ける効果もある。
壁とチャネル層３４表面に３０００Å程度のダミー酸化
膜を形成してドライエッチングの際のエッチングダメー
ジを除去する。このダミー酸化で形成されたダミー酸化
膜とＣＶＤ酸化膜３５を同時にフッ酸などの酸化膜エッ
チャントにより除去することにより、安定したゲート酸
化膜を形成することができる。また高温で熱酸化するこ
とによりトレンチ３７の開口部に丸みをつけ、トレンチ
３７開口部での電界集中を避ける効果もある。
【０００８】その後、全面を熱酸化してゲート酸化膜４
１を閾値に応じて例えば厚み約７００Åに形成する。
又、全面にノンドープのポリシリコン層を堆積し、リン
を高濃度に注入・拡散して高導電率化を図り、ゲート電
極４３を形成する。その後全面に堆積したポリシリコン
層をマスクなしでドライエッチして、トレンチ３７に埋
設したゲート電極４３を残す。
１を閾値に応じて例えば厚み約７００Åに形成する。
又、全面にノンドープのポリシリコン層を堆積し、リン
を高濃度に注入・拡散して高導電率化を図り、ゲート電
極４３を形成する。その後全面に堆積したポリシリコン
層をマスクなしでドライエッチして、トレンチ３７に埋
設したゲート電極４３を残す。
【０００９】図１０ではレジスト膜によるマスクにより
選択的にボロンをドーズ量５．０×１０14でイオン注入
し、Ｐ+型のボディコンタクト領域４４を形成した後、
レジスト膜を除去する。更に、新たなレジスト膜で予定
のソース領域４５およびゲート電極４３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域４５をトレンチ３７に隣接す
るチャネル層３４表面に形成した後、レジスト膜を除去
する。
選択的にボロンをドーズ量５．０×１０14でイオン注入
し、Ｐ+型のボディコンタクト領域４４を形成した後、
レジスト膜を除去する。更に、新たなレジスト膜で予定
のソース領域４５およびゲート電極４３を露出する様に
マスクして、砒素をドーズ量５．０×１０15でイオン注
入し、Ｎ+型のソース領域４５をトレンチ３７に隣接す
るチャネル層３４表面に形成した後、レジスト膜を除去
する。
【００１０】その後、全面にＢＰＳＧ（Ｂｏｒｏｎ Ｐ
ｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
層をＣＶＤ法により堆積して、層間絶縁膜４６を形成す
る。その後、レジスト膜をマスクにして少なくともゲー
ト電極４３上に層間絶縁膜４６を残す。その後アルミニ
ウムをスパッタ装置で全面に付着して、ソース領域４５
およびボディコンタクト領域４４にコンタクトするソー
ス電極４７を形成する。また、パワーＭＯＳＦＥＴの裏
面には金の裏張り電極（図示せず）によりドレイン電極
が形成される。
ｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）
層をＣＶＤ法により堆積して、層間絶縁膜４６を形成す
る。その後、レジスト膜をマスクにして少なくともゲー
ト電極４３上に層間絶縁膜４６を残す。その後アルミニ
ウムをスパッタ装置で全面に付着して、ソース領域４５
およびボディコンタクト領域４４にコンタクトするソー
ス電極４７を形成する。また、パワーＭＯＳＦＥＴの裏
面には金の裏張り電極（図示せず）によりドレイン電極
が形成される。
【００１１】半導体チップは、素子領域の形成後、組み
立て工程に移される。
立て工程に移される。
【００１２】図１１では、リードのヘッダー（図示せ
ず）上に半田あるいはＡｇペーストよりなるプリフォー
ム材でパワーＭＯＳＦＥＴのベアチップを固着する。ワ
イヤレス電極構造であるので、パワーＭＯＳＦＥＴのベ
アチップの上面には導電性接着剤によりリードが固着さ
れる。すなわち、半田および導電材料との抵抗を下げる
ため、半田接着層５０となるＴｉ／Ｎｉ／Ａｕの金属多
層膜をその上部に蒸着する。更に半田５１などの導電性
接着剤を表面に付着し、リード７７を接合する。その後
半導体素子およびリードは金型およびトランスファーモ
ールドで樹脂封止される。
ず）上に半田あるいはＡｇペーストよりなるプリフォー
ム材でパワーＭＯＳＦＥＴのベアチップを固着する。ワ
イヤレス電極構造であるので、パワーＭＯＳＦＥＴのベ
アチップの上面には導電性接着剤によりリードが固着さ
れる。すなわち、半田および導電材料との抵抗を下げる
ため、半田接着層５０となるＴｉ／Ｎｉ／Ａｕの金属多
層膜をその上部に蒸着する。更に半田５１などの導電性
接着剤を表面に付着し、リード７７を接合する。その後
半導体素子およびリードは金型およびトランスファーモ
ールドで樹脂封止される。
【００１３】図１２は上記した方法により製造したパワ
ーＭＯＳＦＥＴを示す。図１２（Ａ）は上面図であり、
Ａ−Ａ線の断面図を図１２（Ｂ）に示す。
ーＭＯＳＦＥＴを示す。図１２（Ａ）は上面図であり、
Ａ−Ａ線の断面図を図１２（Ｂ）に示す。
【００１４】リードは、銅を素材とした打ち抜きフレー
ムであり、このリードのヘッダー７２上に半田あるいは
Ａｇペーストよりなるプリフォーム材７３でパワーＭＯ
ＳＦＥＴのベアチップ７１が固着される。パワーＭＯＳ
ＦＥＴのベアチップ７１の下面は金の裏張り電極（図示
せず）によりドレイン電極が形成され、上面にはアルミ
ニウム合金の蒸着によりゲート電極とソース電極が形成
される。更に、半田接着層５０となるＴｉ／Ｎｉ／Ａｕ
の金属多層膜をその上部に蒸着する。リードのドレイン
端子７５はヘッダー７２と連結されているので、ドレイ
ン電極と直結され、ゲート電極およびソース電極は半田
によりゲート端子７６およびソース端子７７と電気的に
接続される。
ムであり、このリードのヘッダー７２上に半田あるいは
Ａｇペーストよりなるプリフォーム材７３でパワーＭＯ
ＳＦＥＴのベアチップ７１が固着される。パワーＭＯＳ
ＦＥＴのベアチップ７１の下面は金の裏張り電極（図示
せず）によりドレイン電極が形成され、上面にはアルミ
ニウム合金の蒸着によりゲート電極とソース電極が形成
される。更に、半田接着層５０となるＴｉ／Ｎｉ／Ａｕ
の金属多層膜をその上部に蒸着する。リードのドレイン
端子７５はヘッダー７２と連結されているので、ドレイ
ン電極と直結され、ゲート電極およびソース電極は半田
によりゲート端子７６およびソース端子７７と電気的に
接続される。
【００１５】
【発明が解決しようとする課題】かかる従来のパワーＭ
ＯＳＦＥＴでは、トレンチに埋設されたゲート電極を覆
う層間絶縁膜４６が７０００〜１２０００Åの厚みがあ
り、その上に設けるＡｌ等のソース電極４７表面は凹凸
を有する形状となる。このソース電極４７は３μｍ程度
に形成されるため、ソース電極４７表面と凹部の段差は
１．５〜２μｍにもなる。このため、実際には半田接着
層５０となるＴｉ／Ｎｉ／Ａｕの金属多層膜はソース電
極４７の凹部には堆積されず、凸部表面にしか形成され
ない（図１１参照）。つまり、半田は金属間化合物を生
成する金属材料（この場合Ｎｉ）がある凸部にしか付着
しないので、リード７７と半導体チップの間には空洞部
５５が生じる。この空洞部５５により半導体チップとリ
ード７７の接着強度が低下したり、ＰＣＴ信頼性が低下
するなどの問題が生じる。また、凹部にはクラックが入
りやすく、半導体チップ自体の強度を低下させたり、半
田５１とリード７７との接着面積が少ないため、オン抵
抗の低減が進まないなど、様々な問題があった。
ＯＳＦＥＴでは、トレンチに埋設されたゲート電極を覆
う層間絶縁膜４６が７０００〜１２０００Åの厚みがあ
り、その上に設けるＡｌ等のソース電極４７表面は凹凸
を有する形状となる。このソース電極４７は３μｍ程度
に形成されるため、ソース電極４７表面と凹部の段差は
１．５〜２μｍにもなる。このため、実際には半田接着
層５０となるＴｉ／Ｎｉ／Ａｕの金属多層膜はソース電
極４７の凹部には堆積されず、凸部表面にしか形成され
ない（図１１参照）。つまり、半田は金属間化合物を生
成する金属材料（この場合Ｎｉ）がある凸部にしか付着
しないので、リード７７と半導体チップの間には空洞部
５５が生じる。この空洞部５５により半導体チップとリ
ード７７の接着強度が低下したり、ＰＣＴ信頼性が低下
するなどの問題が生じる。また、凹部にはクラックが入
りやすく、半導体チップ自体の強度を低下させたり、半
田５１とリード７７との接着面積が少ないため、オン抵
抗の低減が進まないなど、様々な問題があった。
【００１６】
【課題を解決するための手段】本発明はかかる問題点の
正面より見つめてなされ、半導体基板に半導体素子領域
を形成する工程と、半導体素子領域上に凹凸を有する第
１電極層を形成する工程と、第１電極層の凹部に絶縁膜
を埋め込んで表面を平坦化する工程と、平坦な第１電極
層及び埋め込まれた絶縁膜上に第２の電極層を形成し、
第２電極層上にリードを固着する工程とを具備すること
を特徴とし、ワイヤレス電極構造のリードと半導体チッ
プとの接着強度を向上させる半導体装置の製造方法を提
供できる。
正面より見つめてなされ、半導体基板に半導体素子領域
を形成する工程と、半導体素子領域上に凹凸を有する第
１電極層を形成する工程と、第１電極層の凹部に絶縁膜
を埋め込んで表面を平坦化する工程と、平坦な第１電極
層及び埋め込まれた絶縁膜上に第２の電極層を形成し、
第２電極層上にリードを固着する工程とを具備すること
を特徴とし、ワイヤレス電極構造のリードと半導体チッ
プとの接着強度を向上させる半導体装置の製造方法を提
供できる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図１から図
７を参照して詳細に説明する。
７を参照して詳細に説明する。
【００１８】本発明の半導体装置の製造方法は、半導体
基板１に絶縁ゲート型半導体装置のセルを多数設けた実
動作領域を形成する工程と、絶縁ゲート型半導体装置の
ソース領域１５とコンタクトし実動作領域を覆う凹凸を
有する第１電極層１７を形成する工程と、第１電極層上
に絶縁膜を形成し、第１の電極層の凹部に絶縁膜を埋め
込んでエッチバックし、第1電極層表面を平坦化する工
程と、平坦な第１電極層上に第２電極層を形成し、第２
電極層上にろう材でリードを固着する工程とから構成さ
れる。
基板１に絶縁ゲート型半導体装置のセルを多数設けた実
動作領域を形成する工程と、絶縁ゲート型半導体装置の
ソース領域１５とコンタクトし実動作領域を覆う凹凸を
有する第１電極層１７を形成する工程と、第１電極層上
に絶縁膜を形成し、第１の電極層の凹部に絶縁膜を埋め
込んでエッチバックし、第1電極層表面を平坦化する工
程と、平坦な第１電極層上に第２電極層を形成し、第２
電極層上にろう材でリードを固着する工程とから構成さ
れる。
【００１９】本発明の第１の工程は、図１から図３に示
す如く、半導体基板にＭＯＳＦＥＴのセルを多数設けた
実動作領域を形成することにある。
す如く、半導体基板にＭＯＳＦＥＴのセルを多数設けた
実動作領域を形成することにある。
【００２０】図１では、Ｎ+型シリコン半導体基板１に
Ｎ-型のエピタキシャル層を積層してドレイン領域２を
形成する。表面に酸化膜（図示せず）を形成した後、予
定のチャネル層４の部分の酸化膜をエッチングする。こ
の酸化膜をマスクとして全面にドーズ量１．０×１０13
でボロンを注入した後、拡散してＰ型のチャネル層４を
形成する。
Ｎ-型のエピタキシャル層を積層してドレイン領域２を
形成する。表面に酸化膜（図示せず）を形成した後、予
定のチャネル層４の部分の酸化膜をエッチングする。こ
の酸化膜をマスクとして全面にドーズ量１．０×１０13
でボロンを注入した後、拡散してＰ型のチャネル層４を
形成する。
【００２１】その後、全面にＣＶＤ法によりＮＳＧ（No
n-doped Silicate Glass）のＣＶＤ酸化膜５を厚さ３
０００Åに生成する。レジスト膜によるマスクをトレン
チ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５を
ドライエッチングして部分的に除去し、チャネル領域４
が露出したトレンチ開口部を形成する。更に、ＣＶＤ酸
化膜５をマスクとしてトレンチ開口部のシリコン半導体
基板をＣＦ系およびＨＢｒ系ガスによりドライエッチン
グし、チャネル層４を貫通してドレイン領域２まで達す
る約２．０μｍの深さのトレンチ７を形成する。
n-doped Silicate Glass）のＣＶＤ酸化膜５を厚さ３
０００Åに生成する。レジスト膜によるマスクをトレン
チ開口部となる部分を除いてかけて、ＣＶＤ酸化膜５を
ドライエッチングして部分的に除去し、チャネル領域４
が露出したトレンチ開口部を形成する。更に、ＣＶＤ酸
化膜５をマスクとしてトレンチ開口部のシリコン半導体
基板をＣＦ系およびＨＢｒ系ガスによりドライエッチン
グし、チャネル層４を貫通してドレイン領域２まで達す
る約２．０μｍの深さのトレンチ７を形成する。
【００２２】又、ダミー酸化をしてトレンチ７内壁とチ
ャネル層４表面に３０００Å程度のダミー酸化膜を形成
してドライエッチングの際のエッチングダメージを除去
する。このダミー酸化で形成されたダミー酸化膜とＣＶ
Ｄ酸化膜５を同時にフッ酸などの酸化膜エッチャントに
より除去することにより、安定したゲート酸化膜を形成
することができる。また高温で熱酸化することによりト
レンチ７開口部に丸みをつけ、トレンチ７開口部での電
界集中を避ける効果もある。
ャネル層４表面に３０００Å程度のダミー酸化膜を形成
してドライエッチングの際のエッチングダメージを除去
する。このダミー酸化で形成されたダミー酸化膜とＣＶ
Ｄ酸化膜５を同時にフッ酸などの酸化膜エッチャントに
より除去することにより、安定したゲート酸化膜を形成
することができる。また高温で熱酸化することによりト
レンチ７開口部に丸みをつけ、トレンチ７開口部での電
界集中を避ける効果もある。
【００２３】図２では、全面を熱酸化してゲート酸化膜
１１を閾値に応じて例えば厚み約７００Åに形成する。
その後、全面にノンドープのポリシリコン層を堆積し、
リンを高濃度に注入・拡散して高導電率化を図り、ゲー
ト電極１３を形成する。その後全面に堆積したポリシリ
コン層をマスクなしでドライエッチして、トレンチ７に
埋設したゲート電極１３を残す。
１１を閾値に応じて例えば厚み約７００Åに形成する。
その後、全面にノンドープのポリシリコン層を堆積し、
リンを高濃度に注入・拡散して高導電率化を図り、ゲー
ト電極１３を形成する。その後全面に堆積したポリシリ
コン層をマスクなしでドライエッチして、トレンチ７に
埋設したゲート電極１３を残す。
【００２４】図３ではレジスト膜によるマスクにより選
択的にボロンをドーズ量５．０×１０14でイオン注入
し、Ｐ+型のボディコンタクト領域１４を形成した後、
レジスト膜を除去する。又、新たなレジスト膜で予定の
ソース領域１５およびゲート電極１３を露出する様にマ
スクして、砒素をドーズ量５．０×１０15でイオン注入
し、Ｎ+型のソース領域１５をトレンチ７に隣接するチ
ャネル層４表面に形成した後、レジスト膜を除去する。
択的にボロンをドーズ量５．０×１０14でイオン注入
し、Ｐ+型のボディコンタクト領域１４を形成した後、
レジスト膜を除去する。又、新たなレジスト膜で予定の
ソース領域１５およびゲート電極１３を露出する様にマ
スクして、砒素をドーズ量５．０×１０15でイオン注入
し、Ｎ+型のソース領域１５をトレンチ７に隣接するチ
ャネル層４表面に形成した後、レジスト膜を除去する。
【００２５】更に、全面にＢＰＳＧ（Boron Phosphoru
s Silicate Glass）層をＣＶＤ法により堆積し、レジ
スト膜をマスクにして少なくともゲート電極１３上に、
７０００〜１２０００Åの厚みで層間絶縁膜１６を形成
する。これによりトレンチ７で囲まれた領域がＭＯＳＦ
ＥＴの１個のセルとなり、このセルを多数個設けた実動
作領域が形成される。
s Silicate Glass）層をＣＶＤ法により堆積し、レジ
スト膜をマスクにして少なくともゲート電極１３上に、
７０００〜１２０００Åの厚みで層間絶縁膜１６を形成
する。これによりトレンチ７で囲まれた領域がＭＯＳＦ
ＥＴの１個のセルとなり、このセルを多数個設けた実動
作領域が形成される。
【００２６】本発明の第２の工程は、図４に示す如く、
ＭＯＳＦＥＴのソース領域１５とコンタクトし実動作領
域を覆う凹凸を有する第１電極層１７を形成することに
ある。
ＭＯＳＦＥＴのソース領域１５とコンタクトし実動作領
域を覆う凹凸を有する第１電極層１７を形成することに
ある。
【００２７】アルミニウム等をスパッタ装置で、実動作
領域全面に付着して、ＭＯＳＦＥＴのソース領域１５お
よびボディコンタクト領域１４にコンタクトする第１電
極層であるソース電極１７を形成する。また、パワーＭ
ＯＳＦＥＴの裏面には金の裏張り電極（図示せず）によ
りドレイン電極が形成される。アルミニウムは全面に付
着されるが、ゲート電極１３を覆う層間絶縁膜１６はそ
の厚みが７０００〜１２０００Å程度あり、ソース電極
１７は実際には図の如く凹凸を有する形状に形成され
る。ソース電極１７は３μｍ程度に形成され、この凹凸
の段差は１．５〜２μｍ程度となる。
領域全面に付着して、ＭＯＳＦＥＴのソース領域１５お
よびボディコンタクト領域１４にコンタクトする第１電
極層であるソース電極１７を形成する。また、パワーＭ
ＯＳＦＥＴの裏面には金の裏張り電極（図示せず）によ
りドレイン電極が形成される。アルミニウムは全面に付
着されるが、ゲート電極１３を覆う層間絶縁膜１６はそ
の厚みが７０００〜１２０００Å程度あり、ソース電極
１７は実際には図の如く凹凸を有する形状に形成され
る。ソース電極１７は３μｍ程度に形成され、この凹凸
の段差は１．５〜２μｍ程度となる。
【００２８】本発明の第３の工程は、図５に示す如く、
第１電極層１７上に絶縁膜１９を形成し、第１電極層１
７の凹部に絶縁膜１９を埋め込んでエッチバックし、第
１電極層１７表面を平坦化することにある。
第１電極層１７上に絶縁膜１９を形成し、第１電極層１
７の凹部に絶縁膜１９を埋め込んでエッチバックし、第
１電極層１７表面を平坦化することにある。
【００２９】本工程は、本発明の特徴となる工程であ
り、ソース電極１７の段差を埋め込むために全面にＳＯ
Ｇ膜１９（塗布シリコン酸化膜：Spin On Glass）を形
成する。まず、アルミニウムの腐食を避けるために全面
にＣＶＤにより酸化膜１８を２０００Å程度堆積した
後、更に全面にＳＯＧ膜１９を堆積する。この厚みは凹
部を完全に埋め込む厚みで具体的には２μｍ程度堆積す
る（図５（Ａ））。その後ドライエッチングによりエッ
チバックして平坦化する。このエッチバックは、ドライ
エッチングでＳＯＧ膜１９の終点検出をする。これによ
り、凸部のアルミニウムが露出し、凹部にはＳＯＧ膜１
９が埋め込まれるので、ソース電極１７の表面が平坦化
される（図５（Ｂ））。
り、ソース電極１７の段差を埋め込むために全面にＳＯ
Ｇ膜１９（塗布シリコン酸化膜：Spin On Glass）を形
成する。まず、アルミニウムの腐食を避けるために全面
にＣＶＤにより酸化膜１８を２０００Å程度堆積した
後、更に全面にＳＯＧ膜１９を堆積する。この厚みは凹
部を完全に埋め込む厚みで具体的には２μｍ程度堆積す
る（図５（Ａ））。その後ドライエッチングによりエッ
チバックして平坦化する。このエッチバックは、ドライ
エッチングでＳＯＧ膜１９の終点検出をする。これによ
り、凸部のアルミニウムが露出し、凹部にはＳＯＧ膜１
９が埋め込まれるので、ソース電極１７の表面が平坦化
される（図５（Ｂ））。
【００３０】凹部を埋め込む材料は、微細で深い凹部に
入り込みやすいＳＯＧ膜が望ましい。また、ＴＥＯＳ膜
（Tetraethylorthosilicate）をＣＶＤ法で堆積させ
て、エッチバックしてもよい。
入り込みやすいＳＯＧ膜が望ましい。また、ＴＥＯＳ膜
（Tetraethylorthosilicate）をＣＶＤ法で堆積させ
て、エッチバックしてもよい。
【００３１】本発明の第４の工程は、図６に示す如く、
平坦な第１電極層１７上に第２電極層２０を形成し、第
２電極層２０上にろう材２１でリード７７を固着するこ
とにある。
平坦な第１電極層１７上に第２電極層２０を形成し、第
２電極層２０上にろう材２１でリード７７を固着するこ
とにある。
【００３２】半導体チップは、素子領域の形成後、組み
立て工程に移される。すなわち、リードのヘッダー（図
示せず）上に半田あるいはＡｇペーストよりなるプリフ
ォーム材でパワーＭＯＳＦＥＴのベアチップを固着す
る。ワイヤレス電極構造であるので、パワーＭＯＳＦＥ
Ｔのベアチップの上面には半田等の導電性接着剤２１に
よりリード７７が固着される。全面に半田２１との抵抗
を下げるための第２電極層である半田接着層２０を蒸
着、メッキ或いはスパッタ法などにより形成する。この
半田接着層２０は、Ｔｉ／Ｎｉ／Ａｕの金属多層膜であ
り、前述の如くソース電極１７上は平坦化されているた
め、この半田接着層２０も全面に平坦に形成される。
立て工程に移される。すなわち、リードのヘッダー（図
示せず）上に半田あるいはＡｇペーストよりなるプリフ
ォーム材でパワーＭＯＳＦＥＴのベアチップを固着す
る。ワイヤレス電極構造であるので、パワーＭＯＳＦＥ
Ｔのベアチップの上面には半田等の導電性接着剤２１に
よりリード７７が固着される。全面に半田２１との抵抗
を下げるための第２電極層である半田接着層２０を蒸
着、メッキ或いはスパッタ法などにより形成する。この
半田接着層２０は、Ｔｉ／Ｎｉ／Ａｕの金属多層膜であ
り、前述の如くソース電極１７上は平坦化されているた
め、この半田接着層２０も全面に平坦に形成される。
【００３３】更に、半田２１を供給し、リード７７を固
着する。半田２１は、半田接着層２０上全面に付着する
ので、リード７７は半田２１の全面と接着することとな
り、接着強度が非常に向上する。又、従来ソース電極１
７の凹部により発生していた空洞部がなくなるので、ク
ラックの発生も抑制でき、半導体チップ自体の強度も増
加し、ＰＣＴ信頼性の低下を抑制できる利点も有する。
着する。半田２１は、半田接着層２０上全面に付着する
ので、リード７７は半田２１の全面と接着することとな
り、接着強度が非常に向上する。又、従来ソース電極１
７の凹部により発生していた空洞部がなくなるので、ク
ラックの発生も抑制でき、半導体チップ自体の強度も増
加し、ＰＣＴ信頼性の低下を抑制できる利点も有する。
【００３４】その後半導体チップおよびリード７７は金
型およびトランスファーモールドで樹脂封止される。
型およびトランスファーモールドで樹脂封止される。
【００３５】図７は上記した方法により製造したパワー
ＭＯＳＦＥＴを示す。尚、上面図は、図１２（Ａ）と同
様であるので省略し、断面構造を示す。
ＭＯＳＦＥＴを示す。尚、上面図は、図１２（Ａ）と同
様であるので省略し、断面構造を示す。
【００３６】リードは、銅を素材とした打ち抜きフレー
ムであり、このリードのヘッダー７２上に半田あるいは
Ａｇペーストよりなるプリフォーム材７３でパワーＭＯ
ＳＦＥＴのベアチップ７１が固着される。パワーＭＯＳ
ＦＥＴのベアチップ７１の下面は金の裏張り電極（図示
せず）によりドレイン電極が形成され、上面にはアルミ
ニウム合金の蒸着によりゲート電極（図示せず）とソー
ス電極１７が形成される。ソース電極１７表面は凹凸を
有する形状であるが、その凹部にはＳＯＧ膜１９が埋め
込まれ、ソース電極１７表面が平坦化されている。更
に、半田および導電材料との抵抗を下げるため半田接着
層２０をソース電極１７表面に蒸着する。半田接着層２
０および半田２１はソース電極１７全面に付着し、リー
ド７７全面と固着できる。リードのドレイン端子７５は
ヘッダー７２と連結されているので、ドレイン電極と直
結され、ゲート電極およびソース電極はゲート端子７６
およびソース端子７７と電気的に接続される。
ムであり、このリードのヘッダー７２上に半田あるいは
Ａｇペーストよりなるプリフォーム材７３でパワーＭＯ
ＳＦＥＴのベアチップ７１が固着される。パワーＭＯＳ
ＦＥＴのベアチップ７１の下面は金の裏張り電極（図示
せず）によりドレイン電極が形成され、上面にはアルミ
ニウム合金の蒸着によりゲート電極（図示せず）とソー
ス電極１７が形成される。ソース電極１７表面は凹凸を
有する形状であるが、その凹部にはＳＯＧ膜１９が埋め
込まれ、ソース電極１７表面が平坦化されている。更
に、半田および導電材料との抵抗を下げるため半田接着
層２０をソース電極１７表面に蒸着する。半田接着層２
０および半田２１はソース電極１７全面に付着し、リー
ド７７全面と固着できる。リードのドレイン端子７５は
ヘッダー７２と連結されているので、ドレイン電極と直
結され、ゲート電極およびソース電極はゲート端子７６
およびソース端子７７と電気的に接続される。
【００３７】
【発明の効果】本発明の半導体装置の製造方法に依れ
ば、第１に、ソース電極（アルミニウム）の凹部に絶縁
膜が埋め込まれるため、ソース電極表面が平坦化する。
これにより、半田接着層となるＴｉ／Ｎｉ／Ａｕ多層膜
および半田をソース電極上全面に、平坦に付着すること
ができ、リードとの接着強度が増加する。つまり接着強
度の低下による不良が抑制でき、歩留まりが向上する。
ば、第１に、ソース電極（アルミニウム）の凹部に絶縁
膜が埋め込まれるため、ソース電極表面が平坦化する。
これにより、半田接着層となるＴｉ／Ｎｉ／Ａｕ多層膜
および半田をソース電極上全面に、平坦に付着すること
ができ、リードとの接着強度が増加する。つまり接着強
度の低下による不良が抑制でき、歩留まりが向上する。
【００３８】第２に、半導体チップとリードの間に空洞
部がなくなるので、クラックの発生などが抑制でき、Ｍ
ＯＳＦＥＴの強度も向上するので、ＰＣＴ信頼性が向上
する。
部がなくなるので、クラックの発生などが抑制でき、Ｍ
ＯＳＦＥＴの強度も向上するので、ＰＣＴ信頼性が向上
する。
【００３９】第３に、半導体チップにはリードを接着す
る半田が全面に付くので、半田表面とリード側では接触
面積が大きくなり、オン抵抗が低減する上、放熱性も向
上する半導体装置の製造方法を提供できる利点も有す
る。
る半田が全面に付くので、半田表面とリード側では接触
面積が大きくなり、オン抵抗が低減する上、放熱性も向
上する半導体装置の製造方法を提供できる利点も有す
る。
【図１】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図２】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図３】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図４】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図５】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図６】本発明の半導体装置の製造方法を説明する断面
図である。
図である。
【図７】本発明の半導体装置を説明する断面図である。
【図８】従来の半導体装置の製造方法を説明する断面図
である。
である。
【図９】従来の半導体装置の製造方法を説明する断面図
である。
である。
【図１０】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１１】従来の半導体装置の製造方法を説明する断面
図である。
図である。
【図１２】従来の半導体装置を説明する（Ａ）上面図、
（Ｂ）断面図である。
（Ｂ）断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｆ
６５８Ｇ
Ｆターム(参考） 5F004 DB03 DB24 EA27 EB02
5F033 HH04 HH07 HH08 HH09 HH13
HH18 LL04 MM08 PP15 PP19
PP27 PP28 QQ08 QQ11 QQ31
QQ58 QQ59 RR04 RR09 RR15
SS04 SS11 SS21 VV07 XX01
XX13 XX17
Claims (8)
- 【請求項１】 半導体基板に半導体素子領域を形成する
工程と、 前記半導体素子領域上に凹凸を有する第１電極層を形成
する工程と、 前記第１電極層の凹部に絶縁膜を埋め込んで表面を平坦
化する工程と、 前記平坦な第１電極層及び埋め込まれた前記絶縁膜上に
第２の電極層を形成し、該第２電極層上にリードを固着
する工程とを具備することを特徴とする半導体装置の製
造方法。 - 【請求項２】 半導体基板に絶縁ゲート型半導体装置の
セルを多数設けた実動作領域を形成する工程と、 前記絶縁ゲート型半導体装置のソース領域とコンタクト
し前記実動作領域を覆う凹凸を有する第１電極層を形成
する工程と、 前記第１電極層上に絶縁膜を形成し、前記第１電極層の
凹部に前記絶縁膜を埋め込んでエッチバックし、前記第
1電極層表面を平坦化する工程と、 前記平坦な第１電極層上及び埋め込まれた前記絶縁膜上
に第２電極層を形成し、該第２電極層上にろう材でリー
ドを固着する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項３】 前記絶縁ゲート型半導体装置はトレンチ
型に形成されることを特徴とする請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記絶縁ゲート型半導体装置のゲート電
極上には厚い層間絶縁膜が設けられることを特徴とする
請求項２に記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜は、ＳＯＧ膜により形成され
ることを特徴とする請求項１または請求項２に記載の半
導体装置の製造方法。 - 【請求項６】前記絶縁膜はＴＥＯＳ膜により形成される
ことを特徴とする請求項１または請求項２に記載の半導
体装置の製造方法。 - 【請求項７】前記エッチバックで終点検出を行い、前記
第1電極層表面を平坦化することを特徴とする請求項１
または請求項２に記載の半導体装置の製造方法。 - 【請求項８】前記エッチバックはドライエッチングであ
ることを特徴とする請求項１または請求項２に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290750A JP2003101024A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001290750A JP2003101024A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003101024A true JP2003101024A (ja) | 2003-04-04 |
Family
ID=19113008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001290750A Pending JP2003101024A (ja) | 2001-09-25 | 2001-09-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003101024A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051054A (ja) * | 2003-07-29 | 2005-02-24 | Nec Electronics Corp | 半導体装置 |
| JP2008166765A (ja) * | 2007-01-04 | 2008-07-17 | Beijing Boe Optoelectronics Technology Co Ltd | Ｔｆｔアレイ構造及びその製造方法 |
| US7720453B2 (en) | 2005-03-23 | 2010-05-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| WO2010092691A1 (ja) * | 2009-02-16 | 2010-08-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2017069569A (ja) * | 2016-11-16 | 2017-04-06 | 三菱電機株式会社 | 半導体装置 |
| JP6239203B1 (ja) * | 2017-03-16 | 2017-11-29 | 三菱電機株式会社 | 半導体装置 |
| JPWO2021070252A1 (ja) * | 2019-10-08 | 2021-04-15 |
-
2001
- 2001-09-25 JP JP2001290750A patent/JP2003101024A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE112009004375B4 (de) * | 2009-02-16 | 2014-03-27 | Toyota Jidosha Kabushiki Kaisha | Halbleitervorrichtung |
| JP5343982B2 (ja) * | 2009-02-16 | 2013-11-13 | トヨタ自動車株式会社 | 半導体装置 |
| WO2010092691A1 (ja) * | 2009-02-16 | 2010-08-19 | トヨタ自動車株式会社 | 半導体装置 |
| JP2017069569A (ja) * | 2016-11-16 | 2017-04-06 | 三菱電機株式会社 | 半導体装置 |
| KR20190116414A (ko) * | 2017-03-16 | 2019-10-14 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| WO2018167925A1 (ja) * | 2017-03-16 | 2018-09-20 | 三菱電機株式会社 | 半導体装置 |
| JP6239203B1 (ja) * | 2017-03-16 | 2017-11-29 | 三菱電機株式会社 | 半導体装置 |
| CN110383488A (zh) * | 2017-03-16 | 2019-10-25 | 三菱电机株式会社 | 半导体装置 |
| KR102184252B1 (ko) | 2017-03-16 | 2020-11-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US10998436B2 (en) | 2017-03-16 | 2021-05-04 | Mitsubishi Electric Corporation | Semiconductor device |
| CN110383488B (zh) * | 2017-03-16 | 2023-08-29 | 三菱电机株式会社 | 半导体装置 |
| JPWO2021070252A1 (ja) * | 2019-10-08 | 2021-04-15 | ||
| JP7170894B2 (ja) | 2019-10-08 | 2022-11-14 | 三菱電機株式会社 | 半導体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |