JPH11251589A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 ゲート酸化膜の特性を改善したトレンチＭＯ
Ｓゲートを得る。 【解決手段】 トレンチ３００を充填し、かつトレンチ
３００の開口部を覆うゲート電極１３が設けられる。こ
こで寸法ＷGはゲート電極１３のうちＰ型ベース層４や
Ｎ+ 型エミッタ拡散層５１よりも上方にある頭部の径
（断面の幅）であり、寸法ＷTはトレンチ３００が直線
状に伸びる部分の内壁の径（断面の幅）であり、寸法Ｗ
Cはトレンチ３００の断面におけるゲート酸化膜１１と
Ｐ型ベース層４との境界（即ちトレンチ３００の内壁）
からゲート電極１３のトレンチ３００よりも上方におけ
る端面に至る距離である。但し、上記寸法の間には、Ｗ
G≧１．３・ＷT及びＷC≧０．２μｍの少なくともいず
れか一方の関係がある。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置、特
に、パワーデバイスに適用するトレンチＭＯＳゲートを
形成する技術に関するものである。
【０００２】
【従来の技術】図４１〜図４８は、トレンチＭＯＳゲー
トを形成する従来のプロセスを工程順に示す断面図であ
る。まず図４１に示される構造を準備する。図４１にお
いて下から順に、不純物濃度の高いＰ型半導体層１０
３、不純物濃度の高いＮ型半導体層１０２、不純物濃度
の低いＮ型半導体層１０１、Ｐ型ベース層１０４が積層
された構造に対し、溝２００がＰ型ベース層１０４の上
面からＮ型半導体層１０１の途中まで形成されている。
但し、Ｐ型ベース層１０４の上面において溝２００の周
囲に不純物濃度の高いＮ型半導体層１０５が選択的に形
成されている。
【０００３】次に溝２００の内壁を含み、図４１に示さ
れた構造で上側に露出する面の全体にわたってゲート酸
化膜１１１を形成する（図４２）。更にゲート酸化膜１
１１の上にポリシリコン等のゲート電極材料１１２を設
け、溝２００を充填する（図４３）。そして溝２００に
充填されたゲート電極材料１１２のみをゲート電極１１
３として残し、それ以外のゲート電極材料１１２をエッ
チングによって除去する（図４４）。
【０００４】その後、ゲート電極１１３の表面を酸化さ
せて酸化膜１１５を形成する（図４５）。隣接するＮ型
半導体層１０５の間で露出するＰ型ベース層１０４にお
いて、酸化膜１１１を介したイオン注入等により不純物
濃度が高いＰ型半導体層１１８を形成し、更に例えばＣ
ＶＤ法によって形成される酸化膜を用いて層間絶縁膜１
１６，１１７をこの順に堆積させる（図４６）。層間絶
縁膜１１６，１１７は選択的にエッチングされて図４７
に示されるようにゲート電極１１３の上方のみに残置す
る。
【０００５】更にスパッタ法やランプアニール等を用い
てシリサイド層１１９をＮ型半導体層１０５、Ｐ型半導
体層１１８及びゲート電極１１３の上面に形成し、全面
にバリアメタル１２０、アルミ配線層１２１を堆積させ
る（図４８）。図４９は図４８におけるＱＱ方向から見
た断面図を示し、溝２００の両側には分離酸化膜１２
２、Ｐ型半導体層１２３が設けられている。溝２００の
端部において、シリサイド層１１９及びバリアメタル１
２０を介してアルミ配線層１２１とゲート電極１１３と
が接続されている。
【０００６】
【発明が解決しようとする課題】従来のトレンチＭＯＳ
ゲートは上述のように形成され、図４８、図４９に示さ
れる構造を有していたため、溝２００の開口部Ｃ、底部
Ｄにおいてゲート酸化膜１１１が局所的に薄くなってい
た。特に開口部Ｃではゲート電極１１３との界面でゲー
ト酸化膜１１１に凸状部分が現れる。しかも開口部Ｃに
おいては、図４３から図４４へと移る工程において、ゲ
ート電極材料１１２をエッチングすることによるダメー
ジがゲート酸化膜１１１に与えられ、ゲート酸化膜１１
１の特性が一層悪化しているという第１の問題点があっ
た。
【０００７】また、アルミ配線層１２１の平坦性が悪い
と、トレンチＭＯＳゲートを採用するトランジスタのア
センブリ工程においてアルミ配線層１２１に直径５０〜
４００μｍのアルミ細線をボンディングさせる際（即ち
セル上ボンディングの際）、ボンディングの衝撃でトレ
ンチＭＯＳゲートが破壊され易くなる。しかもアルミ配
線層１２１とアルミ細線との接触面積が小さくなる傾向
となり、当該接触部分での抵抗の上昇を招いてしまう場
合がある。これではトレンチＭＯＳゲートを採用するト
ランジスタがＯＮしている際の抵抗が見かけ上増大して
しまうという第２の問題点もあった。
【０００８】そして第２の問題点を解決すべく、アルミ
配線層１２１を厚く成膜しようとすると、トレンチＭＯ
Ｓゲートが形成されるウエハが大きく反えり、露光工程
が困難であるという第３の問題点を招くことになる。
【０００９】本発明は上記の数々の問題点を解決するた
めになされたもので、ゲート酸化膜の特性を改善した半
導体装置及びその製造方法を提供することを目的として
いる。
【００１０】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、主面を有する半導体基板と、前記主面
に開口部を、前記半導体基板中に底部を、それぞれ有す
る溝と、前記溝の内壁及び前記開口部の周囲の前記主面
上に設けられた絶縁膜と、前記絶縁膜を介して前記半導
体基板に対向して設けられ、前記主面よりも前記溝の底
部から遠い頭部を有する導電材とを備える半導体装置で
ある。そして、前記頭部の端面が前記溝の内壁よりも前
記開口部から０．２μｍ以上遠く離れているか、前記頭
部の径が前記溝が直線状に伸びる部分の前記溝の内壁の
径の１．３倍以上であるかの少なくともいずれか一方で
ある。
【００１１】この発明のうち請求項２にかかるものは、
（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する溝を形成する工程と、（ｃ）前記溝
の内壁及び前記開口部の周囲の前記主面上に絶縁膜を形
成する工程と、（ｄ）前記絶縁膜を覆う導電材を成膜す
る工程と、（ｅ）前記溝の内壁よりも前記開口部から
０．２μｍ以上遠く離れた、前記主面の上方における前
記導電材を選択的に除去して頭部を形成する工程とを備
える半導体装置の製造方法である。
【００１２】この発明のうち請求項３にかかるものは、
請求項２記載の半導体装置の製造方法であって、前記頭
部の径が前記溝の直線状に伸びる部分の前記溝の内壁の
径の１．３倍以上である。
【００１３】この発明のうち請求項４にかかるものは、
請求項２又は３記載の半導体装置の製造方法であって、
前記工程（ｂ）は、（ｂ−１）前記主面から前記半導体
基板に対して穴を掘る工程と、（ｂ−２）前記穴の内壁
に犠牲酸化膜を形成する工程と、（ｂ−３）前記犠牲酸
化膜を除去して前記溝を形成する工程とを有する。
【００１４】この発明のうち請求項５にかかるものは、
主面を有する半導体基板と、前記主面に開口部を、前記
半導体基板中に底部を、それぞれ有する溝と、前記底部
の周囲及び前記開口部の周囲において、それぞれ前記半
導体基板中に設けられた第１及び第２の不純物領域と、
前記溝の内壁及び前記開口部の周囲の前記主面上に設け
られた絶縁膜と、前記絶縁膜を介して前記半導体基板に
対向して設けられた導電材とを備える半導体装置であ
る。そして、前記半導体基板の厚さ方向と直交する方向
に沿った前記絶縁膜の厚さは、開口部における方が、前
記半導体基板に接した位置における方の１．３倍以上で
ある。
【００１５】この発明のうち請求項６にかかるものは、
（ａ）主面と、前記主面と対峙する第１の不純物領域を
有する半導体基板を準備する工程と、（ｂ）前記主面に
第２の不純物領域を形成する工程と、（ｃ）前記第２の
不純物領域をアモルファス化する工程と、（ｄ）前記第
２の不純物領域に開口部を、前記第１の不純物領域に底
部を、それぞれ有する溝を前記半導体基板に形成する工
程と、（ｅ）前記溝の内壁及び前記開口部の周囲の前記
主面を酸化して絶縁膜を形成する工程と、（ｆ）前記絶
縁膜を覆う導電材を成膜する工程とを備える半導体装置
の製造方法である。
【００１６】この発明のうち請求項７にかかるものは、
請求項６記載の半導体装置の製造方法であって、前記工
程（ｃ）は、（ｃ−１）前記工程（ｃ）よりも前に得ら
れた構造に対して半導体イオンを注入する工程を有す
る。
【００１７】この発明のうち請求項８にかかるものは、
請求項７記載の半導体装置の製造方法であって、前記工
程（ｂ），（ｃ）の間に、（ｇ）前記工程（ｂ）で得ら
れた構造に対し、前記第２の不純物領域のみを露出させ
るマスクを形成する工程を更に備える。
【００１８】この発明のうち請求項９にかかるものは、
（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する穴を形成する工程と、（ｃ）前記穴
の内壁に多結晶半導体及びアモルファス半導体の少なく
とも何れか一方を犠牲膜として形成する工程と、（ｄ）
前記犠牲膜を除去して溝を形成する工程と、（ｅ）前記
溝の内壁を酸化して絶縁膜を形成する工程と、（ｆ）前
記絶縁膜を覆う導電材を成膜する工程とを備える、半導
体装置の製造方法である。
【００１９】この発明のうち請求項１０にかかるもの
は、請求項９記載の半導体装置の製造方法であって、前
記犠牲膜の除去は等方性エッチングによって行われる。
【００２０】この発明のうち請求項１１にかかるもの
は、（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する穴を形成する工程と、（ｃ）前記工
程（ｂ）で得られた構造をアニールする工程と、（ｄ）
前記穴の内壁を酸化して犠牲酸化膜を形成する工程と、
（ｅ）前記犠牲酸化膜を除去して溝を形成する工程と、
（ｆ）溝の内壁を酸化して絶縁膜を形成する工程と、
（ｇ）前記絶縁膜を覆う導電材を成膜する工程とを備え
る半導体装置の製造方法である。
【００２１】この発明のうち請求項１２にかかるもの
は、（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する第１の穴を形成する工程と、（ｃ）
前記第１の穴に等方性エッチングを施して第２の穴を形
成する工程と、（ｄ）前記第２の穴の内壁に多結晶半導
体及びアモルファス半導体の少なくとも何れか一方を犠
牲膜として形成する工程と、（ｅ）前記犠牲膜を酸化し
て犠牲酸化膜を形成する工程と、（ｆ）前記犠牲酸化膜
を除去して溝を形成する工程と、（ｇ）前記溝の内壁を
酸化して絶縁膜を形成する工程と、（ｈ）前記絶縁膜を
覆う導電材を成膜する工程とを備える、半導体装置の製
造方法である。
【００２２】この発明のうち請求項１３にかかるもの
は、（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する第１の穴を形成する工程と、（ｃ）
前記第１の穴に等方性エッチングを施して第２の穴を形
成する工程と、（ｄ）前記工程（ｃ）で得られた構造を
アニールする工程と、（ｅ）前記第２の穴の内壁を酸化
して犠牲酸化膜を形成する工程と、（ｆ）前記犠牲酸化
膜を除去して溝を形成する工程と、（ｇ）溝の内壁を酸
化して絶縁膜を形成する工程と、（ｈ）前記絶縁膜を覆
う導電材を成膜する工程とを備える半導体装置の製造方
法である。
【００２３】この発明のうち請求項１４にかかるもの
は、請求項１２記載の半導体装置の製造方法であって、
前記工程（ｃ），（ｄ）の間に（ｈ）前記犠牲膜に窒素
を導入する工程を更に備える。
【００２４】この発明のうち請求項１５にかかるもの
は、（ａ）主面を有する半導体基板を準備する工程と、
（ｂ）前記主面に開口部を、前記半導体基板中に底部
を、それぞれ有する第１の穴を形成する工程と、（ｃ）
前記第１の穴に等方性エッチングを施して第２の穴を形
成する工程と、（ｄ）前記第２の穴の内壁を酸化して犠
牲酸化膜を形成する工程と、（ｅ）前記犠牲酸化膜に窒
素を導入する工程と、（ｆ）前記犠牲酸化膜を除去して
溝を形成する工程と、（ｇ）前記溝の内壁を酸化して絶
縁膜を形成する工程と、（ｈ）前記絶縁膜を覆う導電材
を成膜する工程とを備える、半導体装置の製造方法であ
る。
【００２５】この発明のうち請求項１６にかかるもの
は、ＭＯＳ構造を呈するゲート電極と、前記ゲート電極
の上方に設けられた第１の導電層と、前記ゲート電極と
前記導電層との間に介在し、前記導電層よりも強度が高
い第２の導電層とを備える半導体装置である。
【００２６】この発明のうち請求項１７にかかるもの
は、（ａ）半導体基板において、ＭＯＳ構造を呈するゲ
ート電極を形成する工程と、（ｂ）前記ゲート電極の上
方に第１の導電層を形成する工程と、（ｃ）前記第１の
導電層をパターニングする工程と、（ｄ）前記第１の導
電層上に第２の導電層を形成する工程と、を備える半導
体装置の製造方法である。
【００２７】この発明のうち請求項１８にかかるもの
は、請求項１７記載の半導体装置の製造方法であって、
前記工程（ｃ）は（ｃ−１）前記第１の導電層を、前記
ゲート電極及び前記第２導電層に接続される第１部分
と、前記ゲート電極と共にＭＯＳトランジスタを構成す
る不純物領域に接続される第２部分とに分けてパターニ
ングする工程を有し、前記工程（ｃ），（ｄ）の間に
（ｅ）前記第１部分と前記第２導電層との間に介在する
層間絶縁膜を形成する工程を更に備える。
【００２８】
【発明の実施の形態】実施の形態１．図１及び図２並び
に図４乃至図１５は本発明の実施の形態１にかかるＩＧ
ＢＴを製造する方法を工程順に示す断面図であり、また
図３は上面図である。先ず、図１に示すように、下から
順に、不純物濃度の高いＰ+ 型半導体層３、Ｎ型半導体
層２、不純物濃度の低いＮ- 型半導体層１が積層された
構造を得る。例えば半導体の材料としてシリコンを用い
る事ができる。Ｎ- 型半導体層１はその不純物濃度が１
×１０12〜１×１０14ｃｍ-3であり、厚さは４０〜６０
０μｍである。またＮ型半導体層２はその不純物濃度の
ピークが１×１０18ｃｍ-3以下であり、拡散深さはＰ+
型半導体層３の拡散深さ以上であって４００μｍ以下で
ある。またＰ+ 型半導体層３はその表面における不純物
濃度のピークが２×１０18ｃｍ-3以上であって、拡散深
さはＮ型半導体層２の拡散深さ以下である。かかる構造
は、Ｎ- 型半導体層１の裏面（図１において下方に存在
する面）に対してイオンを注入し拡散することにより、
順次Ｎ型半導体層２、Ｐ+ 型半導体層３を形成して得る
ことができる。勿論、エピタキシャル成長を用いて形成
してもよい。
【００２９】次にＮ- 型半導体層１の表面（図１におい
て上方に存在する面）に対してＰ型ベース層４を形成す
る。Ｐ型ベース層４は例えば不純物濃度のピークが１×
１０15〜１×１０18ｃｍ-3であり、拡散深さは１〜４μ
ｍである。更にＰ型ベース層４の上面において、格子状
に選択的にＮ+ 型拡散層５を形成する（図３）。Ｎ+型
拡散層５はその表面における不純物濃度が１×１０18〜
１×１０20ｃｍ-3であって、拡散深さは０．３〜２μｍ
である。図４、図５はそれぞれ図３に示した位置IV-I
V、V-Vの断面を示す。以降ではまず位置IV-IVにおける
構造について説明する。
【００３０】次に隣接するＮ+ 型拡散層５の端部及び、
これらに挟まれたＰ型ベース層４を覆い、Ｎ+ 型拡散層
５の中央部を露出させる酸化膜６を、例えばＣＶＤ法に
よる成膜及びパターニングを用いて形成する（図６）。
【００３１】酸化膜６をマスクとしてエッチングを行
い、Ｎ- 型半導体層１、Ｎ+ 型拡散層５を貫通し、Ｐ型
ベース層４に底部を有するトレンチ３０２を形成する。
トレンチ３０２の開口部の周囲にはＮ+ 型拡散層５がＮ
+ 型エミッタ拡散層５１として残置する（図７）。
【００３２】その後、酸化膜の等方性エッチングを行っ
て酸化膜６の端部を、トレンチ３０２の開口部から横方
向（Ｎ- 型半導体層１の厚さ方向と直交する方向）へ距
離ｘだけ後退させる（図８）。次いで半導体の等方性エ
ッチングを行うことにより、トレンチ３０２の開口部の
Ｎ+ 型エミッタ拡散層５１及びトレンチ３０２の底部の
Ｐ型ベース層４の角が丸められ、トレンチ３０１が形成
される（図９）。
【００３３】その後熱酸化を施すことにより、トレンチ
３０１の内壁に犠牲酸化膜１０を一旦形成する（図１
０）。この際、酸化膜６も増厚して酸化膜６１となる。
その後にエッチングを行って犠牲酸化膜１０及び酸化膜
６１を除去する。かかる犠牲酸化膜の形成及び除去によ
り、トレンチ３０１の開口部及び底部は一層丸められ、
側壁はより平滑化し、トレンチ３００が形成される（図
１１）。
【００３４】図７乃至図１１に示すようにトレンチを３
０２，３０１，３００の手順で形成してその側壁を平滑
化し、その角を丸める技術は、例えば特開平７−２６３
６９２号公報に記載されている。例えば犠牲酸化膜１０
は、９５０℃乃至１１００℃で酸素雰囲気において１０
０〜３００ｎｍ程度形成される。その後、例えば９５０
℃以上の水蒸気もしくは酸素雰囲気で熱酸化し、図１１
に示す構造で露出している表面（トレンチ３００の内壁
を含む）にゲート酸化膜１１を形成する。
【００３５】あるいはゲート酸化膜１１の形成に先立
ち、図１１に示す構造に対し、犠牲酸化膜１０の形成・
除去に引き続いて、更に新たな犠牲酸化膜の形成、除去
を行っても良い。新たな犠牲酸化膜の形成は、例えば水
蒸気雰囲気において犠牲酸化膜１０を形成する際よりも
低い温度で行う。この場合には、ゲート酸化膜１１の形
成は、水蒸気雰囲気において、例えば１０００℃以下の
熱酸化で行う方が、トレンチの底部を丸める効果が高く
なる。
【００３６】ゲート酸化膜１１を覆い、トレンチ３００
を充填するゲート電極用多結晶シリコン膜１２を形成す
る（図１２）。ゲート電極用多結晶シリコン膜として
は、例えば燐を高い濃度で含んだもの、あるいはドープ
しないものに燐がイオン注入したものを用いればよい。
【００３７】ゲート電極用多結晶シリコン膜１２をパタ
ーニングすることにより、トレンチ３００を充填すると
ともにトレンチ３００の開口部及びその近傍を覆うゲー
ト電極１３を得る。ここで寸法ＷGはゲート電極１３の
うちＰ型ベース層４やＮ+ 型エミッタ拡散層５１よりも
上方にある頭部の径（断面の幅）であり、寸法ＷTはト
レンチ３００が直線状に伸びる部分の内壁の径（断面の
幅）であり、寸法ＷCはトレンチ３００の断面における
ゲート酸化膜１１とＰ型ベース層４との境界（即ちトレ
ンチ３００の内壁）からトレンチ３００よりも上方にお
けるゲート電極１３の端面に至る距離である（図１
３）。
【００３８】但し、上記寸法の間には、ＷG≧１．３・
ＷT及びＷC≧０．２μｍの少なくともいずれか一方の関
係がある。即ち、トレンチ３００の内壁よりも開口部か
ら０．２μｍ以上遠く離れた、Ｐ型ベース層４Ｎ+ 型エ
ミッタ拡散層５１の上方におけるゲート電極用多結晶シ
リコン膜１２を選択的に除去する。あるいは径がトレン
チ３００の内壁の径の１．３倍以上である頭部を形成す
るのである。
【００３９】その後、隣接するＮ+ 型エミッタ拡散層５
１の間に露出するＰ型ベース層４の上面から、イオン注
入等により不純物濃度が高いＰ型半導体層１８を形成す
る（図１４）。更に例えばＣＶＤ法によって層間絶縁膜
１６，１７をこの順に堆積させる（図１５）。層間絶縁
膜１６，１７を選択的にエッチングして図１６に示すと
おりゲート電極１３の上方のみに残置する。更にスパッ
タ法やランプアニール等を用いてＮ型半導体層５１、Ｐ
型半導体層１８及びゲート電極１１３の上面にシリサイ
ド層１９を形成し、全面にバリアメタル２０、アルミ配
線層２１を堆積させる（図１７）。アルミ配線層２１の
材料としては、例えばＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＣ
ｕなどを用いる。
【００４０】このように、ゲート電極１３のうち、トレ
ンチ３００の上方に突出した部分が、トレンチ３００の
幅よりも大きな構成は、例えば特開平８−２３０９２号
公報に開示されている。しかし、本願発明では特にＷG
≧１．３・ＷT、或いはＷC≧０．２μｍの少なくともい
ずれか一方の関係を保つことにより、ゲート酸化膜の特
性が良好になるという利点を有する。
【００４１】なお、図１７における断面では、寸法ＷC
が大きければバリアメタル２０は必ずしもＮ+ 型エミッ
タ拡散層５１に接触しない。しかし、アルミ配線層２１
とＮ+ 型エミッタ拡散層５１と別の箇所で接続できる。
図１８は、図１７に示す断面に対して平行な別の位置に
おける断面を示す。図１９は図１７、図１８で示した構
造において、Ｎ+ 型エミッタ拡散層５１の存在する位置
で基板深さ方向と直交する平面での断面図である。Ｎ+
型エミッタ拡散層５１が存在する位置よりも上方の構成
を無視すれば、図１９に示した位置XVII−XVII，XVIII
−XVIIIの断面が、それぞれ図１７、図１８に相当す
る。位置XVII-XVII,XVIII-XVIIIはそれぞれ図３に示し
た位置IV-IV,V-Vに相当する。
【００４２】図１８に示した断面では、図５に示すよう
にＮ+ 型拡散層５をＰ型ベース層４の上面の全体を覆う
ように形成する。よってこの断面では、Ｐ型半導体層１
８が形成されておらず、隣接するトレンチ３００の間で
Ｎ+ 型エミッタ拡散層５１が連続しており、アルミ配線
層２１はシリサイド１９及びバリアメタル２０を介して
Ｎ+ 型エミッタ拡散層５１と接続している。
【００４３】図２０及び図２１は、それぞれ寸法ＷG，
ＷCがトレンチＭＯＳゲートの歩留まりに与える影響を
示すグラフである。歩留まりは、例えばある基準電圧以
下の電圧が印加されて絶縁破壊が生じるトレンチＭＯＳ
ゲートを不良として判断し、あるいはある基準電流以上
のリーク電流が流れるトレンチＭＯＳゲートを不良とし
て判断する。図２０からはＷG＝１．３・ＷTを境界にし
て、また図２１からはＷC＝０．２μｍを境界として、
それぞれ歩留まりが飛躍的に向上することがわかる。
【００４４】このように歩留まりが向上する理由の詳細
は不詳であるが、第１の原因としては、トレンチを３０
２，３０１，３００の手順で形成し、トレンチ開口部お
よび底部の角を丸めたことが挙げられる。このため、ゲ
ート電極１３とＰ型ベース層４との間にかかる電界の分
布が局所的に高くなることが回避でき、しかもゲート酸
化膜１１はトレンチ３００の内壁からＰ型ベース層４の
上面にかけてほぼ均一に成膜できるので、ゲート酸化膜
１１の形状によって絶縁破壊やリークが生じ難くなるも
のと推定できる。
【００４５】そして第２の原因として、上述したように
トレンチＭＯＳゲート構造では、トレンチ開口部がゲー
ト酸化膜特性に関しWeak Spotであるため、ＷC，ＷGを
大きくすることにより、ゲート電極用多結晶シリコン膜
１２をエッチングしてゲート電極１３を形成する際、ゲ
ート酸化膜１１のうちトレンチ３００の開口部近傍の部
分がエッチングに曝されなくなり、プラズマダメージに
よるゲート酸化膜特性の劣化が防がれていることが挙げ
られる。つまりゲート酸化膜１１がエッチングされない
ため、絶縁破壊やリーク及び信頼性等のゲート酸化膜特
性の劣化が生じ難くなるものと推定できる。
【００４６】以上のように、本実施の形態によればトレ
ンチＭＯＳゲートのゲート酸化膜を形状と膜質の双方に
ついて改善できるので、その特性を向上させ、トレンチ
ＭＯＳゲートの歩留まりを向上させたものと考えること
ができる。
【００４７】なお、ゲート抵抗を低くする目的で、ゲー
ト電極１３の表面に、例えばＴｉＳｉ，ＣｏＳｉ等のシ
リサイド層を形成しても良い。またゲート電極１３の表
面を、図４４から図４５へと移る工程のように、酸化し
てもよい。但し、この場合には、ゲート電極１３に含ま
れる不純物（例えば燐）が酸化してゲート酸化膜１１と
ゲート電極１３との界面への偏析が生じたり、ゲート電
極１３の粒界が酸化されることに伴って不純物の酸化物
が形成されたりして、ゲート酸化膜特性を悪化させ易く
なる可能性がある。
【００４８】実施の形態２．図２２及び図２３は、本発
明の実施の形態２にかかるＩＧＢＴを製造する方法を工
程順に示す断面図である。まず実施の形態１において示
された工程を用いて図４に示す構造を得る。その後Ｐ型
ベース層４及びＮ+ 型拡散層５の上方からシリコンイオ
ン９１の注入を行う（図２２）。そして図６乃至図１２
で示す工程を施すことにより、図２３に示す構造を得
る。
【００４９】ここでゲート酸化膜１１の厚さが図１２に
示す構造と異なっている。トレンチ３００の開口部周辺
でＮ+ 型エミッタ拡散層５１を形成した位置（Ｐ型ベー
ス層４の上面からの深さ）において、Ｐ型ベース層４の
厚さ方向と直交する横方向に沿ってのゲート酸化膜１１
の厚さＷ１と、トレンチ３００の内壁部、例えばＰ型ベ
ース層４に隣接する位置において、上記横方向に沿って
のゲート酸化膜１１の厚さＷ２とは、Ｗ１≧１．３・Ｗ
２の関係を有している。
【００５０】従って、Ｎ+ 型エミッタ拡散層５１とＮ-
型半導体層１とに挟まれたトレンチ３００近傍のＰ型ベ
ース層４（ここにチャネルが形成される）に対峙するゲ
ート酸化膜１１を薄くしつつも、強電界が生じるトレン
チ３００の開口部に位置するゲート酸化膜１１を厚くす
ることができるので、チャネルを形成する特性を損なわ
ずにゲート酸化膜の絶縁破壊を抑制することができる。
【００５１】なお特開平７−２４９７６９では、トレン
チの開口部近傍であって、エミッタ拡散層が形成されな
い箇所において、エミッタ拡散層と同時に形成される不
純物拡散層を酸化させて、開口部のゲート酸化膜の厚さ
を増す技術が開示されている。しかし本発明ではＮ+ 型
エミッタ拡散層５１がトレンチ３００の開口部に設けら
れているので、当該部分での特開平７−２４９７６９に
開示された効果に加え、ゲート酸化膜１１の厚さを増加
させることができる。
【００５２】本発明ではシリコンイオン９１の注入によ
り、Ｎ+ 型エミッタ拡散層５１はアモルファス化する。
そしてこのアモルファス化したＮ+ 型エミッタ拡散層５
１を酸化して得られるゲート酸化膜１１の厚さを、トレ
ンチ３００の内壁に露出するＮ- 型半導体層１及びＰ型
ベース層４を酸化して得られるゲート酸化膜１１の厚さ
よりも増大させることになる。よって単に特開平７−２
４９７６９に開示された技術を用いてトレンチ開口部近
傍のゲート酸化膜を厚くした場合と比較すると、本発明
では更にトレンチＭＯＳゲートの歩留まりを高めること
ができる。
【００５３】しかも、シリコンイオン９１を注入するこ
とにより、その飛程付近には転位ループ等の二次欠陥が
形成される。この二次欠陥は、Ｐ型ベース層４にトレン
チ３００を形成する際に生じる微小欠陥に対し、ゲッタ
リングサイトとして機能する。この微小欠陥は、Ｎ- 型
半導体層１及びＰ型ベース層４において形成された接合
において、逆バイアスされる際に流れるリーク電流を増
大させる機能がある。よって本実施の形態によればかか
る場合に流れるリーク電流を抑制することができる。
【００５４】図２４は本実施の形態の変形を示す断面図
である。図２２に示されたようにＰ型ベース層４及びＮ
+ 型拡散層５の両方にシリコンイオン９１を注入しなく
ても、Ｎ+ 型拡散層５にのみ注入すれば足りる。トレン
チ３００の開口部近傍のＮ+型エミッタ拡散層５１のみ
がアモルファス化すれば上記効果は得られるためであ
る。したがって、Ｎ+ 型拡散層５を露出し、Ｐ型ベース
層４を覆うマスク２２を介してシリコンイオン９１を注
入してもよい。
【００５５】実施の形態３．図２５及び図２６は、本発
明の実施の形態３にかかるＩＧＢＴを製造する方法を工
程順に示す断面図である。まず実施の形態１において示
す工程を用いて図８に示す構造を得る。この構造の上方
に露出する領域（トレンチ３０２の内壁を含む）に、ノ
ンドープのアモルファスシリコン層２３を堆積させる
（図２５）。
【００５６】アモルファスシリコン層２３は、トレンチ
３０２を形成することによりその周囲のＮ- 型半導体層
１及びＰ型ベース層４に生じた微小欠陥２４に対し、ゲ
ッタリング材として機能する。よって更にシリコンの等
方性エッチングを行い、アモルファスシリコン層２３を
除去して微小欠陥２４を減少させることができる。この
際、トレンチ３０２の開口部のＮ+ 型エミッタ拡散層５
１及びトレンチ３０２の底部のＰ型ベース層４の角が丸
められ、トレンチ３０３が形成される（図２６）。
【００５７】この後、図１０以降に示す実施の形態１の
工程に基づいてトレンチＭＯＳゲートを形成すれば、ゲ
ート酸化膜１１の形成において微小欠陥２４が悪影響を
及ぼすことを抑制できる。よって、トレンチＭＯＳゲー
トを用いたトランジスタのチャネル領域での移動度の向
上、主接合でのリーク特性を改善できる。
【００５８】なお、アモルファスシリコン層２３の替わ
りにノンドープの多結晶シリコン層を堆積させても同様
の効果を得ることができる。
【００５９】また、特にアモルファスシリコン層２３を
堆積させなくても、実施の形態１における図８に示す工
程の直後にアニール工程を行っても同様の効果を得るこ
とができる。トレンチ３０２を形成する際にＮ- 型半導
体層１及びＰ型ベース層４に与えられたダメージを、ア
ニールによってトレンチ３０２の内壁近傍へと凝集させ
ることができ、更に実施の形態１において図１０及び図
１１を用いて示す犠牲酸化膜１０の形成及び除去を行う
ことで上記ダメージが除去されるからである。
【００６０】実施の形態４．図２７及び図２８は、本発
明の実施の形態４にかかるＩＧＢＴを製造する方法を工
程順に示す断面図である。まず実施の形態１において示
した工程を用いて図９に示す構造を得る。この構造の上
方に露出する領域（トレンチ３０１の内壁を含む）に、
ノンドープのアモルファスシリコン層２５を堆積する
（図２７）。
【００６１】アモルファスシリコン層２５は、実施の形
態３で示したアモルファスシリコン層２３と同様に、Ｎ
- 型半導体層１及びＰ型ベース層４に生じた微小欠陥に
対するゲッタリング材として機能する。よって、その後
にアモルファスシリコン層２５を除去すれば微小欠陥２
４が減少する。
【００６２】そしてアモルファスシリコン層２５を酸化
させて犠牲酸化膜２６を形成する（図２８）。この後、
図１１以降に示した実施の形態１の工程に基づいて犠牲
酸化膜２６を除去し、トレンチＭＯＳゲートを形成すれ
ば、ゲート酸化膜１１の形成において微小欠陥２４が悪
影響を及ぼすことが抑制できるので、ＭＯＳトランジス
タの移動度の向上、主接合でのリーク特性の改善を実現
できる。
【００６３】なお、実施の形態３と同様にしてアモルフ
ァスシリコン層２５の替わりにノンドープの多結晶シリ
コン層を堆積させても同様の効果を得ることができる。
また、特にアモルファスシリコン層２５を堆積させなく
ても、実施の形態１における図９に示した工程の直後に
アニール工程を行っても同様の効果を得ることができ
る。実施の形態３の場合と同様に、犠牲酸化膜の形成、
除去に先だって行われるアニールは、Ｎ- 型半導体層１
及びＰ型ベース層４に与えられたダメージを、アニール
によってトレンチ３０２の内壁近傍へと凝集させること
ができるからである。
【００６４】実施の形態５．図２９は、本発明の実施の
形態５にかかるＩＧＢＴを製造する方法を示す断面図で
ある。まず実施の形態１において示された工程及び実施
の形態３において示した工程を用いて図２７に示す構造
を得る。その後、少なくともトレンチ３０１の内壁に堆
積したノンドープのアモルファスシリコン層２５に対し
て窒素イオン９２を注入する（図２９）。そしてアニー
ルを施すことにより、アモルファスシリコン層２３に注
入した窒素イオン９２はトレンチ３０１の周囲のＮ- 型
半導体層１及びＰ型ベース層４へと拡散する。
【００６５】その後、アモルファスシリコン層２５を酸
化して、図２８に示すような酸化膜２６を形成し、更に
酸化膜２６，６を除去し、実施の形態１の図１１で示し
た構造を得る。トレンチ３００の周囲のＮ- 型半導体層
１及びＰ型ベース層４には窒素が存在するので、実施の
形態１の図１２で示したように酸化を行ってゲート酸化
膜１１を形成し、ゲート電極用多結晶シリコン膜１２を
堆積すると、形成されたゲート酸化膜１１とＮ- 型半導
体層１及びＰ型ベース層４との界面からゲート酸化膜１
１とゲート電極用多結晶シリコン膜１２との界面にかけ
て窒素が存在することになる。
【００６６】この窒素は、ゲート酸化膜１１とＮ- 型半
導体層１及びＰ型ベース層４との間のダングリングボン
ドと結合したり、結晶欠陥の位置を占めるので、界面準
位の発生を抑制する。更に、例えばＮ- 型半導体層１及
びＰ型ベース層４がシリコンを主体としているとすれ
ば、ゲート酸化膜１１中の電子トラップとして機能する
Ｓｉ−Ｈ結合や、Ｓｉ−ＰＨ結合の替わりにＳｉ−Ｎ結
合が生成される。よってゲート酸化膜１１中の電子トラ
ップを低減することもできる。
【００６７】更にまた、Ｎ- 型半導体層１及びＰ型ベー
ス層４、もしくはゲート電極用多結晶シリコン膜１２か
ら不純物がゲート酸化膜１１へ拡散することも抑制され
る。
【００６８】このようにしてゲート酸化膜１１の信頼性
が向上し、またトレンチＭＯＳゲートを用いるトランジ
スタのホットキャリア耐性及びチャネル領域の移動度が
向上する。
【００６９】なお、窒素イオン９２の注入は、実施の形
態１の図１０に示した構造に対して行っても良い。つま
り犠牲酸化膜１０が形成された後に窒素イオン９２を注
入し、犠牲酸化膜１０を介してトレンチ３０１の周囲の
Ｎ- 型半導体層１及びＰ型ベース層４へ窒素を導入する
ことができる（図３０）。
【００７０】窒素イオン９２の注入は、図２９、図３０
に示したいずれの構造に対しても上方から全面に行うこ
とができる。後に形成されるＰ型半導体層１８（実施の
形態１の図１４参照）を形成する領域は、トレンチを形
成する際のマスクとなる為に厚く設定された酸化膜６，
６１によって覆われており、これが窒素イオン９２の注
入を阻むことができるからである。
【００７１】また、アモルファスシリコン層２５の替わ
りにノンドープの多結晶シリコン層を堆積させても同様
の効果を得ることができることは実施の形態３，４と同
様である。
【００７２】なお、特開平７−１３０６７９号公報に開
示されるような、窒素をイオン注入した酸化膜をそのま
まゲート酸化膜とする技術や、窒素イオン９２の注入を
Ｎ-型半導体層１、Ｐ型ベース層４に対して直接に行う
技術よりも、本実施の形態のように、後に除去されるア
モルファスシリコン層２５や犠牲酸化膜１０、あるいは
多結晶シリコン層を介して行う方が、トレンチＭＯＳゲ
ートを含むトランジスタの特性や接合リークを悪化させ
ないという点で望ましい。
【００７３】実施の形態６．図３１は、本発明の実施の
形態６にかかるＩＧＢＴを製造する方法を示す断面図で
ある。まず実施の形態１において示された工程を用いて
図１６に示した構造を得る。その後バリアメタル２０を
堆積するが、アルミ配線層２１の堆積に先だってアルミ
よりも強度の高い、例えばタングステンやモリブデン等
を材料として、緩衝材２７をバリアメタル２０上に堆積
する。例えば緩衝材２７の膜厚は、アルミ配線層２１の
膜厚の４０％以下に設定される。
【００７４】このように緩衝材２７を、少なくともトレ
ンチＭＯＳゲートの直上においてバリアメタル２０とア
ルミ配線層２１との間に介在することにより、アルミ配
線層２１の平坦性を改善する。よって、セル上ボンディ
ングの際、ボンディングの衝撃でトレンチＭＯＳゲート
が破壊されることや、トレンチＭＯＳゲートを採用する
トランジスタがＯＮしている際の抵抗が見かけ上増大し
てしまうことが回避される。
【００７５】実施の形態７．図３２は、本発明の実施の
形態７にかかるＩＧＢＴの構造を概念的に示す平面図で
ある。アルミあるいはアルミ合金からなるエミッタパッ
ド３１及びゲートパッド２８とがチップ周辺ガードリン
グ領域３０によって囲まれている。
【００７６】図３３及び図３４はそれぞれ図３２におけ
る矢視方向ＡＡ，ＢＢにおける断面図である。エミッタ
パッド３１はＮ+ 型エミッタ拡散層５１と導通し、ゲー
トパッド２８はゲート電極１３と導通する。図３３に示
される断面において、アルミ配線層２１はエミッタパッ
ド３１に覆われており、トレンチＭＯＳゲートの直上に
おける金属層の厚さＤＧ（図３３に即して言えばアルミ
配線層２１の厚さとエミッタパッド３１の厚さとの合
計）が増加する。よって実施の形態６と同様に、セル上
ボンディングの際の衝撃によるトレンチＭＯＳゲートの
破壊を回避する事ができる。
【００７７】図３５は厚さＤＧと、アセンブリ工程後の
トレンチＭＯＳゲートの歩留まりとの関係を示すグラフ
である。トレンチＭＯＳゲートの直上における金属層を
厚くするほど歩留まりが向上することがわかる。なお、
ＤＧ＝５μｍの場合は、図３１に示す場合に相当する。
【００７８】但し、トレンチＭＯＳゲートの直上におけ
るアルミ配線層２１をエミッタパッド３１と一体に連続
して作成するのは望ましくない。図３６は厚さＤＧとト
レンチＭＯＳゲートを形成するウエハの反り量との関係
を示すグラフであり、曲線Ｌ１，Ｌ２は、１回の成膜工
程によって、及び２回の成膜工程によってアルミ配線層
２１及びエミッタパッド３１を形成して、それぞれ厚さ
ＤＧの金属層を得た場合を示している。ウエハの反り量
が８０μｍを越えると露光機での処理が困難となるた
め、１回の成膜工程によって厚さＤＧを増加させること
に比較して、２回の成膜工程によって厚さＤＧを増加さ
せることが有利である。
【００７９】このように、アルミ配線層２１及びエミッ
タパッド３１をそれぞれ形成することによって厚さＤＧ
が大きくてもウエハの反り量を抑制できるのは、エミッ
タパッド３１を形成する前にアルミ配線層２１をパター
ニングすることによって、ウエハ上でアルミ配線層２１
が占める面積を低減させるからである。
【００８０】例えば図３４においてエミッタパッド３１
はアルミ配線層２１を覆っており、図３４において現れ
るアルミ配線層２１はエミッタＮ+ 型エミッタ拡散層５
１に接続されている。しかし、図４９に示すアルミ配線
層１２１と同様にして、アルミ配線層２１は他の箇所に
おいてエミッタＮ+ 型エミッタ拡散層５１の代わりにゲ
ート電極１３に接続されている。つまりアルミ配線層２
１は、上述のパターニングにより、ゲート電極１３に接
続される第１部分と、エミッタＮ+ 型エミッタ拡散層５
１に接続される第２部分との２種類に区分される。
【００８１】アルミ配線層２１のうち、図３４において
現れない断面でゲート電極１３に接続される第１部分の
上には、エミッタパッド３１と接触しないようにして短
絡を回避するため、層間絶縁膜３２が設けられる。図３
４においてもこの層間絶縁膜３２が現れている。
【００８２】なお、チップ周辺ガードリング領域３０に
おいては、層間絶縁膜１６，１７の下方にはトレンチ３
００が設けられる代わりに、分離酸化膜３４が形成され
ている。またチップ周辺ガードリング領域３０とトレン
チＭＯＳゲートとの境界近傍には深いＰ型の拡散層３５
が形成されている。
【００８３】変形例：本発明は上記実施例に示されたＩ
ＧＢＴの構成に限定されない。図３７は本発明を適用可
能な他の素子の構造を示す断面図である。トレンチ３０
０ａ，３００ｂのいずれもトレンチ３００と同様にして
形成される。トレンチ３００ａはゲート電極１３と同様
にして形成される多結晶シリコン膜１３ａと、ゲート酸
化膜１１とを内包している。また、トレンチ３００ｂは
ゲート電極１３ｂ及びゲート酸化膜１１を内包してい
る。但し、トレンチ３００ｂがＰ型ベース層４、Ｎ+ 型
エミッタ拡散層５１に隣接している一方、トレンチ３０
０ａはこれらの不純物拡散層には隣接していない。多結
晶シリコン膜１３ａ及びゲート電極１３ｂのいずれの表
面にも酸化膜１５が形成されているものの、多結晶シリ
コン膜１３ａは、酸化膜１５の一部が開口されることに
よって、バリアメタル２０及びシリサイド１９を介して
アルミ配線層２１と接続されている。
【００８４】従って、多結晶シリコン膜１３ａはエミッ
タと等電位となって、ゲート電極１３ｂとは電気的に分
離されている。
【００８５】図３８は他のＩＧＢＴの構造を示す断面図
である。図１７に示した構造と比較して、ゲート電極１
３の表面にも酸化膜１５が形成され、Ｐ+ 型半導体層３
の代わりにＰ- 型半導体層３３が形成されている点で異
なる。更に、Ｐ- 型半導体層３３からＮ型半導体層２に
架けて選択的に形成されたＰ+ 型半導体層４１と、Ｐ+
型半導体層４１及びＰ- 型半導体層３３の両方に接触す
るコレクタ電極４０が追加されている点でも異なってい
る。コレクタ構造がＰ+／Ｐ-構造となっているのは、デ
バイス動作時のコレクタ側からのホールの注入を抑える
ためである。
【００８６】また、図３９は更に他の他のＩＧＢＴの構
造を示す断面図である。図１７に示した構造と比較し
て、ゲート電極１３の表面にも酸化膜１５が形成されて
いる点と、Ｐ+ 型半導体層３において選択的に形成され
たＮ+ 半導体層４２が追加されている点と、Ｐ+ 型半導
体層３及びＮ+ 半導体層４２の両方に接触するコレクタ
電極４０が追加されている点でも異なっている。コレク
タ構造がＰ+／Ｎ+ショート構造となっているのは、デバ
イス動作時のコレクタ側からのホールの注入を抑えるた
めである。
【００８７】図４０はトレンチＭＯＳＦＥＴトランジス
タの構造を示す断面図であり、図１７に示したＩＧＢＴ
と比較して、ゲート電極１３の表面にも酸化膜１５が形
成されている点と、Ｐ+ 型半導体層３の代わりにＮ+ 半
導体層４３を設けた点で異なっている。この構造におい
ては、Ｎ+ 型エミッタ拡散層５１は実質的にはソースと
して、またＮ+ 半導体層４３はドレインとして機能す
る。
【００８８】図３８乃至図４０に示したいずれの構造に
対しても、本発明によるトレンチＭＯＳゲートの改善を
適用できる。
【００８９】
【発明の効果】この発明のうち請求項１〜３にかかるも
のによれば、絶縁膜のうち溝の開口部近傍の部分は導電
材の整形の為のエッチングには曝されず、開口部での絶
縁膜の膜質は上記エッチングによるプラズマダメージに
よって劣化することはない。よって良好な特性を有する
トレンチＭＯＳゲートを得る事ができる。
【００９０】この発明のうち請求項４にかかる半導体装
置の製造方法によれば、開口部及び底部が丸い溝を得る
事ができるので、一層良好な膜質の絶縁膜を得る事がで
きる。
【００９１】この発明のうち請求項５にかかる半導体装
置によれば、強電界が生じる、溝の開口部における絶縁
膜のみを厚くするので、絶縁膜を介して導電材に対向
し、第１及び第２の不純物領域に挟まれた半導体基板に
おいてチャネルを形成する効果が損なわれることなく、
絶縁耐性の高いトレンチＭＯＳゲートを得る事ができ
る。
【００９２】この発明のうち請求項６にかかるものによ
れば、開口部周辺で形成される絶縁膜は第２の不純物領
域が酸化されて得られるので、絶縁膜はその開口部周辺
のみを厚く形成する事ができる。
【００９３】この発明のうち請求項７にかかる半導体装
置の製造方法によれば、半導体イオンを注入することに
より、その飛程付近には転位ループ等の二次欠陥が形成
される。この二次欠陥は、半導体基板に溝を形成する際
に生じる微小欠陥に対し、ゲッタリングサイトとして機
能する。この微小欠陥は、半導体基板及び第１の不純物
領域において形成された接合に対して、逆バイアスされ
る際に流れるリーク電流を増大させる。よって本発明に
よりかかるリーク電流を抑制することができる。
【００９４】この発明のうち請求項８にかかる半導体装
置の製造方法によれば、アモルファス化されるべき第２
の不純物領域のみに半導体イオンを導入することができ
る。
【００９５】この発明のうち請求項９にかかる半導体装
置の製造方法によれば、多結晶半導体及びアモルファス
半導体が、穴を形成した際に半導体基板に生じた欠陥に
対するゲッタリングサイトとして機能するので、溝を酸
化して得られる絶縁膜はゲート絶縁膜として良好に機能
する。
【００９６】この発明のうち請求項１０にかかる半導体
装置の製造方法によれば、溝の開口部及び底部を丸める
ことができ、溝の内壁を酸化して得られる絶縁膜はゲー
ト絶縁膜として一層良好に機能する。
【００９７】この発明のうち請求項１１にかかる半導体
装置の製造方法によれば、穴を形成した際に半導体基板
に生じた欠陥は、アニールによって穴の内壁に集まり、
この欠陥は犠牲酸化膜の形成・除去によって除去される
ので、溝を酸化して得られる絶縁膜はゲート絶縁膜とし
て良好に機能する。
【００９８】この発明のうち請求項１２にかかる半導体
装置の製造方法によれば、多結晶半導体及びアモルファ
ス半導体が、第１の穴を形成した際に半導体基板に生じ
た欠陥に対するゲッタリングサイトとして機能するの
で、溝の内壁を酸化して得られる絶縁膜はゲート絶縁膜
として良好に機能する。
【００９９】この発明のうち請求項１３にかかる半導体
装置の製造方法によれば、第１の穴を形成した際に半導
体基板に生じた欠陥は、アニールによって第２の穴の内
壁に集まり、この欠陥は犠牲酸化膜の形成・除去によっ
て除去されるので、溝を酸化して得られる絶縁膜はゲー
ト絶縁膜として良好に機能する。
【０１００】この発明のうち請求項１４にかかる半導体
装置の製造方法及び請求項１５にかかる半導体装置の製
造方法によれば、溝を酸化して得られる絶縁膜と半導体
基板との間のダングリングボンドへ窒素が結合したり、
窒素が結晶欠陥の位置を占めるので、界面準位の発生を
抑制する。更に、例えば半導体基板がシリコンを主体と
しているとすれば、絶縁膜中の電子トラップとして機能
するＳｉ−Ｈ結合や、Ｓｉ−ＰＨ結合の替わりにＳｉ−
Ｎ結合が生成され、絶縁膜中の電子トラップを低減する
こともできる。更にまた、半導体基板から、もしくは導
電材から不純物が絶縁膜へと拡散することも抑制され
る。よって絶縁膜はゲート絶縁膜として良好に機能す
る。しかも、窒素をイオン注入した酸化膜をそのままゲ
ート酸化膜とする技術や、窒素イオンの注入を半導体基
板に対して直接に行う技術と比較して、トレンチＭＯＳ
ゲートを含むトランジスタの特性や接合リークを悪化さ
せないという点で有利である。
【０１０１】この発明のうち請求項１６にかかる半導体
装置によれば、第２の導電層は、第１の導電層に対して
ボンディングを施す際に、ゲート電極に対する緩衝材と
して機能する。また第２の導電層が介在することによ
り、第１の導電層の平坦性は改善される。よって、ボン
ディングの衝撃でＭＯＳ構造を呈するゲート電極が破壊
されることや、これを採用するトランジスタがＯＮして
いる際の抵抗が見かけ上増大してしまうことが回避され
る。
【０１０２】この発明のうち請求項１７にかかるものに
よれば、ゲート電極の上方に存在する第１の導電層と第
２の導電層との総厚を大きくする。しかも第１の導電層
の面積がパターニングによって低減した後に、第２の導
電層を形成するので、半導体基板の反りが抑制される。
従って第２の導電層に対するボンディングの衝撃を緩和
しつつ、露光処理が行えない事態を回避することができ
る。
【０１０３】この発明のうち請求項１８にかかる半導体
装置の製造方法によれば、第１の導電層上に第２導電層
を設けつつも、第２導電層とゲート電極の短絡を防ぐ事
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１を工程順に示す断面図
である。
【図２】 本発明の実施の形態１を工程順に示す断面図
である。
【図３】 本発明の実施の形態１を示す上面図である。
【図４】 本発明の実施の形態１を工程順に示す断面図
である。
【図５】 本発明の実施の形態１を工程順に示す断面図
である。
【図７】 本発明の実施の形態１を工程順に示す断面図
である。
【図８】 本発明の実施の形態１を工程順に示す断面図
である。
【図９】 本発明の実施の形態１を工程順に示す断面図
である。
【図１０】 本発明の実施の形態１を工程順に示す断面
図である。
【図１１】 本発明の実施の形態１を工程順に示す断面
図である。
【図１２】 本発明の実施の形態１を工程順に示す断面
図である。
【図１３】 本発明の実施の形態１を工程順に示す断面
図である。
【図１４】 本発明の実施の形態１を工程順に示す断面
図である。
【図１５】 本発明の実施の形態１を工程順に示す断面
図である。
【図１６】 本発明の実施の形態１を工程順に示す断面
図である。
【図１７】 本発明の実施の形態１を工程順に示す断面
図である。
【図１８】 図１７に示された断面に平行な断面を示す
断面図である。
【図１９】 所定の平面で切断した場合の構造を示す上
面図である。
【図２０】 寸法ＷGがトレンチＭＯＳゲートの歩留ま
りに与える影響を示すグラフである。
【図２１】 寸法ＷCがトレンチＭＯＳゲートの歩留ま
りに与える影響を示すグラフである。
【図２２】 本発明の実施の形態２を工程順に示す断面
図である。
【図２３】 本発明の実施の形態２を工程順に示す断面
図である。
【図２４】 実施の形態２の変形を示す断面図である。
【図２５】 本発明の実施の形態３を工程順に示す断面
図である。
【図２６】 本発明の実施の形態３を工程順に示す断面
図である。
【図２７】 本発明の実施の形態４を工程順に示す断面
図である。
【図２８】 本発明の実施の形態４を工程順に示す断面
図である。
【図２９】 本発明の実施の形態５を示す断面図であ
る。
【図３０】 本発明の実施の形態５の変形を示す断面図
である。
【図３１】 本発明の実施の形態６を示す断面図であ
る。
【図３２】 本発明の実施の形態７を概念的に示す平面
図である。
【図３３】 図３２における矢視方向ＡＡにおける断面
図である。
【図３４】 図３２における矢視方向ＢＢにおける断面
図である。
【図３５】 厚さＤＧとトレンチＭＯＳゲートの歩留ま
りとの関係を示すグラフである。
【図３６】 厚さＤＧとトレンチＭＯＳゲートが形成さ
れるウエハの反り量との関係を示すグラフである。
【図３７】 本発明の適用可能な素子の構造を示す断面
図である。
【図３８】 本発明の適用可能な素子の構造を示す断面
図である。
【図３９】 本発明の適用可能な素子の構造を示す断面
図である。
【図４０】 本発明の適用可能な素子の構造を示す断面
図である。
【図４１】 従来のプロセスを工程順に示す断面図であ
る。
【図４２】 従来のプロセスを工程順に示す断面図であ
る。
【図４３】 従来のプロセスを工程順に示す断面図であ
る。
【図４４】 従来のプロセスを工程順に示す断面図であ
る。
【図４５】 従来のプロセスを工程順に示す断面図であ
る。
【図４６】 従来のプロセスを工程順に示す断面図であ
る。
【図４７】 従来のプロセスを工程順に示す断面図であ
る。
【図４８】 従来のプロセスを工程順に示す断面図であ
る。
【図４９】 図４８におけるＱＱ方向から見た断面図で
ある。
【符号の説明】
１ Ｎ- 型半導体層、２ Ｎ型半導体層、３ Ｐ+ 型半
導体層、４ Ｐ型ベース層、５ Ｎ+ 型拡散層、５１
Ｎ+ 型エミッタ拡散層、１０，２６ 犠牲酸化膜、１１
ゲート酸化膜、１２ ゲート電極用多結晶シリコン
膜、１３ ゲート電極、２１ アルミ配線層、２２ マ
スク、２３，２５ アモルファスシリコン層、２７ 緩
衝材、３１ エミッタパッド、９１ シリコンイオン、
９２ 窒素イオン、３００〜３０３ トレンチ、ＷT，
ＷG，ＷC 寸法、Ｗ１，Ｗ２ 厚さ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 本発明の実施の形態１を工程順に示す断面図
である。
【図２】 本発明の実施の形態１を工程順に示す断面図
である。
【図３】 本発明の実施の形態１を示す上面図である。
【図４】 本発明の実施の形態１を工程順に示す断面図
である。
【図５】 本発明の実施の形態１を工程順に示す断面図
である。
【図６】 本発明の実施の形態１を工程順に示す断面図
である。
【図７】 本発明の実施の形態１を工程順に示す断面図
である。
【図８】 本発明の実施の形態１を工程順に示す断面図
である。
【図９】 本発明の実施の形態１を工程順に示す断面図
である。
【図１０】 本発明の実施の形態１を工程順に示す断面
図である。
【図１１】 本発明の実施の形態１を工程順に示す断面
図である。
【図１２】 本発明の実施の形態１を工程順に示す断面
図である。
【図１３】 本発明の実施の形態１を工程順に示す断面
図である。
【図１４】 本発明の実施の形態１を工程順に示す断面
図である。
【図１５】 本発明の実施の形態１を工程順に示す断面
図である。
【図１６】 本発明の実施の形態１を工程順に示す断面
図である。
【図１７】 本発明の実施の形態１を工程順に示す断面
図である。
【図１８】 図１７に示された断面に平行な断面を示す
断面図である。
【図１９】 所定の平面で切断した場合の構造を示す上
面図である。
【図２０】 寸法ＷGがトレンチＭＯＳゲートの歩留ま
りに与える影響を示すグラフである。
【図２１】 寸法ＷCがトレンチＭＯＳゲートの歩留ま
りに与える影響を示すグラフである。
【図２２】 本発明の実施の形態２を工程順に示す断面
図である。
【図２３】 本発明の実施の形態２を工程順に示す断面
図である。
【図２４】 実施の形態２の変形を示す断面図である。
【図２５】 本発明の実施の形態３を工程順に示す断面
図である。
【図２６】 本発明の実施の形態３を工程順に示す断面
図である。
【図２７】 本発明の実施の形態４を工程順に示す断面
図である。
【図２８】 本発明の実施の形態４を工程順に示す断面
図である。
【図２９】 本発明の実施の形態５を示す断面図であ
る。
【図３０】 本発明の実施の形態５の変形を示す断面図
である。
【図３１】 本発明の実施の形態６を示す断面図であ
る。
【図３２】 本発明の実施の形態７を概念的に示す平面
図である。
【図３３】 図３２における矢視方向ＡＡにおける断面
図である。
【図３４】 図３２における矢視方向ＢＢにおける断面
図である。
【図３５】 厚さＤＧとトレンチＭＯＳゲートの歩留ま
りとの関係を示すグラフである。
【図３６】 厚さＤＧとトレンチＭＯＳゲートが形成さ
れるウエハの反り量との関係を示すグラフである。
【図３７】 本発明の適用可能な素子の構造を示す断面
図である。
【図３８】 本発明の適用可能な素子の構造を示す断面
図である。
【図３９】 本発明の適用可能な素子の構造を示す断面
図である。
【図４０】 本発明の適用可能な素子の構造を示す断面
図である。
【図４１】 従来のプロセスを工程順に示す断面図であ
る。
【図４２】 従来のプロセスを工程順に示す断面図であ
る。
【図４３】 従来のプロセスを工程順に示す断面図であ
る。
【図４４】 従来のプロセスを工程順に示す断面図であ
る。
【図４５】 従来のプロセスを工程順に示す断面図であ
る。
【図４６】 従来のプロセスを工程順に示す断面図であ
る。
【図４７】 従来のプロセスを工程順に示す断面図であ
る。
【図４８】 従来のプロセスを工程順に示す断面図であ
る。
【図４９】 図４８におけるＱＱ方向から見た断面図で
ある。
【符号の説明】 １ Ｎ- 型半導体層、２ Ｎ型半導体層、３ Ｐ+ 型半
導体層、４ Ｐ型ベース層、５ Ｎ+ 型拡散層、５１
Ｎ+ 型エミッタ拡散層、１０，２６ 犠牲酸化膜、１１
ゲート酸化膜、１２ ゲート電極用多結晶シリコン
膜、１３ ゲート電極、２１ アルミ配線層、２２ マ
スク、２３，２５ アモルファスシリコン層、２７ 緩
衝材、３１ エミッタパッド、９１ シリコンイオン、
９２ 窒素イオン、３００〜３０３ トレンチ、ＷT，
ＷG，ＷC 寸法、Ｗ１，Ｗ２ 厚さ。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板と、 前記主面に開口部を、前記半導体基板中に底部を、それ
    ぞれ有する溝と、 前記溝の内壁及び前記開口部の周囲の前記主面上に設け
    られた絶縁膜と、 前記絶縁膜を介して前記半導体基板に対向して設けら
    れ、前記主面よりも前記溝の底部から遠い頭部を有する
    導電材とを備え、 前記頭部の端面が前記溝の内壁よりも前記開口部から
    ０．２μｍ以上遠く離れているか、 前記頭部の径が前記溝が直線状に伸びる部分の前記溝の
    内壁の径の１．３倍以上であるかの少なくともいずれか
    一方である半導体装置。
  2. 【請求項２】 （ａ）主面を有する半導体基板を準備す
    る工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する溝を形成する工程と、 （ｃ）前記溝の内壁及び前記開口部の周囲の前記主面上
    に絶縁膜を形成する工程と、 （ｄ）前記絶縁膜を覆う導電材を成膜する工程と、 （ｅ）前記溝の内壁よりも前記開口部から０．２μｍ以
    上遠く離れた、前記主面の上方における前記導電材を選
    択的に除去して頭部を形成する工程とを備える半導体装
    置の製造方法。
  3. 【請求項３】 前記頭部の径が前記溝の直線状に伸びる
    部分の前記溝の内壁の径の１．３倍以上である、請求項
    ２記載の半導体装置の製造方法。
  4. 【請求項４】 前記工程（ｂ）は、 （ｂ−１）前記主面から前記半導体基板に対して穴を掘
    る工程と、 （ｂ−２）前記穴の内壁に犠牲酸化膜を形成する工程
    と、 （ｂ−３）前記犠牲酸化膜を除去して前記溝を形成する
    工程とを有する、請求項２又は３記載の半導体装置の製
    造方法。
  5. 【請求項５】 主面を有する半導体基板と、 前記主面に開口部を、前記半導体基板中に底部を、それ
    ぞれ有する溝と、 前記底部の周囲及び前記開口部の周囲において、それぞ
    れ前記半導体基板中に設けられた第１及び第２の不純物
    領域と、 前記溝の内壁及び前記開口部の周囲の前記主面上に設け
    られた絶縁膜と、 前記絶縁膜を介して前記半導体基板に対向して設けられ
    た導電材とを備え、 前記半導体基板の厚さ方向と直交する方向に沿った前記
    絶縁膜の厚さは、開口部における方が、前記半導体基板
    に接した位置における方の１．３倍以上である半導体装
    置。
  6. 【請求項６】 （ａ）主面と、前記主面と対峙する第１
    の不純物領域を有する半導体基板を準備する工程と、 （ｂ）前記主面に第２の不純物領域を形成する工程と、 （ｃ）前記第２の不純物領域をアモルファス化する工程
    と、 （ｄ）前記第２の不純物領域に開口部を、前記第１の不
    純物領域に底部を、それぞれ有する溝を前記半導体基板
    に形成する工程と、 （ｅ）前記溝の内壁及び前記開口部の周囲の前記主面を
    酸化して絶縁膜を形成する工程と、 （ｆ）前記絶縁膜を覆う導電材を成膜する工程と、を備
    える半導体装置の製造方法。
  7. 【請求項７】 前記工程（ｃ）は、 （ｃ−１）前記工程（ｃ）よりも前に得られた構造に対
    して半導体イオンを注入する工程を有する、請求項６記
    載の半導体装置の製造方法。
  8. 【請求項８】 前記工程（ｂ），（ｃ）の間に、 （ｇ）前記工程（ｂ）で得られた構造に対し、前記第２
    の不純物領域のみを露出させるマスクを形成する工程を
    更に備える、請求項７記載の半導体装置の製造方法。
  9. 【請求項９】 （ａ）主面を有する半導体基板を準備す
    る工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する穴を形成する工程と、 （ｃ）前記穴の内壁に多結晶半導体及びアモルファス半
    導体の少なくとも何れか一方を犠牲膜として形成する工
    程と、 （ｄ）前記犠牲膜を除去して溝を形成する工程と、 （ｅ）前記溝の内壁を酸化して絶縁膜を形成する工程
    と、 （ｆ）前記絶縁膜を覆う導電材を成膜する工程とを備え
    る、半導体装置の製造方法。
  10. 【請求項１０】 前記犠牲膜の除去は等方性エッチング
    によって行われる、請求項９記載の半導体装置の製造方
    法。
  11. 【請求項１１】 （ａ）主面を有する半導体基板を準備
    する工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する穴を形成する工程と、 （ｃ）前記工程（ｂ）で得られた構造をアニールする工
    程と、 （ｄ）前記穴の内壁を酸化して犠牲酸化膜を形成する工
    程と、 （ｅ）前記犠牲酸化膜を除去して溝を形成する工程と、 （ｆ）溝の内壁を酸化して絶縁膜を形成する工程と、 （ｇ）前記絶縁膜を覆う導電材を成膜する工程とを備え
    る半導体装置の製造方法。
  12. 【請求項１２】 （ａ）主面を有する半導体基板を準備
    する工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する第１の穴を形成する工程と、 （ｃ）前記第１の穴に等方性エッチングを施して第２の
    穴を形成する工程と、 （ｄ）前記第２の穴の内壁に多結晶半導体及びアモルフ
    ァス半導体の少なくとも何れか一方を犠牲膜として形成
    する工程と、 （ｅ）前記犠牲膜を酸化して犠牲酸化膜を形成する工程
    と、 （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、 （ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程
    と、 （ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備え
    る、半導体装置の製造方法。
  13. 【請求項１３】 （ａ）主面を有する半導体基板を準備
    する工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する第１の穴を形成する工程と、 （ｃ）前記第１の穴に等方性エッチングを施して第２の
    穴を形成する工程と、 （ｄ）前記工程（ｃ）で得られた構造をアニールする工
    程と、 （ｅ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成
    する工程と、 （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、 （ｇ）溝の内壁を酸化して絶縁膜を形成する工程と、 （ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備え
    る半導体装置の製造方法。
  14. 【請求項１４】 前記工程（ｃ），（ｄ）の間に（ｈ）
    前記犠牲膜に窒素を導入する工程を更に備える、請求項
    １２記載の半導体装置の製造方法。
  15. 【請求項１５】 （ａ）主面を有する半導体基板を準備
    する工程と、 （ｂ）前記主面に開口部を、前記半導体基板中に底部
    を、それぞれ有する第１の穴を形成する工程と、 （ｃ）前記第１の穴に等方性エッチングを施して第２の
    穴を形成する工程と、 （ｄ）前記第２の穴の内壁を酸化して犠牲酸化膜を形成
    する工程と、 （ｅ）前記犠牲酸化膜に窒素を導入する工程と、 （ｆ）前記犠牲酸化膜を除去して溝を形成する工程と、 （ｇ）前記溝の内壁を酸化して絶縁膜を形成する工程
    と、 （ｈ）前記絶縁膜を覆う導電材を成膜する工程とを備え
    る、半導体装置の製造方法。
  16. 【請求項１６】 ＭＯＳ構造を呈するゲート電極と、 前記ゲート電極の上方に設けられた第１の導電層と、 前記ゲート電極と前記導電層との間に介在し、前記導電
    層よりも強度が高い第２の導電層とを備える半導体装
    置。
  17. 【請求項１７】 （ａ）半導体基板において、ＭＯＳ構
    造を呈するゲート電極を形成する工程と、 （ｂ）前記ゲート電極の上方に第１の導電層を形成する
    工程と、 （ｃ）前記第１の導電層をパターニングする工程と、 （ｄ）前記第１の導電層上に第２の導電層を形成する工
    程と、 を備える半導体装置の製造方法。
  18. 【請求項１８】 前記工程（ｃ）は（ｃ−１）前記第１
    の導電層を、前記ゲート電極及び前記第２導電層に接続
    される第１部分と、前記ゲート電極と共にＭＯＳトラン
    ジスタを構成する不純物領域に接続される第２部分とに
    分けてパターニングする工程を有し、 前記工程（ｃ），（ｄ）の間に（ｅ）前記第１部分と前
    記第２導電層との間に介在する層間絶縁膜を形成する工
    程を更に備える、請求項１７記載の半導体装置の製造方
    法。
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