JP2792467B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、MOS型電界トランジスタのソース・ド
レイン領域やゲート電極のシリサイデーションに関す
る。に関する。
に関し、特に、MOS型電界トランジスタのソース・ド
レイン領域やゲート電極のシリサイデーションに関す
る。に関する。
【0002】
【従来の技術】近年、MOS型電界効果トランジスタ
(以下、MOSFETと略す)の高集積化・微細化が進
み、MOSFETのゲート電極及びソース・ドレイン領
域の寄生抵抗が半導体装置の高速化を阻害するよう要因
となってきた。そこで、この抵抗を低減するために自己
整合的に高融点金属シリサイド膜を、ゲート電極及びソ
ース・ドレイン領域に形成するシリサイデーション技術
が使用されるようになってきている。
(以下、MOSFETと略す)の高集積化・微細化が進
み、MOSFETのゲート電極及びソース・ドレイン領
域の寄生抵抗が半導体装置の高速化を阻害するよう要因
となってきた。そこで、この抵抗を低減するために自己
整合的に高融点金属シリサイド膜を、ゲート電極及びソ
ース・ドレイン領域に形成するシリサイデーション技術
が使用されるようになってきている。
【0003】図6(a)、図6(b)は、従来一般的に
使用されているシリサイド形成プロセスによって形成さ
れたMOSFETの断面図である。この従来のMOSF
ETには、種々の問題があった。例えば、図6(a)に
示すように、ポリシリコン膜4及びWSi膜5からなる
ゲート電極とソース・ドレイン領域8とがサイドウォー
ル9上に形成されたTiSix層12により短絡すると
いう問題がある。この短絡を改善するために、図6
(b)に示すように、アンモニア過酸化水素水溶液、に
より過度のエッチングを行った場合、TiSix層12
が除去でき短絡を防止することができるが、ソース・ド
レイン領域8表面のTiSi2層12もまたエッチング
されるためTiSi2層12が薄膜化し、層抵抗が高く
なるという問題があった。
使用されているシリサイド形成プロセスによって形成さ
れたMOSFETの断面図である。この従来のMOSF
ETには、種々の問題があった。例えば、図6(a)に
示すように、ポリシリコン膜4及びWSi膜5からなる
ゲート電極とソース・ドレイン領域8とがサイドウォー
ル9上に形成されたTiSix層12により短絡すると
いう問題がある。この短絡を改善するために、図6
(b)に示すように、アンモニア過酸化水素水溶液、に
より過度のエッチングを行った場合、TiSix層12
が除去でき短絡を防止することができるが、ソース・ド
レイン領域8表面のTiSi2層12もまたエッチング
されるためTiSi2層12が薄膜化し、層抵抗が高く
なるという問題があった。
【0004】そこで、近年ゲート電極上にシリコン酸化
膜を介在させた状態で、シリサイデーションを行う製造
方法が提案されている。図7は、この従来の製造方法を
説明するための製造工程順の断面図である。ここでは、
NチャネルMOSFETを例にとって説明することにす
る。
膜を介在させた状態で、シリサイデーションを行う製造
方法が提案されている。図7は、この従来の製造方法を
説明するための製造工程順の断面図である。ここでは、
NチャネルMOSFETを例にとって説明することにす
る。
【0005】半導体基板1に素子分離領域2を形成した
後に熱酸化法によってゲート絶縁膜3を形成する。さら
に、CVD法によりポリシリコン膜4を1500オング
ストローム程度成膜した後に、POCl3雰囲気中にて
熱処理を加えポリシリコン膜4中のリン濃度を1020c
m-3程度にする。次に、スパッタ法によりWSi膜5を
1500オングストローム程度成膜する。次に、CVD
法により、シリコン酸化膜6を1500オングストロー
ム程度成膜する。次に、フォトリソグラフィー法及びド
ライエッチング法により、シリコン酸化膜6、WSi膜
5及びポリシリコン膜4の不要部を除去し、ゲート電極
構造を得る。次に、Lightly Doped Dr
ain(以下、LDDと略す)構造を形成するために、
例えば、リンを3×1013cm-3程度イオン注入し、低
濃度の浅い不純物領域7を形成する。(図7(a)) 次に、CVD法により、1500オングストローム程度
のシリコン酸化膜を半導体基板1の表面に成膜し、反応
性イオンエッチング法により異方的にエッチングしてゲ
ート電極の側壁から上面にかけてシリコン酸化膜を残存
させサイドウォール9を形成する。次に、ヒ素を例えば
2×1015cm-3程度イオン注入し、更に熱処理を加え
て活性化させゲート電極に対して自己整合的にソース・
ドレイン領域8を形成する。(図7(b)) 次に、ソース・ドレイン領域8表面の酸化膜を除去した
後、スパッタ法により350オングストローム程度のチ
タン層10を形成する。続いて、650℃程度の温度に
て熱処理を加えC49構造のTiSi2膜11をソース
・ドレイン領域8表面に形成する。このシリサイデーシ
ョンによって、ポリシリコン膜4及びWSi膜5からな
るゲート電極上のシリコン酸化膜6の表面とサイドウォ
ール9の表面には、TiSix層12が形成される。
(図7(c)) 次に、アンモニア過酸化水素水溶液又は硫酸過酸化水素
水溶液に浸漬し、未反応チタン層10を除去する。次
に、900℃程度の温度にて熱処理を加え、ソース・ド
レイン8表面のTiSi2層11を低抵抗のC54構造
に相転移させる。(図7(d)) その後は、通常のMOSFETの製造方法と同様に層間
絶縁膜を形成し、コンタクト孔をこれに開孔し配線を形
成することによりソース・ドレイン領域8表面にシリサ
イド層を有するNチャネルMOSFETを得る。
後に熱酸化法によってゲート絶縁膜3を形成する。さら
に、CVD法によりポリシリコン膜4を1500オング
ストローム程度成膜した後に、POCl3雰囲気中にて
熱処理を加えポリシリコン膜4中のリン濃度を1020c
m-3程度にする。次に、スパッタ法によりWSi膜5を
1500オングストローム程度成膜する。次に、CVD
法により、シリコン酸化膜6を1500オングストロー
ム程度成膜する。次に、フォトリソグラフィー法及びド
ライエッチング法により、シリコン酸化膜6、WSi膜
5及びポリシリコン膜4の不要部を除去し、ゲート電極
構造を得る。次に、Lightly Doped Dr
ain(以下、LDDと略す)構造を形成するために、
例えば、リンを3×1013cm-3程度イオン注入し、低
濃度の浅い不純物領域7を形成する。(図7(a)) 次に、CVD法により、1500オングストローム程度
のシリコン酸化膜を半導体基板1の表面に成膜し、反応
性イオンエッチング法により異方的にエッチングしてゲ
ート電極の側壁から上面にかけてシリコン酸化膜を残存
させサイドウォール9を形成する。次に、ヒ素を例えば
2×1015cm-3程度イオン注入し、更に熱処理を加え
て活性化させゲート電極に対して自己整合的にソース・
ドレイン領域8を形成する。(図7(b)) 次に、ソース・ドレイン領域8表面の酸化膜を除去した
後、スパッタ法により350オングストローム程度のチ
タン層10を形成する。続いて、650℃程度の温度に
て熱処理を加えC49構造のTiSi2膜11をソース
・ドレイン領域8表面に形成する。このシリサイデーシ
ョンによって、ポリシリコン膜4及びWSi膜5からな
るゲート電極上のシリコン酸化膜6の表面とサイドウォ
ール9の表面には、TiSix層12が形成される。
(図7(c)) 次に、アンモニア過酸化水素水溶液又は硫酸過酸化水素
水溶液に浸漬し、未反応チタン層10を除去する。次
に、900℃程度の温度にて熱処理を加え、ソース・ド
レイン8表面のTiSi2層11を低抵抗のC54構造
に相転移させる。(図7(d)) その後は、通常のMOSFETの製造方法と同様に層間
絶縁膜を形成し、コンタクト孔をこれに開孔し配線を形
成することによりソース・ドレイン領域8表面にシリサ
イド層を有するNチャネルMOSFETを得る。
【0006】このような製造方法によれば、ゲート電極
をサイドウォール9及び上面のシリコン酸化膜6により
完全に被覆した状態で、高融点金属(チタン層10)の
成膜及び拡散層(ソース・ドレイン領域8)のシリサイ
デーションを行っているので、シリサイデーションによ
ってサイドウォール9上にTiSix層12が形成され
たとしても、ゲート電極とソース・ドレイン領域8との
短絡を防止することができる。よって、図6で示される
MOSFETの問題を解決することができる。
をサイドウォール9及び上面のシリコン酸化膜6により
完全に被覆した状態で、高融点金属(チタン層10)の
成膜及び拡散層(ソース・ドレイン領域8)のシリサイ
デーションを行っているので、シリサイデーションによ
ってサイドウォール9上にTiSix層12が形成され
たとしても、ゲート電極とソース・ドレイン領域8との
短絡を防止することができる。よって、図6で示される
MOSFETの問題を解決することができる。
【0007】
【発明が解決しようとする課題】この図7に示される従
来の半導体装置の製造方法では、ゲート電極とソース・
ドレイン領域8とがシリコン酸化膜のサイドウォール9
表面に残存するTiSix層12によって短絡すること
はない。しかしながら、ゲート電極上面のシリコン酸化
膜6の表面にもTiSix層12が形成されているの
で、サイドウォール9上のTiSix層12を介してソ
ース領域とドレイン領域とが短絡してしまうという問題
があった。
来の半導体装置の製造方法では、ゲート電極とソース・
ドレイン領域8とがシリコン酸化膜のサイドウォール9
表面に残存するTiSix層12によって短絡すること
はない。しかしながら、ゲート電極上面のシリコン酸化
膜6の表面にもTiSix層12が形成されているの
で、サイドウォール9上のTiSix層12を介してソ
ース領域とドレイン領域とが短絡してしまうという問題
があった。
【0008】したがって、本発明の目的は、高融点金属
シリサイド膜を形成することによって十分な低抵抗化を
達成しながらソース・ドレイン領域間の短絡を防止でき
る半導体装置の製造方法を提供することにある。
シリサイド膜を形成することによって十分な低抵抗化を
達成しながらソース・ドレイン領域間の短絡を防止でき
る半導体装置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明による半導体装置
の製造方法は、半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、BPSG膜を前記ゲート電極の頂部或いは側壁部に
形成する工程と、前記ソース・ドレイン領域の表面は少
なくとも覆うように高融点金属膜を形成する工程と、前
記ソース・ドレイン領域と前記高融点金属膜から前記ソ
ース・ドレイン領域に高融点金属シリサイド膜を形成す
る工程と、未反応の高融点金属膜を除去する工程と、前
記BPSG膜を選択的に除去する工程とを備えているこ
とを特徴とする。
の製造方法は、半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、BPSG膜を前記ゲート電極の頂部或いは側壁部に
形成する工程と、前記ソース・ドレイン領域の表面は少
なくとも覆うように高融点金属膜を形成する工程と、前
記ソース・ドレイン領域と前記高融点金属膜から前記ソ
ース・ドレイン領域に高融点金属シリサイド膜を形成す
る工程と、未反応の高融点金属膜を除去する工程と、前
記BPSG膜を選択的に除去する工程とを備えているこ
とを特徴とする。
【0010】
【作用】シリサイド反応を抑制する膜の表面には、ソー
ス・ドレイン領域に高融点金属シリサイド膜を形成する
工程においても高融点金属シリサイド層が殆ど形成され
ず、万一形成された場合でも局在しており非常に薄いも
のとなる。その後の上記シリサイド反応を抑制する膜を
選択的に除去する工程において、リフトオフ的手法でこ
の局在しまた非常に薄い高融点金属シリサイド層もまた
剥離による除去が生じる。このようにして、短絡の原因
となる高融点金属シリサイド層は除去される。
ス・ドレイン領域に高融点金属シリサイド膜を形成する
工程においても高融点金属シリサイド層が殆ど形成され
ず、万一形成された場合でも局在しており非常に薄いも
のとなる。その後の上記シリサイド反応を抑制する膜を
選択的に除去する工程において、リフトオフ的手法でこ
の局在しまた非常に薄い高融点金属シリサイド層もまた
剥離による除去が生じる。このようにして、短絡の原因
となる高融点金属シリサイド層は除去される。
【0011】
【実施例】本発明の上記及びその他の目的、特徴及び効
果を明瞭にすべく、以下に図面を参照しながら本発明の
実施例について説明する。
果を明瞭にすべく、以下に図面を参照しながら本発明の
実施例について説明する。
【0012】図1及び図2は、本発明の第1の実施例の
半導体装置の製造方法を説明するための製造工程順の断
面図である。ここでは、LDD構造のNチャネルMOS
FETを例にとって説明する。
半導体装置の製造方法を説明するための製造工程順の断
面図である。ここでは、LDD構造のNチャネルMOS
FETを例にとって説明する。
【0013】従来と同様に、半導体基板1に素子分離領
域2を形成し、更にゲート酸化膜3を形成する。続い
て、CVD法によりポリシリコン膜4を1500オング
ストローム成膜し、POCl3雰囲気で熱処理を加えポ
リシリコン膜4中にリンを102 0cm-3程度導入し低抵
抗化させる。スパッタ法にてWSi膜5を1500オン
グストローム程度成膜する。
域2を形成し、更にゲート酸化膜3を形成する。続い
て、CVD法によりポリシリコン膜4を1500オング
ストローム成膜し、POCl3雰囲気で熱処理を加えポ
リシリコン膜4中にリンを102 0cm-3程度導入し低抵
抗化させる。スパッタ法にてWSi膜5を1500オン
グストローム程度成膜する。
【0014】続いて、シリサイド反応を抑制する膜の一
例として、BPSG膜13を2000オングストローム
程度成膜する。このBPSG膜13のリンの含有量は、
例えば4〜5mol%とする。4〜5mol%のリン及
び10mol%のボロンを含有したBPSG膜は、例え
ば、次のような条件でオゾン(O3)とTEOS(テト
ラエチルオルソシリケート)とを用いた常圧CVD法で
成膜できる。約400℃の成膜温度で、窒素(N2)で
バブリングして気化させた流量が3SLMのTEOS、
流量が1.4SLMのTMOP(トリメトキシフォスフ
ァイト)、流量が22SCCMのTMOB(トリメトキ
シボレート)、流量が7.5SLMの酸素(O2)、及
び80g/m3のオゾン(O3)をCVD装置に導入すれ
ばよい。このBPSG膜は、他のCVD法、例えばプラ
ズマCVD法や低圧CVD法などによっても成膜でき
る。
例として、BPSG膜13を2000オングストローム
程度成膜する。このBPSG膜13のリンの含有量は、
例えば4〜5mol%とする。4〜5mol%のリン及
び10mol%のボロンを含有したBPSG膜は、例え
ば、次のような条件でオゾン(O3)とTEOS(テト
ラエチルオルソシリケート)とを用いた常圧CVD法で
成膜できる。約400℃の成膜温度で、窒素(N2)で
バブリングして気化させた流量が3SLMのTEOS、
流量が1.4SLMのTMOP(トリメトキシフォスフ
ァイト)、流量が22SCCMのTMOB(トリメトキ
シボレート)、流量が7.5SLMの酸素(O2)、及
び80g/m3のオゾン(O3)をCVD装置に導入すれ
ばよい。このBPSG膜は、他のCVD法、例えばプラ
ズマCVD法や低圧CVD法などによっても成膜でき
る。
【0015】次に、フォトリソグラフィー法及びドライ
エッチング法によりBPSG膜13、WSi膜5、ポリ
シリコン膜4の不要部を除去し、ゲート電極の頂部にB
PSG膜13が形成されたゲート電極構造を得る。次
に、LDD構造を形成するために、例えば、リンを3×
1013cm-3程度イオン注入し、低濃度の浅い不純物拡
散領域7を形成する。(図1(a)) 次に、CVD法により、シリサイド反応を抑制する膜と
は異種の絶縁膜の一例としてシリコン酸化膜を1500
オングストローム程度半導体基板の表面に成膜する。続
いて、このシリコン酸化膜の反応性イオンエッチングを
行い、ゲート電極の側壁部にはシリコン酸化膜からなる
サイドウォール9をゲート電極の上部にはBPSG膜1
3を残存させる。但し、BPSG膜13の膜厚は、サイ
ドウォール9を形成する際のエッチングにより1000
オングストローム程度の厚さとなっている。次に、例え
ばヒ素を2×1015cm-3程度イオン注入し熱処理を加
えてソース・ドレイン領域8を形成する。(図1
(b)) 次に、高融点金属膜の一例としてのチタン層10を、ス
パッタ法により半導体基板の表面に350オングストロ
ーム程度に形成する。(図1(c)) 次に、650℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層10とからC49構造のTiSi2膜1
1をソース・ドレイン領域8表面に形成する。500℃
以上の熱処理を加えるとシリコン酸化膜とチタン層とが
反応し、サイドウォール9表面にはTiSix層12が
形成される。その理由は、CVD法によるシリコン酸化
膜は、熱酸化によって形成されたシリコン酸化膜と比較
して、Si−O結合が弱くまたSiの未結合手が多いた
めであると考えられ、TiSi反応が進行しやすいため
である。これに対して、素子分離領域2はSiの未結合
手が少ないため、その表面にTiSix層は殆ど形成さ
れず、チタン層10がそのまま残る。この熱処理を行っ
ても、ゲート電極上に形成されたリンを高濃度に含むB
PSG膜13の表面には、TiSix層12は殆ど形成
されない。万一形成された場合でも、シリコン酸化膜か
らなるサイドウォール9上に形成されたものと比較する
と非常に薄いものとなる。(図2(a)) 次に、素子分離領域2上及びゲート電極上方に形成され
ている未反応チタン層10をエッチング除去するため、
例えばウェハを硫酸と過酸化水素水との混合液に浸漬す
る。硫酸と過酸化水素水との混合比は、例えば4:1、
混合液の温度は130℃程度とする。ウェハを10分程
度浸漬すると未反応チタン層10は除去される。(図2
(b)) なお、硫酸・過酸化水素水混合液によるTiSi2層1
1やTiSix層12の膜べりは数十オングストローム
であり、殆どエッチングされない。これは、初期反応に
おいて、混合液の酸化作用によりTiSi2層11表面
にチタン酸化物或いはシリコン酸化物が形成されるため
である。このチタン酸化物或いはシリコン酸化物の形成
以降、エッチングの進行は著しく低下し、長時間硫酸・
過酸化水素水混合液に浸漬してもソース・ドレイン領域
8上のTiSi2層11の厚さはほぼ推移される。よっ
て、TiSi2層11の膜べりを抑制することができ、
ソース・ドレイン領域の層抵抗の増加を抑制することが
できる。BPSG膜13の上記エッチング液に対するレ
ートは30〜40オングストローム/minと低いもの
の硫酸・過酸化水素水混合液によりエッチングされる。
前述のとおり、BPSG膜13上にはTiSix層12
が殆ど形成されず、仮に存在しても極く薄いものであ
り、またBPSG膜13上のTiSix層12の被覆率
は100%ではない。したがって、長時間、例えば一時
間程度、硫酸・過酸化水素水混合液に続けて浸漬するこ
とにより、混合液が局所的領域からBPSG膜に浸透し
BPSG膜を徐々にエッチングしていく。かくして、B
PSG膜をエッチングにより同膜上のTiSix層が除
去される。すなわち、BPSGに対するリフトオフによ
り、ゲート電極上部を電気的に短絡させるTiSix層
は除去される。(図2(c)) ここで、未反応のチタン層とシリサイド反応を抑制する
膜としてのBPSG膜とを同時に選択的に除去する目的
で、硫酸・過酸化水素水混合液と同様に、塩酸・過酸化
水素水混合液も利用が可能である。また、アンモニア・
過酸化水素水混合液はBPSG膜のエッチングレートが
速いがTiSi2膜のエッチングレートが硫酸・過酸化
水素水混合液や塩酸・過酸化水素混合液よりも著しく速
いので、短時間処理とすることで適用可能である。
エッチング法によりBPSG膜13、WSi膜5、ポリ
シリコン膜4の不要部を除去し、ゲート電極の頂部にB
PSG膜13が形成されたゲート電極構造を得る。次
に、LDD構造を形成するために、例えば、リンを3×
1013cm-3程度イオン注入し、低濃度の浅い不純物拡
散領域7を形成する。(図1(a)) 次に、CVD法により、シリサイド反応を抑制する膜と
は異種の絶縁膜の一例としてシリコン酸化膜を1500
オングストローム程度半導体基板の表面に成膜する。続
いて、このシリコン酸化膜の反応性イオンエッチングを
行い、ゲート電極の側壁部にはシリコン酸化膜からなる
サイドウォール9をゲート電極の上部にはBPSG膜1
3を残存させる。但し、BPSG膜13の膜厚は、サイ
ドウォール9を形成する際のエッチングにより1000
オングストローム程度の厚さとなっている。次に、例え
ばヒ素を2×1015cm-3程度イオン注入し熱処理を加
えてソース・ドレイン領域8を形成する。(図1
(b)) 次に、高融点金属膜の一例としてのチタン層10を、ス
パッタ法により半導体基板の表面に350オングストロ
ーム程度に形成する。(図1(c)) 次に、650℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層10とからC49構造のTiSi2膜1
1をソース・ドレイン領域8表面に形成する。500℃
以上の熱処理を加えるとシリコン酸化膜とチタン層とが
反応し、サイドウォール9表面にはTiSix層12が
形成される。その理由は、CVD法によるシリコン酸化
膜は、熱酸化によって形成されたシリコン酸化膜と比較
して、Si−O結合が弱くまたSiの未結合手が多いた
めであると考えられ、TiSi反応が進行しやすいため
である。これに対して、素子分離領域2はSiの未結合
手が少ないため、その表面にTiSix層は殆ど形成さ
れず、チタン層10がそのまま残る。この熱処理を行っ
ても、ゲート電極上に形成されたリンを高濃度に含むB
PSG膜13の表面には、TiSix層12は殆ど形成
されない。万一形成された場合でも、シリコン酸化膜か
らなるサイドウォール9上に形成されたものと比較する
と非常に薄いものとなる。(図2(a)) 次に、素子分離領域2上及びゲート電極上方に形成され
ている未反応チタン層10をエッチング除去するため、
例えばウェハを硫酸と過酸化水素水との混合液に浸漬す
る。硫酸と過酸化水素水との混合比は、例えば4:1、
混合液の温度は130℃程度とする。ウェハを10分程
度浸漬すると未反応チタン層10は除去される。(図2
(b)) なお、硫酸・過酸化水素水混合液によるTiSi2層1
1やTiSix層12の膜べりは数十オングストローム
であり、殆どエッチングされない。これは、初期反応に
おいて、混合液の酸化作用によりTiSi2層11表面
にチタン酸化物或いはシリコン酸化物が形成されるため
である。このチタン酸化物或いはシリコン酸化物の形成
以降、エッチングの進行は著しく低下し、長時間硫酸・
過酸化水素水混合液に浸漬してもソース・ドレイン領域
8上のTiSi2層11の厚さはほぼ推移される。よっ
て、TiSi2層11の膜べりを抑制することができ、
ソース・ドレイン領域の層抵抗の増加を抑制することが
できる。BPSG膜13の上記エッチング液に対するレ
ートは30〜40オングストローム/minと低いもの
の硫酸・過酸化水素水混合液によりエッチングされる。
前述のとおり、BPSG膜13上にはTiSix層12
が殆ど形成されず、仮に存在しても極く薄いものであ
り、またBPSG膜13上のTiSix層12の被覆率
は100%ではない。したがって、長時間、例えば一時
間程度、硫酸・過酸化水素水混合液に続けて浸漬するこ
とにより、混合液が局所的領域からBPSG膜に浸透し
BPSG膜を徐々にエッチングしていく。かくして、B
PSG膜をエッチングにより同膜上のTiSix層が除
去される。すなわち、BPSGに対するリフトオフによ
り、ゲート電極上部を電気的に短絡させるTiSix層
は除去される。(図2(c)) ここで、未反応のチタン層とシリサイド反応を抑制する
膜としてのBPSG膜とを同時に選択的に除去する目的
で、硫酸・過酸化水素水混合液と同様に、塩酸・過酸化
水素水混合液も利用が可能である。また、アンモニア・
過酸化水素水混合液はBPSG膜のエッチングレートが
速いがTiSi2膜のエッチングレートが硫酸・過酸化
水素水混合液や塩酸・過酸化水素混合液よりも著しく速
いので、短時間処理とすることで適用可能である。
【0016】次に、900℃程度の温度にて熱処理を加
えて、ソース・ドレイン領域8表面のTiSi2層11
を低抵抗のC54構造に相転移させる。その後は、通常
のMOSFETの製造方法と同様に層間絶縁膜を形成
し、これにコンタクト孔を開孔し配線を形成することに
よりシリサイドを有するNチャネルMOSFETを得
る。
えて、ソース・ドレイン領域8表面のTiSi2層11
を低抵抗のC54構造に相転移させる。その後は、通常
のMOSFETの製造方法と同様に層間絶縁膜を形成
し、これにコンタクト孔を開孔し配線を形成することに
よりシリサイドを有するNチャネルMOSFETを得
る。
【0017】本実施例によれば、ゲート電極の頂部にシ
リサイド反応を抑制する膜の一例としてBPSG膜13
を形成した状態で、シリサイド形成プロセスを行い、そ
の後このBPSG膜13を選択的に除去すると同時に微
細なTiSix層をも同時に除去することにより、ゲー
ト電極とソース・ドレイン領域8との短絡やソース・ド
レイン領域8間の短絡を防ぐことができる。しかも、こ
のシリサイド反応を抑制する膜としてのBPSG膜8
は、硫酸・過酸化水素水混合液等により選択的に除去で
きるので、このような短絡を防止しながら、ソース・ド
レイン領域8表面のTiSi2膜11の膜べりを低減す
ることができ、ソース・ドレイン領域8の低抵抗化を達
成することができる。これによって、半導体装置の信頼
性を向上させまた高速化を促進させることができる。
リサイド反応を抑制する膜の一例としてBPSG膜13
を形成した状態で、シリサイド形成プロセスを行い、そ
の後このBPSG膜13を選択的に除去すると同時に微
細なTiSix層をも同時に除去することにより、ゲー
ト電極とソース・ドレイン領域8との短絡やソース・ド
レイン領域8間の短絡を防ぐことができる。しかも、こ
のシリサイド反応を抑制する膜としてのBPSG膜8
は、硫酸・過酸化水素水混合液等により選択的に除去で
きるので、このような短絡を防止しながら、ソース・ド
レイン領域8表面のTiSi2膜11の膜べりを低減す
ることができ、ソース・ドレイン領域8の低抵抗化を達
成することができる。これによって、半導体装置の信頼
性を向上させまた高速化を促進させることができる。
【0018】本実施例では、シリサイド反応を抑制する
膜をゲート電極の頂部に形成し、サイドウォール9をシ
リコン酸化膜で構成した場合について説明した。しかし
ながら、ゲート電極の側壁部のサイドウォール9をシリ
サイド反応を抑制する膜、例えばBPSG膜で構成し、
シリサイド反応を抑制する膜とは異種の絶縁膜、例えば
シリコン酸化膜をゲート電極の頂部に形成してもよい。
この場合には、その後、高融点金属膜形成工程、高融点
金属シリサイド膜形成工程、未反応高融点金属膜除去工
程及びサイドウォール9のシリサイド反応を抑制する膜
の選択除去工程が行われる。サイドウォール9のシリサ
イド反応を抑制する膜の表面には、高融点金属シリサイ
ド膜形成工程によってもTiSix層が殆ど形成されず
仮に存在しても極く薄いものになり、またシリサイド反
応を抑制する膜上のTiSix層の被覆率は100%で
はない。よって、その後のシリサイド反応を抑制する膜
の選択除去工程において、リフトオフ的手法により局在
したTiSix層の剥離による除去が生じる。これらの
作用からゲート側壁部を電気的に短絡させるTiSix
層は除去できる。
膜をゲート電極の頂部に形成し、サイドウォール9をシ
リコン酸化膜で構成した場合について説明した。しかし
ながら、ゲート電極の側壁部のサイドウォール9をシリ
サイド反応を抑制する膜、例えばBPSG膜で構成し、
シリサイド反応を抑制する膜とは異種の絶縁膜、例えば
シリコン酸化膜をゲート電極の頂部に形成してもよい。
この場合には、その後、高融点金属膜形成工程、高融点
金属シリサイド膜形成工程、未反応高融点金属膜除去工
程及びサイドウォール9のシリサイド反応を抑制する膜
の選択除去工程が行われる。サイドウォール9のシリサ
イド反応を抑制する膜の表面には、高融点金属シリサイ
ド膜形成工程によってもTiSix層が殆ど形成されず
仮に存在しても極く薄いものになり、またシリサイド反
応を抑制する膜上のTiSix層の被覆率は100%で
はない。よって、その後のシリサイド反応を抑制する膜
の選択除去工程において、リフトオフ的手法により局在
したTiSix層の剥離による除去が生じる。これらの
作用からゲート側壁部を電気的に短絡させるTiSix
層は除去できる。
【0019】次に、本発明の第2の実施例について図面
を参照して説明する。図3及び図4は、本発明の第2の
実施例を説明するための製造工程順の断面図である。ポ
リシリコン膜4を形成する工程までは、第1の実施例と
同様である。続いて、フォトリソグラフィー法及びドラ
イエッチング法によりポリシリコン膜4の不要部を除去
し、ゲート電極構造を得る。次に、LDD構造を形成す
るためリンをイオン注入し低濃度の浅い不純物拡散領域
7を得る。(図3(a)) 次に、シリサイド反応を抑制する膜の一例としてのBP
SG膜を1500オングストローム程度シリコン基板1
表面の全体にCVD法により成膜させ、反応性イオンエ
ッチングを行いゲート電極の側壁部にBPSG膜から成
るサイドウォール9aを残存させる。次に、ヒ素をイオ
ン注入し、ソース・ドレイン領域8を形成する。続い
て、ソース・ドレイン領域8表面の酸化膜を除去する。
(図3(b)) 次に、高融点金属層の一例としてのチタン層10を、ス
パッタ法により350オングストローム程度に形成す
る。(図3(c)) 次に、650℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層10とからC49構造のTiSi2膜1
1をソース・ドレイン領域8表面及びポリシリコン膜4
表面に形成する。ここで、リンを高濃度に含むBPSG
膜13から成るサイドウォール9a表面にはTiSix
層は殆ど形成されていない。(図4(a)) 上述の第1の実施例と同様に、例えば硫酸・過酸化水素
水混合液に10分浸漬し、未反応チタン層10を除去す
る。(図4(b)) 更に、硫酸・過酸化水素水混合液に例えば1時間浸漬す
るか或いは塩酸・過酸化水素水混合液に例えば1時間浸
漬することにより、BPSG膜から成るサイドウォール
9aを除去すると同時にその表面の微細なTiSix層
を除去する。(図4(c)) 次に、900℃程度の温度にて熱処理を加えて、TiS
i2層11を低抵抗のC54構造に相転移させる。以降
は、第1の実施例と同様に、層間絶縁膜を形成し、これ
にコンタクト孔を開孔し配線を形成することによりシリ
サイドを有するNチャネルMOSFETを得る。
を参照して説明する。図3及び図4は、本発明の第2の
実施例を説明するための製造工程順の断面図である。ポ
リシリコン膜4を形成する工程までは、第1の実施例と
同様である。続いて、フォトリソグラフィー法及びドラ
イエッチング法によりポリシリコン膜4の不要部を除去
し、ゲート電極構造を得る。次に、LDD構造を形成す
るためリンをイオン注入し低濃度の浅い不純物拡散領域
7を得る。(図3(a)) 次に、シリサイド反応を抑制する膜の一例としてのBP
SG膜を1500オングストローム程度シリコン基板1
表面の全体にCVD法により成膜させ、反応性イオンエ
ッチングを行いゲート電極の側壁部にBPSG膜から成
るサイドウォール9aを残存させる。次に、ヒ素をイオ
ン注入し、ソース・ドレイン領域8を形成する。続い
て、ソース・ドレイン領域8表面の酸化膜を除去する。
(図3(b)) 次に、高融点金属層の一例としてのチタン層10を、ス
パッタ法により350オングストローム程度に形成す
る。(図3(c)) 次に、650℃程度の熱処理を加え、ソース・ドレイン
領域とチタン層10とからC49構造のTiSi2膜1
1をソース・ドレイン領域8表面及びポリシリコン膜4
表面に形成する。ここで、リンを高濃度に含むBPSG
膜13から成るサイドウォール9a表面にはTiSix
層は殆ど形成されていない。(図4(a)) 上述の第1の実施例と同様に、例えば硫酸・過酸化水素
水混合液に10分浸漬し、未反応チタン層10を除去す
る。(図4(b)) 更に、硫酸・過酸化水素水混合液に例えば1時間浸漬す
るか或いは塩酸・過酸化水素水混合液に例えば1時間浸
漬することにより、BPSG膜から成るサイドウォール
9aを除去すると同時にその表面の微細なTiSix層
を除去する。(図4(c)) 次に、900℃程度の温度にて熱処理を加えて、TiS
i2層11を低抵抗のC54構造に相転移させる。以降
は、第1の実施例と同様に、層間絶縁膜を形成し、これ
にコンタクト孔を開孔し配線を形成することによりシリ
サイドを有するNチャネルMOSFETを得る。
【0020】この第2の実施例によれば、ゲート電極の
側壁部にシリサイド反応を抑制する膜の一例としてBP
SG膜9aを形成した状態で、シリサイド形成プロセス
を行い、その後このBPSG膜9aを選択的に除去する
と同時に微細なTiSix膜をも同時に除去しているの
で、ゲート電極とソース・ドレイン領域8との短絡やソ
ース・ドレイン領域8間の短絡を防ぐことができる。し
かも、シリサイド反応を抑制する膜としてのBPSG膜
は硫酸・過酸化水素水混合液等により選択的に除去でき
るので、このような短絡を防止しながら、ソース・ドレ
イン領域8表面及びゲート電極のポリシリコン膜4表面
のTiSi2膜11の膜べりを低減することができ、ソ
ース・ドレイン領域及びゲート電極の低抵抗化を達成す
ることができる。これによって、半導体装置の信頼性を
向上させまた高速化を促進させることができる。さら
に、この第2の実施例によれば、ゲート電極とソース・
ドレイン領域とを同時にシリサイド化するサリサイドプ
ロセスにも適用が可能である。また、第1の実施例より
も製造工程が簡略であるという利点がある。
側壁部にシリサイド反応を抑制する膜の一例としてBP
SG膜9aを形成した状態で、シリサイド形成プロセス
を行い、その後このBPSG膜9aを選択的に除去する
と同時に微細なTiSix膜をも同時に除去しているの
で、ゲート電極とソース・ドレイン領域8との短絡やソ
ース・ドレイン領域8間の短絡を防ぐことができる。し
かも、シリサイド反応を抑制する膜としてのBPSG膜
は硫酸・過酸化水素水混合液等により選択的に除去でき
るので、このような短絡を防止しながら、ソース・ドレ
イン領域8表面及びゲート電極のポリシリコン膜4表面
のTiSi2膜11の膜べりを低減することができ、ソ
ース・ドレイン領域及びゲート電極の低抵抗化を達成す
ることができる。これによって、半導体装置の信頼性を
向上させまた高速化を促進させることができる。さら
に、この第2の実施例によれば、ゲート電極とソース・
ドレイン領域とを同時にシリサイド化するサリサイドプ
ロセスにも適用が可能である。また、第1の実施例より
も製造工程が簡略であるという利点がある。
【0021】図5は、従来の技術と本発明により製造さ
れたデバイスの歩留まり比較結果を示すグラフである。
図7に示されるような、ゲート頂部にシリコン酸化膜を
形成した状態でシリサイド化を行う従来例と比較し
て、本発明では歩留まりが向上していることがわかる。
さらに、図6に示されるような、ゲート電極の頂部にシ
リコン酸化膜を形成しない状態でシリサイド化を行う従
来例と比較しても、本発明では歩留まりが著しく良好
である。
れたデバイスの歩留まり比較結果を示すグラフである。
図7に示されるような、ゲート頂部にシリコン酸化膜を
形成した状態でシリサイド化を行う従来例と比較し
て、本発明では歩留まりが向上していることがわかる。
さらに、図6に示されるような、ゲート電極の頂部にシ
リコン酸化膜を形成しない状態でシリサイド化を行う従
来例と比較しても、本発明では歩留まりが著しく良好
である。
【0022】以上、本発明の好ましい実施例について説
明したが、本発明はNチャネルMOSFETだけでな
く、当然PチャネルMOSFET又はCMOSFETの
シリサイデーションにも適用できる。また、LDD構造
以外の、ソース・ドレイン領域が低濃度の浅い不純物拡
散領域を持たないより一般的な構造のMOSFETにも
適用できる。
明したが、本発明はNチャネルMOSFETだけでな
く、当然PチャネルMOSFET又はCMOSFETの
シリサイデーションにも適用できる。また、LDD構造
以外の、ソース・ドレイン領域が低濃度の浅い不純物拡
散領域を持たないより一般的な構造のMOSFETにも
適用できる。
【0023】
【発明の効果】以上説明したように、本発明は、シリサ
イド反応を抑制する膜をゲート電極の頂部或いは側壁部
に形成した状態で、高融点金属膜を成膜し、熱処理を加
えて拡散層又はゲート電極をシリサイド化し、未反応の
高融点金属膜を除去し、更にシリサイド反応を抑制する
膜を選択的に除去すると同時に微小な高融点金属シリサ
イド層(例えば、TiSix層)を除去することによっ
て、ゲート電極と拡散層間及び拡散層と拡散層とが電気
的に短絡することがなくなり、デバイスの歩留まりを向
上させることができる。
イド反応を抑制する膜をゲート電極の頂部或いは側壁部
に形成した状態で、高融点金属膜を成膜し、熱処理を加
えて拡散層又はゲート電極をシリサイド化し、未反応の
高融点金属膜を除去し、更にシリサイド反応を抑制する
膜を選択的に除去すると同時に微小な高融点金属シリサ
イド層(例えば、TiSix層)を除去することによっ
て、ゲート電極と拡散層間及び拡散層と拡散層とが電気
的に短絡することがなくなり、デバイスの歩留まりを向
上させることができる。
【図1】本発明の第1の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図2】本発明の第1の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図3】本発明の第2の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図4】本発明の第2の実施例を説明するための製造工
程順の断面図。
程順の断面図。
【図5】本発明の効果を説明するためのグラフ。
【図6】従来の技術を説明するための断面図。
【図7】従来の技術を説明するための製造工程順の断面
図。
図。
1 半導体基板 2 素子分離領域 3 ゲート酸化膜 4 ポリシリコン膜 5 WSi膜 6 シリコン酸化膜 7 低濃度の浅い不純物領域 8 ソース・ドレイン領域 9、9a サイドウォール 10 チタン層 11 TiSi2膜 12 TiSix層 13 BPSG膜
Claims (7)
- 【請求項1】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、BPSG膜を前記ゲート電極の頂部或いは側壁部に
形成する工程と、前記ソース・ドレイン領域の表面は少
なくとも覆うように高融点金属膜を形成する工程と、前
記ソース・ドレイン領域と前記高融点金属膜から前記ソ
ース・ドレイン領域に高融点金属シリサイド膜を形成す
る工程と、未反応の高融点金属膜を除去する工程と、前
記BPSG膜を選択的に除去する工程とを備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項2】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、前記ゲート電極の頂部にはシリサイド反応を抑制す
る膜を形成し、前記ゲート電極の側壁部には前記シリサ
イド反応を抑制する膜とは異種の絶縁膜を形成する工程
と、前記ソース・ドレイン領域、前記シリサイド反応を
抑制する膜及び前記シリサイド反応を抑制する膜とは異
種の絶縁膜を覆う高融点金属膜を形成する工程と、前記
ソース・ドレイン領域と前記高融点金属膜とから前記ソ
ース・ドレイン領域に高融点金属シリサイド膜を形成す
る工程と、未反応の高融点金属膜を除去し、さらに前記
シリサイド反応を抑制する膜を選択的に除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項3】 前記シリサイド反応を抑制する膜とは異
種の前記絶縁膜が、CVD法により形成されたシリコン
酸化膜であることを特徴とする請求項2記載の半導体装
置の製造方法。 - 【請求項4】 半導体基板にゲート電極及びこのゲート
電極に整合したソース・ドレイン領域を形成する工程
と、前記ゲート電極の側壁部にBPSG膜を形成する工
程と、前記ソース・ドレイン領域、前記シリサイド反応
を抑制する膜及び前記ゲート電極を覆う高融点金属膜を
形成する工程と、前記ソース・ドレイン領域と前記高融
点金属膜とから前記ソース・ドレイン領域に高融点金属
シリサイド膜を形成する工程と、未反応の高融点金属膜
を除去し、さらに前記BPSG膜を選択的に除去する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項5】 前記ソース・ドレイン領域に高融点金属
シリサイド膜を形成する工程において、前記ゲート電極
の表面にも高融点金属シリサイド膜を形成することを特
徴とする請求項1又は請求項4記載の半導体装置の製造
方法。 - 【請求項6】 前記シリサイド反応を抑制する膜がBP
SG膜であることを特徴とする請求項2又は請求項3記
載の半導体装置の製造方法。 - 【請求項7】 前記シリサイド反応を抑制する膜を選択
的に除去する工程又は前記BPSG膜を選択的に除去す
る工程において、硫酸・過酸化水素水混合液、塩酸・過
酸化水素水混合液又はアンモニア・過酸化水素水混合液
を用いることを特徴とする請求項1、請求項2、請求項
3、請求項4、請求項5又は請求項6記載の半導体装置
の製造方法。
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