JPH0817761A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0817761A JPH0817761A JP14937594A JP14937594A JPH0817761A JP H0817761 A JPH0817761 A JP H0817761A JP 14937594 A JP14937594 A JP 14937594A JP 14937594 A JP14937594 A JP 14937594A JP H0817761 A JPH0817761 A JP H0817761A
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- silicide layer
- semiconductor device
- forming
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Abstract
(57)【要約】
【目的】 半導体装置とその製造方法とに関し、半導体
装置の拡散層とコンタクトホールを介してコンタクトす
る電極・配線を形成するときに、コンタクト抵抗を低く
し、また、拡散層の接合リークが発生しないようにする
半導体装置とその製造方法とを提供することを目的とす
る。 【構成】 拡散層５上に形成されたシリサイド層７に接
触してオーミック電極１２が形成されている半導体装置
において、オーミック電極１２のためのコンタクト窓形
成工程におけるオーバーエッチングによりシリサイド層
７が除去されている領域に、第２のシリサイド層１１が
形成されており、この第２のシリサイド層１１にオーミ
ック電極１２が接触している半導体装置とその製造方法
とである。
装置の拡散層とコンタクトホールを介してコンタクトす
る電極・配線を形成するときに、コンタクト抵抗を低く
し、また、拡散層の接合リークが発生しないようにする
半導体装置とその製造方法とを提供することを目的とす
る。 【構成】 拡散層５上に形成されたシリサイド層７に接
触してオーミック電極１２が形成されている半導体装置
において、オーミック電極１２のためのコンタクト窓形
成工程におけるオーバーエッチングによりシリサイド層
７が除去されている領域に、第２のシリサイド層１１が
形成されており、この第２のシリサイド層１１にオーミ
ック電極１２が接触している半導体装置とその製造方法
とである。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関する。特に、半導体装置の拡散層に接触して
形成されるオーミック電極を有する半導体装置及び半導
体装置の拡散層とコンタクトする電極・配線の形成方法
に関する。
造方法に関する。特に、半導体装置の拡散層に接触して
形成されるオーミック電極を有する半導体装置及び半導
体装置の拡散層とコンタクトする電極・配線の形成方法
に関する。
【０００２】近年の半導体装置、特にＭＩＳ型電界効果
トランジスタ（以下、ＭＩＳＦＥＴと云う。）では、高
速化および高集積化に伴って寄生抵抗による応答速度の
遅延を防止することが求められている。このため、拡散
層の抵抗及び拡散層とコンタクトする電極・配線のコン
タクト抵抗を低減することが必要である。
トランジスタ（以下、ＭＩＳＦＥＴと云う。）では、高
速化および高集積化に伴って寄生抵抗による応答速度の
遅延を防止することが求められている。このため、拡散
層の抵抗及び拡散層とコンタクトする電極・配線のコン
タクト抵抗を低減することが必要である。
【０００３】
【従来の技術】ＭＩＳＦＥＴの応答速度を高めるために
は、ソース・ドレインの低抵抗化とゲート電極の低抵抗
化とが必要である。低抵抗化の方法としてゲート電極の
表面上とソース・ドレインの表面上とにシリサイド層を
形成する方法が開発され、このシリサイド層を自己整合
的に形成するシリサイドプロセスが開発されている。
は、ソース・ドレインの低抵抗化とゲート電極の低抵抗
化とが必要である。低抵抗化の方法としてゲート電極の
表面上とソース・ドレインの表面上とにシリサイド層を
形成する方法が開発され、このシリサイド層を自己整合
的に形成するシリサイドプロセスが開発されている。
【０００４】従来のＭＩＳＦＥＴの製造方法を図７を使
用して以下に説明する。シリコン基板１上にゲート絶縁
膜４を介してポリシリコンまたはアモルファスシリコン
からなるゲート電極３を形成し、次いで、ゲート電極３
の側壁にサイドウォール絶縁膜１４を形成する。次に、
ゲート電極３とサイドウォール絶縁膜１４とをマスクと
してシリコン基板１に不純物をイオン注入して自己整合
的にソース・ドレインとなる拡散層５を形成する。
用して以下に説明する。シリコン基板１上にゲート絶縁
膜４を介してポリシリコンまたはアモルファスシリコン
からなるゲート電極３を形成し、次いで、ゲート電極３
の側壁にサイドウォール絶縁膜１４を形成する。次に、
ゲート電極３とサイドウォール絶縁膜１４とをマスクと
してシリコン基板１に不純物をイオン注入して自己整合
的にソース・ドレインとなる拡散層５を形成する。
【０００５】次に、全面にチタン等の金属膜を形成して
アニール処理を施し、ゲート電極３のポリシリコンまた
はアモルファスシリコンとの間とソース・ドレインをな
す拡散層５のシリコンとの間とで選択的にシリサイド化
反応を進行させて、ゲート電極３の表面上と拡散層５の
表面上とにシリサイド層７を自己整合的に形成する。
アニール処理を施し、ゲート電極３のポリシリコンまた
はアモルファスシリコンとの間とソース・ドレインをな
す拡散層５のシリコンとの間とで選択的にシリサイド化
反応を進行させて、ゲート電極３の表面上と拡散層５の
表面上とにシリサイド層７を自己整合的に形成する。
【０００６】次いで、全面に絶縁膜８を形成し、ソース
・ドレインをなす拡散層５上にコンタクトホール９を形
成し、このコンタクトホール９内にシリサイド層７にコ
ンタクトする電極・配線１２を形成する。
・ドレインをなす拡散層５上にコンタクトホール９を形
成し、このコンタクトホール９内にシリサイド層７にコ
ンタクトする電極・配線１２を形成する。
【０００７】
【発明が解決しようとする課題】近年の半導体装置にお
ける高集積化および高速応答性に対する技術進展に伴
い、ＭＩＳＦＥＴの構造も微細化されている。微細化に
よってチャネル長が短小化されると、短チャネル効果を
防止するためにソース・ドレイン拡散層５を浅く形成す
る必要があり、そのため、ソース・ドレイン拡散層５上
に形成するシリサイド層７も薄く形成する必要が生じ
た。
ける高集積化および高速応答性に対する技術進展に伴
い、ＭＩＳＦＥＴの構造も微細化されている。微細化に
よってチャネル長が短小化されると、短チャネル効果を
防止するためにソース・ドレイン拡散層５を浅く形成す
る必要があり、そのため、ソース・ドレイン拡散層５上
に形成するシリサイド層７も薄く形成する必要が生じ
た。
【０００８】図５に拡散層が浅くない従来例のコンタク
トホール形成領域の断面図を示し、図６に拡散層が浅い
場合のコンタクトホール形成領域の断面図を示す。図５
と図６とにおいて、１はシリコン基板であり、５は拡散
層であり、７はシリサイド層であり、８は絶縁膜であ
り、９はコンタクトホールである。
トホール形成領域の断面図を示し、図６に拡散層が浅い
場合のコンタクトホール形成領域の断面図を示す。図５
と図６とにおいて、１はシリコン基板であり、５は拡散
層であり、７はシリサイド層であり、８は絶縁膜であ
り、９はコンタクトホールである。
【０００９】シリサイド層７とコンタクトする電極・配
線（図示せず）を形成するために絶縁膜８にコンタクト
ホール９を形成するときに、シリサイド層７と絶縁膜８
との選択比が大きいエッチングプロセスを使用して絶縁
膜８をエッチングしても、オーバーエッチングは避けら
れず、シリサイド層７の膜厚が図５または図６に示すよ
うに削られる。
線（図示せず）を形成するために絶縁膜８にコンタクト
ホール９を形成するときに、シリサイド層７と絶縁膜８
との選択比が大きいエッチングプロセスを使用して絶縁
膜８をエッチングしても、オーバーエッチングは避けら
れず、シリサイド層７の膜厚が図５または図６に示すよ
うに削られる。
【００１０】図５に示す従来例のようにシリサイド層７
が厚く形成されている場合には、オーバーエッチングが
発生してもコンタクトホール９の底部になおシリサイド
層７が残留し、コンタクトホール９内に形成される電極
・配線（図示せず）とシリサイド層７とが良好にコンタ
クトしてコンタクト抵抗を低減することができる。
が厚く形成されている場合には、オーバーエッチングが
発生してもコンタクトホール９の底部になおシリサイド
層７が残留し、コンタクトホール９内に形成される電極
・配線（図示せず）とシリサイド層７とが良好にコンタ
クトしてコンタクト抵抗を低減することができる。
【００１１】ところが、ＭＩＳＦＥＴの微細化に伴って
シリサイド層７の厚さが薄くなると、図６に示すよう
に、オーバーエッチングによってシリサイド層７がコン
タクトホール９の底部に残留せず、シリコン基板１が露
出するようになる。この状態でコンタクトホール９内に
電極・配線（図示せず）を形成するとコンタクト抵抗が
増大するという問題が発生する。また、コンタクトホー
ル形成時に、エッチングイオンが拡散層５に衝突した
り、コンタクトホール９のクリーニング時に不活性ガス
イオンが拡散層５に衝突したりして、拡散層５がダメー
ジを受け、拡散層５のＰ／Ｎ接合リークが発生するとい
う問題が生じる。
シリサイド層７の厚さが薄くなると、図６に示すよう
に、オーバーエッチングによってシリサイド層７がコン
タクトホール９の底部に残留せず、シリコン基板１が露
出するようになる。この状態でコンタクトホール９内に
電極・配線（図示せず）を形成するとコンタクト抵抗が
増大するという問題が発生する。また、コンタクトホー
ル形成時に、エッチングイオンが拡散層５に衝突した
り、コンタクトホール９のクリーニング時に不活性ガス
イオンが拡散層５に衝突したりして、拡散層５がダメー
ジを受け、拡散層５のＰ／Ｎ接合リークが発生するとい
う問題が生じる。
【００１２】本発明の目的は、これらの欠点を解消する
ことにあり、拡散層上に形成されたシリサイド層に接触
してオーミック電極が形成される半導体装置において、
オーミック電極を形成するためのコンタクト窓を形成す
る工程におけるオーバーエッチングによりシリサイド層
が除されていても、オーミック電極が拡散層に低抵抗を
もって接続されることを可能にする半導体装置と、半導
体装置の拡散層とコンタクトホールを介してコンタクト
する電極・配線を形成するときに、コンタクト抵抗を低
くし、また、拡散層の接合リークが発生しないようにす
る半導体装置の製造方法とを提供することにある。
ことにあり、拡散層上に形成されたシリサイド層に接触
してオーミック電極が形成される半導体装置において、
オーミック電極を形成するためのコンタクト窓を形成す
る工程におけるオーバーエッチングによりシリサイド層
が除されていても、オーミック電極が拡散層に低抵抗を
もって接続されることを可能にする半導体装置と、半導
体装置の拡散層とコンタクトホールを介してコンタクト
する電極・配線を形成するときに、コンタクト抵抗を低
くし、また、拡散層の接合リークが発生しないようにす
る半導体装置の製造方法とを提供することにある。
【００１３】
【課題を解決するための手段】上記の目的のうち、第１
の目的（半導体装置）は、拡散層（５）上に形成された
シリサイド層（７）に接触してオーミック電極（１２）
が形成されている半導体装置において、前記のオーミッ
ク電極（１２）のためのコンタクト窓形成工程における
オーバーエッチングにより前記のシリサイド層（７）が
除去されている領域に、第２のシリサイド層（１１）が
形成されており、この第２のシリサイド層（１１）に前
記のオーミック電極（１２）が接触している半導体装置
によって達成される。
の目的（半導体装置）は、拡散層（５）上に形成された
シリサイド層（７）に接触してオーミック電極（１２）
が形成されている半導体装置において、前記のオーミッ
ク電極（１２）のためのコンタクト窓形成工程における
オーバーエッチングにより前記のシリサイド層（７）が
除去されている領域に、第２のシリサイド層（１１）が
形成されており、この第２のシリサイド層（１１）に前
記のオーミック電極（１２）が接触している半導体装置
によって達成される。
【００１４】こゝで、前記のオーミック電極（１２）
は、電界効果トランジスタのソース・ドレイン電極であ
ってもよい。
は、電界効果トランジスタのソース・ドレイン電極であ
ってもよい。
【００１５】また、第２のシリサイド層（１１）に対応
して深い拡散層（１３）が形成されていると、リーク電
流の発生防止に有効である。
して深い拡散層（１３）が形成されていると、リーク電
流の発生防止に有効である。
【００１６】上記の目的のうち、第２の目的（半導体装
置の製造方法）は、シリコン基板（１）に形成された拡
散層（５）上にシリサイド層（７）を形成し、このシリ
サイド層（７）上に絶縁膜（８）を形成し、この絶縁膜
（８）にコンタクトホール（９）を形成する工程を有す
る半導体装置の製造方法において、前記のコンタクトホ
ール（９）の形成工程に続けて、このコンタクトホール
（９）内に金属膜（１０）を形成し、アニールをなし
て、前記のコンタクトホール（９）の形成時にこのコン
タクトホール（９）内に露出した前記のシリコン基板
（１）と前記の金属膜（１０）とを反応させて、前記の
コンタクトホール（９）の底部に第２のシリサイド層
（１１）を形成する工程を有する半導体装置の製造方法
によって達成される。
置の製造方法）は、シリコン基板（１）に形成された拡
散層（５）上にシリサイド層（７）を形成し、このシリ
サイド層（７）上に絶縁膜（８）を形成し、この絶縁膜
（８）にコンタクトホール（９）を形成する工程を有す
る半導体装置の製造方法において、前記のコンタクトホ
ール（９）の形成工程に続けて、このコンタクトホール
（９）内に金属膜（１０）を形成し、アニールをなし
て、前記のコンタクトホール（９）の形成時にこのコン
タクトホール（９）内に露出した前記のシリコン基板
（１）と前記の金属膜（１０）とを反応させて、前記の
コンタクトホール（９）の底部に第２のシリサイド層
（１１）を形成する工程を有する半導体装置の製造方法
によって達成される。
【００１７】なお、前記の拡散層（５）は電界効果トラ
ンジスタのソース・ドレインであってもよい。
ンジスタのソース・ドレインであってもよい。
【００１８】前記の半導体装置の製造方法において、コ
ンタクトホール（９）内に金属膜（１０）を形成する工
程に先立ち、前記のコンタクトホール（９）内に露出す
るシリコン基板（１）に不純物をイオン注入して活性化
し、第２のシリサイド層（１１）を形成するときに接合
リークが発生するのを抑制するようにするとよい。ま
た、コンタクトホール（９）内に金属膜（１０）を形成
する工程に先立ち、シリコン基板（１）のバイアス電圧
を低くして前記のコンタクトホール（９）に不活性ガス
プラズマを照射し、このコンタクトホール（９）内をク
リーニングするとよい。さらにまた、コンタクトホール
（９）内に露出するシリコン基板（１）に不純物をイオ
ン注入して活性化するアニール工程と、前記のコンタク
トホール（９）内に形成した金属膜（１０）をシリサイ
ド化して第２のシリサイド層（１１）を形成するときの
アニール工程とを兼ねて同時に実施するようにしてもよ
い。
ンタクトホール（９）内に金属膜（１０）を形成する工
程に先立ち、前記のコンタクトホール（９）内に露出す
るシリコン基板（１）に不純物をイオン注入して活性化
し、第２のシリサイド層（１１）を形成するときに接合
リークが発生するのを抑制するようにするとよい。ま
た、コンタクトホール（９）内に金属膜（１０）を形成
する工程に先立ち、シリコン基板（１）のバイアス電圧
を低くして前記のコンタクトホール（９）に不活性ガス
プラズマを照射し、このコンタクトホール（９）内をク
リーニングするとよい。さらにまた、コンタクトホール
（９）内に露出するシリコン基板（１）に不純物をイオ
ン注入して活性化するアニール工程と、前記のコンタク
トホール（９）内に形成した金属膜（１０）をシリサイ
ド化して第２のシリサイド層（１１）を形成するときの
アニール工程とを兼ねて同時に実施するようにしてもよ
い。
【００１９】
【作用】コンタクトホール９の形成時にオーバーエッチ
ングによってコンタクトホール９の底部のシリサイド層
７が除去されても、コンタクトホール９内に再度金属膜
６を形成してアニール処理を施すことによってコンタク
トホール９の底部に新たに第２のシリサイド層１１が形
成されるので、コンタクトホール９に電極・配線１２を
形成したときのコンタクト抵抗を低減することができ
る。
ングによってコンタクトホール９の底部のシリサイド層
７が除去されても、コンタクトホール９内に再度金属膜
６を形成してアニール処理を施すことによってコンタク
トホール９の底部に新たに第２のシリサイド層１１が形
成されるので、コンタクトホール９に電極・配線１２を
形成したときのコンタクト抵抗を低減することができ
る。
【００２０】コンタクトホール９の底部に第２のシリサ
イド層１１を形成することによって、拡散層５のＰ／Ｎ
接合近傍までシリコン基板１のシリコンが消費されてＰ
／Ｎ接合リークが発生することがあるが、図４（ａ）に
示すように、コンタクトホール９の底部に第２のシリサ
イド層１１を形成するのに先立って、第２のシリサイド
層１１が形成される深さより深く侵入するように注入イ
オンの加速エネルギーを選定してコンタクトホール内に
イオン注入を実施することによって、第２のシリサイド
層１１の形成によるダメージを受けない深さにＰ／Ｎ接
合面を下げることができるので、Ｐ／Ｎ接合リークの発
生という問題は解決される。なお、このイオン注入によ
って拡散層１３が一部領域で深くなるが、ゲート電極直
下に近い領域の拡散層５は浅いまゝなので短チャネル効
果の防止効果に影響はない。なお、このイオン注入後に
実施されるアニール工程をコンタクトホール９の底部に
第２のシリサイド層１１を形成するときのアニール工程
と同時に実施するようにしてもよい。
イド層１１を形成することによって、拡散層５のＰ／Ｎ
接合近傍までシリコン基板１のシリコンが消費されてＰ
／Ｎ接合リークが発生することがあるが、図４（ａ）に
示すように、コンタクトホール９の底部に第２のシリサ
イド層１１を形成するのに先立って、第２のシリサイド
層１１が形成される深さより深く侵入するように注入イ
オンの加速エネルギーを選定してコンタクトホール内に
イオン注入を実施することによって、第２のシリサイド
層１１の形成によるダメージを受けない深さにＰ／Ｎ接
合面を下げることができるので、Ｐ／Ｎ接合リークの発
生という問題は解決される。なお、このイオン注入によ
って拡散層１３が一部領域で深くなるが、ゲート電極直
下に近い領域の拡散層５は浅いまゝなので短チャネル効
果の防止効果に影響はない。なお、このイオン注入後に
実施されるアニール工程をコンタクトホール９の底部に
第２のシリサイド層１１を形成するときのアニール工程
と同時に実施するようにしてもよい。
【００２１】なお、コンタクトホール開孔後に、ホール
内に不活性ガスプラズマを照射してクリーニングする場
合には、シリコン基板１にダメージを与えないようにバ
イアス電圧を低くしてクリーニングすることが好まし
い。
内に不活性ガスプラズマを照射してクリーニングする場
合には、シリコン基板１にダメージを与えないようにバ
イアス電圧を低くしてクリーニングすることが好まし
い。
【００２２】
【実施例】以下、図面を参照して、本発明の三つの実施
例に係るＭＩＳＦＥＴの製造方法について説明する。
例に係るＭＩＳＦＥＴの製造方法について説明する。
【００２３】第１例 図２（ａ）参照 例えばｐ型シリコン基板１に周知の方法を使用して素子
分離用のフィールド酸化膜２を形成する。
分離用のフィールド酸化膜２を形成する。
【００２４】次に、フィールド酸化膜２の形成されたシ
リコン基板１上に６０Å厚程度の薄い酸化膜を形成し、
この酸化膜の表面上にポリシリコン層またはアモルファ
スシリコン層を１８００Å程度の厚さに堆積した後、リ
ン等のｎ型不純物をイオン注入する。
リコン基板１上に６０Å厚程度の薄い酸化膜を形成し、
この酸化膜の表面上にポリシリコン層またはアモルファ
スシリコン層を１８００Å程度の厚さに堆積した後、リ
ン等のｎ型不純物をイオン注入する。
【００２５】次に、前記のポリシリコン層またはアモル
ファスシリコン層と酸化膜とをパターニングして、ポリ
シリコンまたはアモルファスシリコンよりなるゲート電
極３とゲート酸化膜４とを形成する。
ファスシリコン層と酸化膜とをパターニングして、ポリ
シリコンまたはアモルファスシリコンよりなるゲート電
極３とゲート酸化膜４とを形成する。
【００２６】次に、絶縁膜を形成して異方性エッチング
を実施し、ゲート電極３の側壁にサイドウォール絶縁膜
１４を形成する。
を実施し、ゲート電極３の側壁にサイドウォール絶縁膜
１４を形成する。
【００２７】次に、ゲート電極３とサイドウォール絶縁
膜１４とをマスクとして、ヒ素等のｎ型不純物を２０Ｋ
ｅＶ程度の打込エネルギーをもってイオン注入した後、
アニール処理を施して活性化し、ソース・ドレインとな
るｎ型拡散層５を形成する。
膜１４とをマスクとして、ヒ素等のｎ型不純物を２０Ｋ
ｅＶ程度の打込エネルギーをもってイオン注入した後、
アニール処理を施して活性化し、ソース・ドレインとな
るｎ型拡散層５を形成する。
【００２８】図２（ｂ）参照 シリサイド層形成のための金属、例えばチタンをスパッ
タ法を使用して３０ｎｍ厚程度に堆積し、チタン膜６を
形成する。
タ法を使用して３０ｎｍ厚程度に堆積し、チタン膜６を
形成する。
【００２９】図２（ｃ）参照 窒素雰囲気中でランプアニール処理を施して、７００℃
の温度に３０秒間加熱してチタンとシリコンとを固相反
応させ、ソース・ドレインをなすｎ型拡散層５上とゲー
ト電極３上とに自己整合的にチタンシリサイド層７を形
成する。シリサイド化しないチタン膜６は、過酸化水素
水とアンモニア水との混合液を使用してウェットエッチ
ングすることによって除去する。
の温度に３０秒間加熱してチタンとシリコンとを固相反
応させ、ソース・ドレインをなすｎ型拡散層５上とゲー
ト電極３上とに自己整合的にチタンシリサイド層７を形
成する。シリサイド化しないチタン膜６は、過酸化水素
水とアンモニア水との混合液を使用してウェットエッチ
ングすることによって除去する。
【００３０】次に、窒素雰囲気中で、ランプアニール処
理により８００℃の温度に３０秒間加熱する。このアニ
ール処理はシリサイド層７の抵抗を低減するために有効
である。
理により８００℃の温度に３０秒間加熱する。このアニ
ール処理はシリサイド層７の抵抗を低減するために有効
である。
【００３１】この結果、平均膜厚が３０〜８０ｎｍのシ
リサイド層７がゲート電極３上とソース・ドレインをな
す拡散層５上とに形成される。
リサイド層７がゲート電極３上とソース・ドレインをな
す拡散層５上とに形成される。
【００３２】図３（ａ）参照 ＣＶＤ法を使用して絶縁膜８を形成し、コンタクトホー
ル形成領域に開口を有するレジスト膜（図示せず）を形
成し、ＣＦ4 ガスとＣＨＦ3 ガスとの混合ガス等を使用
するドライエッチング法を使用して絶縁膜８をエッチン
グし、コンタクトホール９を形成する。
ル形成領域に開口を有するレジスト膜（図示せず）を形
成し、ＣＦ4 ガスとＣＨＦ3 ガスとの混合ガス等を使用
するドライエッチング法を使用して絶縁膜８をエッチン
グし、コンタクトホール９を形成する。
【００３３】この時、薄いシリサイド層７がオーバーエ
ッチングされてコンタクトホール９の底部から除去さ
れ、シリコン基板１が露出する。
ッチングされてコンタクトホール９の底部から除去さ
れ、シリコン基板１が露出する。
【００３４】図３（ｂ）参照 前処理装置を使用し、アルゴン等の不活性ガスプラズマ
を照射してコンタクトホール９内をクリーニングする。
なお、コンタクトホール９に露出しているシリコン基板
１に損傷を与えないようにするため、基板のバイアス電
圧を−５０Ｖ程度の低バイアスにすることが好ましい。
を照射してコンタクトホール９内をクリーニングする。
なお、コンタクトホール９に露出しているシリコン基板
１に損傷を与えないようにするため、基板のバイアス電
圧を−５０Ｖ程度の低バイアスにすることが好ましい。
【００３５】次に、スパッタ法を使用してコンタクトホ
ール９内を含むシリコン基板１上にチタン膜１０を２０
ｎｍ厚に形成する。
ール９内を含むシリコン基板１上にチタン膜１０を２０
ｎｍ厚に形成する。
【００３６】図３（ｃ）参照 窒素雰囲気中で、ランプアニール処理により６５０℃の
温度に９０秒間加熱し、コンタクトホール９の形成時に
シリサイド層７が除去されたコンタクトホール底部に新
たに第２のシリサイド層１１を形成する。
温度に９０秒間加熱し、コンタクトホール９の形成時に
シリサイド層７が除去されたコンタクトホール底部に新
たに第２のシリサイド層１１を形成する。
【００３７】図１参照 コンタクトホール９内を含むシリコン基板１上にアルミ
ニウム膜を形成し、このアルミニウム膜とチタン膜１０
とをパターニングして電極・配線１２を形成する。
ニウム膜を形成し、このアルミニウム膜とチタン膜１０
とをパターニングして電極・配線１２を形成する。
【００３８】第２例 第１例の図３（ａ）に示すコンタクトホール形成工程を
実施した後に、以下に示すイオン注入工程を追加する。
実施した後に、以下に示すイオン注入工程を追加する。
【００３９】図４（ａ）参照 拡散層がｎ型の場合には、ヒ素等のｎ型不純物をコンタ
クトホール９中にイオン注入する。この場合の注入イオ
ンの平均飛程は、次工程においてコンタクトホール９の
底部に形成される第２のシリサイド層１１の膜厚以上に
なるように選定する。この例においては５０ＫｅＶ程度
の注入エネルギーでイオン注入する。これにより、図に
示すように、コンタクトホール９の下部に、ソース・ド
レインをなす拡散層５より深く不純物拡散領域１３が形
成される。
クトホール９中にイオン注入する。この場合の注入イオ
ンの平均飛程は、次工程においてコンタクトホール９の
底部に形成される第２のシリサイド層１１の膜厚以上に
なるように選定する。この例においては５０ＫｅＶ程度
の注入エネルギーでイオン注入する。これにより、図に
示すように、コンタクトホール９の下部に、ソース・ド
レインをなす拡散層５より深く不純物拡散領域１３が形
成される。
【００４０】次に、窒素雰囲気中で、ランプアニールに
よって８００℃の温度で３０秒間の活性化アニール処理
を実施する。
よって８００℃の温度で３０秒間の活性化アニール処理
を実施する。
【００４１】図４（ｂ）参照 第１例の製造方法に上記のイオン注入工程を追加するこ
とによって、図４（ｂ）に示すように、コンタクトホー
ル９の底部に第２のシリサイド層１１を形成するために
シリコン基板１のシリコンが消費されても、その下部に
は不純物拡散領域１３が深く形成されているので、Ｐ／
Ｎ接合部が損傷を受けて接合リーク電流が発生するとい
うことは防止される。
とによって、図４（ｂ）に示すように、コンタクトホー
ル９の底部に第２のシリサイド層１１を形成するために
シリコン基板１のシリコンが消費されても、その下部に
は不純物拡散領域１３が深く形成されているので、Ｐ／
Ｎ接合部が損傷を受けて接合リーク電流が発生するとい
うことは防止される。
【００４２】第３例 第１例または第２例の製造方法において、コンタクトホ
ール９内にチタン膜１０を形成してシリサイド化すると
きのシリサイド化アニール（ランプアニール、６５０
℃、９０秒、窒素雰囲気中）工程をもってコンタクトホ
ール９内にイオン注入したときに実施する活性化アニー
ル（ランプアニール、８００℃、３０秒、窒素雰囲気
中）工程を兼ねるものとする。
ール９内にチタン膜１０を形成してシリサイド化すると
きのシリサイド化アニール（ランプアニール、６５０
℃、９０秒、窒素雰囲気中）工程をもってコンタクトホ
ール９内にイオン注入したときに実施する活性化アニー
ル（ランプアニール、８００℃、３０秒、窒素雰囲気
中）工程を兼ねるものとする。
【００４３】このようにすれば、アニール工程が一工程
少なくなり、工程が簡略化するという利点がある。
少なくなり、工程が簡略化するという利点がある。
【００４４】なお、この場合のアニール方法は、窒素雰
囲気中における８００℃、３０秒間のランプアニールと
する。この場合、チタンの耐熱性を向上するため、チタ
ン膜１０上に窒化チタン（ＴｉＮ）膜をキャップメタル
としてスパッタ法を使用して形成するとよい。
囲気中における８００℃、３０秒間のランプアニールと
する。この場合、チタンの耐熱性を向上するため、チタ
ン膜１０上に窒化チタン（ＴｉＮ）膜をキャップメタル
としてスパッタ法を使用して形成するとよい。
【００４５】以上、いずれの例においてもシリサイド膜
形成のための金属膜にチタンを使用したが、チタン以外
にコバルト、ニッケル、タングステン等を使用しても同
様の効果が得られることは云うまでもない。
形成のための金属膜にチタンを使用したが、チタン以外
にコバルト、ニッケル、タングステン等を使用しても同
様の効果が得られることは云うまでもない。
【００４６】また、いずれの例においても、ゲート絶縁
膜４・ゲート電極のサイドウォール絶縁膜１４・絶縁膜
８等の絶縁膜には、二酸化シリコン・窒化シリコン・酸
窒化シリコン等を使用することができる。
膜４・ゲート電極のサイドウォール絶縁膜１４・絶縁膜
８等の絶縁膜には、二酸化シリコン・窒化シリコン・酸
窒化シリコン等を使用することができる。
【００４７】
【発明の効果】以上説明したとおり、本発明に係る半導
体装置とその製造方法とにおいては、シリコン基板に形
成された拡散層のシート抵抗を低減するために拡散層上
に薄いシリサイド層を形成し、そのシリサイド層にコン
タクトする電極・配線を形成するためのコンタクトホー
ルをシリサイド層上に形成された絶縁膜に形成する場合
に、コンタクトホール底部のシリサイド層が薄いために
オーバーエッチングにより除去されても、コンタクトホ
ール底部に新たに第２のシリサイド層を形成することゝ
されているので、電極・配線とのコンタクト抵抗は低減
されることができる。
体装置とその製造方法とにおいては、シリコン基板に形
成された拡散層のシート抵抗を低減するために拡散層上
に薄いシリサイド層を形成し、そのシリサイド層にコン
タクトする電極・配線を形成するためのコンタクトホー
ルをシリサイド層上に形成された絶縁膜に形成する場合
に、コンタクトホール底部のシリサイド層が薄いために
オーバーエッチングにより除去されても、コンタクトホ
ール底部に新たに第２のシリサイド層を形成することゝ
されているので、電極・配線とのコンタクト抵抗は低減
されることができる。
【００４８】また、コンタクトホール底部に第２のシリ
サイド層を形成するのに先立ち、形成される第２のシリ
サイド層の厚さより深い飛程をもってコンタクトホール
に露出するシリコン基板に不純物をイオン注入してＰ／
Ｎ接合面を下げることによって、コンタクトホール底部
に第２のシリサイド層を形成するときにＰ／Ｎ接合部が
損傷を受けることがなくなり、接合リーク電流の発生を
抑制することができる。
サイド層を形成するのに先立ち、形成される第２のシリ
サイド層の厚さより深い飛程をもってコンタクトホール
に露出するシリコン基板に不純物をイオン注入してＰ／
Ｎ接合面を下げることによって、コンタクトホール底部
に第２のシリサイド層を形成するときにＰ／Ｎ接合部が
損傷を受けることがなくなり、接合リーク電流の発生を
抑制することができる。
【図１】本発明に係るＭＩＳＦＥＴの断面図である。
【図２】本発明に係るＭＩＳＦＥＴの製造工程図である
（第１実施例）。
（第１実施例）。
【図３】本発明に係るＭＩＳＦＥＴの製造工程図である
（第１実施例）。
（第１実施例）。
【図４】本発明に係るＭＩＳＦＥＴの製造工程図である
（第２実施例）。
（第２実施例）。
【図５】拡散層上に形成したシリサイド層の膜厚が厚い
場合のコンタクトホール部の断面図である。
場合のコンタクトホール部の断面図である。
【図６】拡散層上に形成したシリサイド層の膜厚が薄い
場合のコンタクトホール部の断面図である。
場合のコンタクトホール部の断面図である。
【図７】従来技術に係るＭＩＳＦＥＴの断面図である。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート電極 ４ ゲート酸化膜 ５ 拡散層（ソース・ドレイン） ６ 金属膜（チタン膜） ７ シリサイド層 ８ 絶縁膜 ９ コンタクトホール １０ 金属膜（チタン膜） １１ 第２のシリサイド層 １２ 電極・配線 １３ 不純物拡散領域 １４ サイドウォール絶縁膜
Claims (8)
- 【請求項１】 拡散層上に形成されたシリサイド層に接
触してオーミック電極が形成されてなる半導体装置にお
いて、 前記オーミック電極のためのコンタクト窓形成工程にお
けるオーバーエッチングにより前記シリサイド層が除去
されている領域に、第２のシリサイド層が形成されてな
り、該第２のシリサイド層に前記オーミック電極が接触
してなることを特徴とする半導体装置。 - 【請求項２】 前記オーミック電極は、電界効果トラン
ジスタのソース・ドレイン電極であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記第２のシリサイド層に対応して、深
い拡散層が形成されてなることを特徴とする請求項１ま
たは２記載の半導体装置。 - 【請求項４】 シリコン基板に形成された拡散層上にシ
リサイド層を形成し、該シリサイド層上に絶縁膜を形成
し、該絶縁膜にコンタクトホールを形成する工程を有す
る半導体装置の製造方法において、 前記コンタクトホールの形成工程に続けて、該コンタク
トホール内に金属膜を形成し、 アニールをなして、前記コンタクトホールの形成時に該
コンタクトホール内に露出した前記シリコン基板と前記
金属膜とを反応させて、前記コンタクトホールの底部に
第２のシリサイド層を形成する工程を有することを特徴
とする半導体装置の製造方法。 - 【請求項５】 前記拡散層は電界効果トランジスタのソ
ース・ドレインであることを特徴とする請求項４記載の
半導体装置の製造方法。 - 【請求項６】 コンタクトホール内に金属膜を形成する
工程に先立ち、前記コンタクトホール内に露出するシリ
コン基板に不純物をイオン注入して活性化し、第２のシ
リサイド層を形成するときに接合リークが発生すること
を抑制することを特徴とする請求項４または５記載の半
導体装置の製造方法。 - 【請求項７】 コンタクトホール内に金属膜を形成する
工程に先立ち、シリコン基板のバイアス電圧を低くして
前記コンタクトホールに不活性ガスプラズマを照射し、
該コンタクトホール内をクリーニングする工程を有する
ことを特徴とする請求項４、５、または、６記載の半導
体装置の製造方法。 - 【請求項８】 コンタクトホール内に露出するシリコン
基板に不純物をイオン注入して活性化するアニール工程
と、前記コンタクトホール内に形成した金属膜をシリサ
イド化して第２のシリサイド層を形成するときのアニー
ル工程とを兼ねて同時に実行することを特徴とする請求
項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14937594A JPH0817761A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14937594A JPH0817761A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0817761A true JPH0817761A (ja) | 1996-01-19 |
Family
ID=15473764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14937594A Withdrawn JPH0817761A (ja) | 1994-06-30 | 1994-06-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817761A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170785A (ja) * | 2000-12-04 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2006526893A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | サーマルバジェットを低減する接合およびケイ化物の形成 |
-
1994
- 1994-06-30 JP JP14937594A patent/JPH0817761A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002170785A (ja) * | 2000-12-04 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2006526893A (ja) * | 2003-06-03 | 2006-11-24 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | サーマルバジェットを低減する接合およびケイ化物の形成 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |