JPH0722338A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 簡単にトランジスタのソース、ドレイン領域
に単結晶シリコン膜を積み上げる。 【構成】 ＬＰＣＶＤ法により、大気中にさらさずに活
性領域１０７の酸化膜１０６を除去し、半導体基板１０
１表面を露出し、酸化膜上でアモルファスシリコン膜が
成長する条件で単結晶シリコン膜１０８をエピタキシャ
ル成長させる。 【効果】 比較的低温でかつ簡単にトランジスタのソー
ス、ドレイン領域に単結晶シリコン膜を形成することが
でき、トランジスタの短チャンネル効果を抑制すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関し、特にシリコンの選択エピタキシ
ャル成長技術と、該発明を応用したＭＯＳＦＥＴの構
造、及び製造方法に関する。

【０００２】

【従来の技術】ＬＳＩの縮小化に伴い、ＭＯＳＦＥＴの
ゲート長も、より短くする必要がある。しかし、従来の
ＬＤＤ（Lightly Doped Drain）構造のＭＯＳＦＥＴで
は、ソース、ドレイン領域と、半導体基板とのジャンク
ションが深く形成されるため、単チャンネル効果が起こ
り、ゲート長を短くできないと言う問題点が有る。ジャ
ンクション深さを浅く形成するため、イオン注入のエネ
ルギーを低くし、かつ、活性化アニールを低温化、もし
くは、高温急速加熱処理化することにより、従来構造の
ＬＤＤーＭＯＳＦＥＴで、より短いゲート長のトランジ
スタを実現する試みも盛んに行なわれているが、根本的
な解決には至っていない。

【０００３】そこで、ＭＯＳＦＥＴのチャンネル領域よ
り積み上がったソース、ドレイン領域を形成することに
より、実質的にジャンクションを浅く形成する技術が注
目を集めている。以下に、上記チャンネル領域より積み
上がったソース、ドレイン領域を有する構造のＭＯＳＦ
ＥＴ（積み上げ拡散層型トランジスタ）の従来例につい
て説明する。

【０００４】従来の積み上げ拡散層型トランジスタの製
造方法として、図１６（ａ）〜（ｂ）に示すような製造
方法がある。図１６（ａ）に示すように、所定の領域に
フィールド酸化膜１６０２を形成した半導体基板１６０
１上に、ゲート電極１６０３を形成する工程と、図１６
（ｂ）に示すように、活性領域上に選択的にシリコンを
エピタキシャル成長する事により、シリコン膜１６０４
を積み上げる工程を備えている（例えば、特開昭６１ー
１９６５７７「半導体装置」日本電気（株）酒井 勲
美）。

【０００５】また、図１７（ａ）〜（ｄ）に示すような
製造方法もある。

【０００６】図１７（ａ）に示すように、所定の領域に
フィールド酸化膜１７０２を形成した半導体基板１７０
１上に多結晶シリコン膜１７０３を堆積する行程と、図
１７（ｂ）に示すように、上記多結晶シリコン膜１７０
３上に酸化膜１７０４を形成した後、トランジスタのチ
ャンネル領域となる領域の上記酸化膜１７０４及び多結
晶シリコン膜１７０３をＲＩＥにより、シリコン基板が
露出するまでエッチングする行程と、図１７（ｃ）に示
すように、ゲート酸化膜１７０５、ゲート電極１７０６
を形成する行程を備えている。また、シリサイド化形成
技術として、ソースドレイン領域となる領域に不純物を
イオン注入法によりドーピングし、熱処理により活性化
した後、Ｔｉをスパッタし、ＲＴＡにより自己整合的に
ゲート電極及び、ソース、ドレイン領域をシリサイド化
する方法が一般的に行なわれている（例えば、M.Shimiz
u et al., Symposium on VLSI Technology Digest of
Tchnical Papers, p11 (1988)）。

【０００７】

【発明が解決しようとする課題】ところで、図１６の従
来の方法では、選択シリコンエピタキシャル成長装置に
於て、非常に大量の水素を使用するため、規模が大き
く、またコストも非常にかかる。また、このような、装
置で形成された積み上げ型のトランジスタ構造に関して
は、選択シリコンエピタキシャル成長装置の特性上、図
１６（ｂ）に示すようにゲート電極近傍に於て、エピタ
キシャル成長されたシリコンにファセットが発生し、エ
ピタキシャル成長されたシリコンの膜厚が薄くなる。上
記理由により、イオン注入にて形成されるソース、ドレ
イン領域は、チャンネル領域近傍にて深くなり、短チャ
ンネル効果の影響を受け、微細ゲート長のトランジスタ
の形成が困難となる。更に、堆積温度が高く（９００℃
〜１１００℃程度）、熱応力等により、ゲート電極近
傍、及び、フィールド酸化膜近傍に、結晶欠陥が生じ、
リーク電流が増大するという問題点がある。

【０００８】また、図１７の従来の方法では、前記トラ
ンジスタのチャンネル領域となる領域の酸化膜、及び多
結晶シリコン膜を、ＲＩＥによりシリコン基板が露出す
るまでエッチンングする工程に於いて、ＲＩＥにより、
シリコン基板がダメージを受けるため、トランジスタ特
性を悪化させるという問題点がある。また、積み上げら
れたソース、ドレイン領域に対して、自己整合的にゲー
ト電極を形成できないため、位置合わせが必要となり、
ゲート電極形状はＴ型形状と成り、ソース、ドレイン領
域形成のための不純物イオン注入時にゲート電極がマス
クとなり位置合わせ精度に依存した左右非対称のオフセ
ットが発生するという問題点がある。

【０００９】さらに、シリサイド化形成技術について
は、シリサイド化反応を行う前に（Ｔｉ金属を堆積する
前に）不純物拡散層を形成しているため、シリサイド化
反応の制御が困難となり、ＴｉＳｉ２ Ｃ５４結晶が安
定的に形成できず抵抗が高くなるという問題点がある。

【００１０】本発明は、上記問題点を解決することを目
的とするものである。

【００１１】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体基板上にシリコン膜を堆積する半導体装置の
製造方法において、上記半導体基板として単結晶シリコ
ン基板を用い、大気中にさらさないまま上記単結晶シリ
コン基板表面を露出してからＬＰＣＶＤ法により上記単
結晶シリコン基板表面が露出している活性領域に上記単
結晶シリコン基板表面の面方位を受け継いで単結晶シリ
コン膜をエピタキシャル成長させると共に、上記活性領
域以外の領域にアモルファスシリコン膜を堆積すること
を特徴とする半導体装置の製造方法である。

【００１２】請求項２に記載の本発明は、半導体基板上
にシリコン膜を堆積する半導体装置の製造方法におい
て、上記半導体基板として単結晶シリコン基板を用い、
大気中にさらさないまま上記単結晶シリコン基板表面を
露出してからＬＰＣＶＤ法により上記単結晶シリコン基
板表面が露出している活性領域に上記単結晶シリコン基
板の面方位を受け継いで単結晶シリコン膜をエピタキシ
ャル成長させると共に、上記活性領域以外の領域に多結
晶シリコン膜を堆積することを特徴とする半導体装置の
製造方法である。

【００１３】請求項３に記載の本発明は、半導体基板上
にシリコン膜を堆積する半導体装置の製造方法におい
て、上記半導体基板として単結晶シリコン基板を用い、
大気中にさらさないまま上記単結晶シリコン基板表面を
露出してからＬＰＣＶＤ法により上記単結晶シリコン基
板表面が露出している活性領域に上記単結晶シリコン基
板の面方位を受け継いで単結晶シリコン膜をエピタキシ
ャル成長させると共に、上記活性領域以外の領域にアモ
ルファスシリコン膜を堆積し、熱処理により上記活性領
域以外の領域に至るまで横方向に上記単結晶シリコン膜
をエピタキシャル成長させることを特徴とする半導体装
置の製造方法である。

【００１４】請求項４に記載の本発明は、半導体基板上
にシリコン膜を堆積する半導体装置の製造方法におい
て、上記半導体基板として単結晶シリコン基板を用い、
大気中にさらさないまま上記単結晶シリコン基板表面を
露出してからＬＰＣＶＤ法により上記単結晶シリコン基
板表面が露出している活性領域に上記単結晶シリコン基
板の面方位を受け継いで単結晶シリコン膜をエピタキシ
ャル成長させると共に、上記活性領域以外の領域に多結
晶シリコン膜を堆積し、熱処理により上記活性領域以外
の領域に至るまで横方向に上記単結晶シリコン膜をエピ
タキシャル成長させることを特徴とする半導体装置の製
造方法である。

【００１５】請求項５に記載の本発明は、請求項１、請
求項２、請求項３、または請求項４に記載の半導体装置
の製造方法において、上記単結晶シリコン膜を成長させ
た後に、不要なアモルファスシリコン膜または多結晶シ
リコン膜を選択的に除去することを特徴とする半導体装
置の製造方法である。

【００１６】請求項６に記載の本発明は、請求項１、請
求項２、請求項３、請求項４、または請求項５に記載の
半導体装置の製造方法から選択された製造方法を複数回
繰り返すことにより、上記単結晶シリコン膜をエピタキ
シャル成長させることを特徴とする半導体装置の製造方
法である。

【００１７】請求項７に記載の本発明は、ＭＯＳトラン
ジスタのゲート電極直下の単結晶シリコン基板表面より
ソース領域及びドレイン領域のシリコン表面が上方に形
成された半導体装置において、上記ソース領域及び上記
ドレイン領域が請求項１、請求項２、請求項３、請求項
４、請求項５、または請求項６に記載の半導体装置の製
造方法により形成された単結晶シリコン膜であることを
特徴とする半導体装置である。

【００１８】請求項８に記載の本発明は、ＭＯＳトラン
ジスタのゲート電極直下の単結晶シリコン基板表面より
ソース領域及びドレイン領域のシリコン表面が上方に形
成された半導体装置において、上記ソース領域及び上記
ドレイン領域が請求項１、請求項２、請求項３、請求項
４、請求項５、または請求項６に記載の半導体装置の製
造方法により形成された単結晶シリコン膜であり、少な
くともソース領域上及びドレイン領域上の上記単結晶シ
リコン膜上に高融点金属シリサイド膜を設けたことを特
徴とする半導体装置である。

【００１９】請求項９に記載の本発明は、単結晶シリコ
ン基板上に素子分離領域と活性領域を形成する工程と、
上記活性領域上にゲート絶縁膜及びゲート電極を形成す
る工程と、絶縁膜を形成してからエッチバックを行い、
少なくとも上記活性領域のソース領域及びドレイン領域
の上記単結晶シリコン基板表面を露出すると共に上記ゲ
ート電極側壁部に上記絶縁膜を形成する工程と、請求項
１、請求項２、請求項３、請求項４、請求項５、または
請求項６に記載の半導体装置の製造方法により上記ソー
ス領域及び上記ドレイン領域に単結晶シリコン膜を形成
する工程と、上記ソース領域及び上記ドレイン領域に上
記単結晶シリコン基板と逆導電型の不純物を注入して熱
処理により不純物を活性化する工程とを含むことを特徴
とする半導体装置の製造方法である。

【００２０】請求項１０に記載の本発明は、単結晶シリ
コン基板上に素子分離領域と活性領域を形成する工程
と、上記活性領域上にゲート絶縁膜及びゲート電極を形
成する工程と、絶縁膜を形成してからエッチバックを行
い、少なくとも上記活性領域のソース領域及びドレイン
領域の上記単結晶シリコン基板表面を露出すると共に上
記ゲート電極側壁部に上記絶縁膜を形成する工程と、請
求項１、請求項２、請求項３、請求項４、請求項５、ま
たは請求項６に記載の半導体装置の製造方法により上記
ソース領域及び上記ドレイン領域に単結晶シリコン膜を
形成する工程と、高融点金属膜を堆積する工程と、サリ
サイド工程により上記単結晶シリコン膜上に選択的に高
融点金属シリサイド膜を形成する工程と、上記ソース領
域及び上記ドレイン領域に上記単結晶シリコン基板と逆
導電型の不純物を注入して熱処理により不純物を活性化
する工程とを含むことを特徴とする半導体装置の製造方
法である。

【００２１】請求項１１に記載の本発明は、単結晶シリ
コン基板上に素子分離領域と活性領域を形成する工程
と、上記活性領域上にゲート絶縁膜及びゲート電極を形
成する工程と、絶縁膜を形成してからエッチバックを行
い、少なくとも上記活性領域のソース領域及びドレイン
領域の上記単結晶シリコン基板表面を露出すると共に上
記ゲート電極側壁部に上記絶縁膜を形成する工程と、請
求項１、請求項２、請求項３、請求項４、請求項５、ま
たは請求項６に記載の半導体装置の製造方法により上記
ソース領域及び上記ドレイン領域に単結晶シリコン膜を
形成する工程と、高融点金属膜を堆積する工程と、第１
の急速加熱処理により上記高融点金属膜を上記単結晶シ
リコン膜と反応させ高融点金属シリサイド膜を形成する
工程と、イオン注入法により半導体基板と逆導電型の不
純物を上記高融点金属シリサイド膜中に注入する工程
と、未反応の上記高融点金属膜をエッチング除去する工
程と、第２の急速加熱処理により上記高融点金属シリサ
イド膜を安定な結晶構造に変化させる工程とを含むこと
を特徴とする半導体装置の製造方法である。

【００２２】請求項１２に記載の本発明は、請求項９、
請求項１０、または請求項１１に記載の半導体装置の製
造方法において、上記絶縁膜は酸化膜、シリコン窒化膜
の順に形成されてなることを特徴とする半導体装置の製
造方法である。

【００２３】請求項１３に記載の本発明は、請求項９、
請求項１０、請求項１１、または請求項１２に記載の半
導体装置の製造方法において、少なくとも上記活性領域
のソース領域及びドレイン領域の上記単結晶シリコン基
板表面を露出する工程と単結晶シリコン膜を形成する工
程との間に窒素アニールを行うことにより結晶欠陥を回
復する工程が含まれることを特徴とする半導体装置の製
造方法である。

【００２４】請求項１４に記載の本発明は、請求項９、
請求項１０、請求項１１、または請求項１２に記載の半
導体装置の製造方法において、少なくとも上記活性領域
のソース領域及びドレイン領域の上記単結晶シリコン基
板表面を露出する工程と単結晶シリコン膜を形成する工
程との間に上記ソース領域及びドレイン領域を犠牲酸化
を行う工程と、該犠牲酸化により形成された酸化膜をエ
ッチング除去する工程とが含まれることを特徴とする半
導体装置の製造方法である。

【００２５】請求項１５に記載の本発明は、請求項１
０、または請求項１１に記載の半導体装置の製造方法に
おいて、高融点金属膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｚｒ、
Ｖ、Ｈｆである事を特徴とする半導体装置の製造方法で
ある。

【００２６】請求項１６に記載の本発明は、請求項１、
請求項２、請求項３、または請求項４に記載の半導体装
置の製造方法において、単結晶シリコン基板表面の酸化
膜を除去する前処理からアモルファスシリコン膜、多結
晶シリコン膜、エピタキシャル成長した単結晶シリコン
膜を堆積するまでの装置はクラスタ型シリコン膜堆積装
置であり、上記前処理からシリコン膜堆積まで大気開放
無しで窒素雰囲気中で行うことを特徴とする半導体装置
の製造方法である。

【００２７】

【作用】本発明により、シリコン単結晶基板の面方位を
受け継いでエピタキシャル成長することができ、トラン
ジスタのチャネル領域より積み上げられたソース、ドレ
イン領域を容易にかつ簡便に形成することができる。

【００２８】また、本発明により、形成されたトランジ
スタの短チャネル効果を抑制することができる。

【００２９】また、本発明により、ソース、ドレイン領
域を低温で形成できるため、結晶欠陥が生じにくく、リ
ーク電流の少ない半導体装置が得られる。

【００３０】また、本発明により、単結晶シリコン膜を
エピタキシャル成長する前に、窒素雰囲気でアニールを
行ったり、犠牲酸化を行ったりして製造工程で発生した
結晶欠陥やダメージの回復を行うため、エピタキシャル
成長を確実に行うことができる。

【００３１】また、本発明により、トランジスタのチャ
ネル領域より積み上げられたソース、ドレイン領域を形
成する単結晶シリコン膜の形成を複数のステップで行う
ため、横方向に充分に成長させることができる。その結
果、シリサイド工程等を容易に行うことができる。

【００３２】

【実施例】以下、本発明の半導体装置の製造方法を実施
例により詳細に説明する。

【００３３】第１の実施例 図１（ａ）〜（ｅ）は、本発明の第１の実施例の工程順
断面図である。まず、図１（ａ）に示すように、周知の
方法で、半導体基板１０１上にフィールド酸化膜１０
２、ゲート酸化膜１０３、上部が酸化膜１０４で覆われ
たゲート電極１０５を形成する。

【００３４】次に、図１（ｂ）に示すように、減圧化学
的気相成長法（ＬＰＣＶＤ）により、酸化膜１０６（本
実施例では、約３００Å）を堆積する。

【００３５】次に、図１（ｃ）に示すように、半導体基
板１０１の活性領域１０７が露出するまで上記酸化膜１
０６をＲＩＥ装置により、エッチバックする。このと
き、半導体基板に対するダメージが少ない条件でエッチ
ングを行なう。

【００３６】次に、図１（ｄ）に示すように、活性領域
１０７表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、活性領域１
０７上には、基板面方位を受け継いでエピタキシャル成
長した単結晶シリコン膜１０８、ゲート電極１０５及び
フィールド酸化膜１０２上には、アモルファスシリコン
膜１０９が堆積するような条件でシリコン膜を堆積する
（上記シリコン膜を堆積するため、ＬＰＣＶＤ装置は、
クラスタ型装置であり、ＨＦ処理から、シリコン膜堆積
までは、大気開放無しで行なっている。また、堆積温度
は、４００℃〜５５０℃の範囲で行なっている）。

【００３７】次に、図１（ｅ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、上記アモルファス
シリコン膜を選択的にエッチングし、単結晶シリコン膜
１０８を選択的に活性領域（後のソース、ドレイン領
域）上に積み上げる。後は、周知の方法で、ＭＯＳＦＥ
Ｔを形成する。

【００３８】本実施例では、エッチングの選択性がより
大きい単結晶シリコンと、アモルファスシリコンを堆積
しているが、これに限るものではない。堆積温度を、５
５０℃〜７５０℃の範囲で行ない、活性領域１０７上に
は、エピタキシャル成長した単結晶シリコン膜１０８、
ゲート電極１０５及びフィールド酸化膜１０２上には、
多結晶シリコン膜を堆積してもよい。なお、上述した不
要なアモルファスシリコン膜の選択的除去時、あるいは
不要な多結晶シリコン膜の選択的除去時に超音波を印加
した状態のエッチング液中でエッチングする方が除去効
率がよく、以下の実施例でも同様である。

【００３９】また、本実施例では、図１（ｂ）に示すよ
うに、減圧化学的気相成長法（ＬＰＣＶＤ）により、酸
化膜１０６（本実施例では、約３００Å）を堆積してい
るが、酸化膜に限るものではない。上記酸化膜１０６の
替りに、シリコン窒化膜を使用してもよい。

【００４０】第２の実施例 図２（ａ）〜（ｅ）は、本発明の第２の実施例の工程順
断面図である。まず、図２（ａ）に示すように、周知の
方法で、半導体基板２０１上にフィールド酸化膜２０
２、ゲート酸化膜２０３、多結晶シリコンよりなるゲー
ト電極２０４を形成する。

【００４１】次に、図２（ｂ）に示すように、減圧化学
的気相成長法（ＬＰＣＶＤ）により、酸化膜２０５（本
実施例では、約３００Å）を堆積する。

【００４２】次に、図２（ｃ）に示すように、半導体基
板２０１の活性領域２０６が露出するまで上記酸化膜２
０５をＲＩＥ装置により、エッチバックする。このと
き、半導体基板に対するダメージが少ない条件でエッチ
ングを行なう。

【００４３】次に、図２（ｄ）に示すように、活性領域
２０６表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、活性領域２
０６上には、基板面方位を受け継いでエピタキシャル成
長した単結晶シリコン膜２０７、ゲート電極２０４及び
フィールド酸化膜２０２上には、アモルファスシリコン
膜２０８が堆積するような条件でシリコン膜を堆積する
（上記シリコン膜を堆積するため、ＬＰＣＶＤ装置は、
クラスタ型装置であり、ＨＦ処理から、シリコン膜堆積
までは、大気開放無しで行なっている。また、堆積温度
は、４００℃〜５５０℃の範囲で行なっている）。

【００４４】次に、図２（ｅ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、上記アモルファス
シリコン膜を選択的にエッチングし、単結晶シリコン膜
２０７を選択的に活性領域（後のソース、ドレイン領
域）上に積み上げる。このとき、結果的にゲート電極表
面も若干エッチングされる。後は、周知の方法で、ＭＯ
ＳＦＥＴを形成する。

【００４５】本実施例では、エッチングの選択性がより
大きい単結晶シリコンと、アモルファスシリコンを堆積
しているが、これに限るものではない。堆積温度を、５
５０℃〜７５０℃の範囲で行ない、活性領域２０６上に
は、エピタキシャル成長した単結晶シリコン膜２０７、
ゲート電極２０４及びフィールド酸化膜２０２上には、
多結晶シリコン膜を堆積してもよい。

【００４６】また、本実施例では、図２（ｂ）に示すよ
うに、減圧化学的気相成長法（ＬＰＣＶＤ）により、酸
化膜２０５（本実施例では、約３００Å）を堆積してい
るが、酸化膜に限るものではない。上記酸化膜２０５の
替りに、シリコン窒化膜を使用してもよい。

【００４７】本実施例では、ゲート電極表面の多結晶シ
リコンが露出しており、かつ、ゲート電極側壁にゲート
電極側壁酸化膜のつのが形成されるため、サリサイドＭ
ＯＳＦＥＴを形成する場合ゲート電極までシリサイド化
された構造を容易に形成することが可能となる。

【００４８】第３の実施例 図３（ａ）〜（ｄ）は、本発明の第３の実施例の工程順
断面図である。まず、図３（ａ）に示すように、第１の
実施例と同様の工程を経て、半導体基板３０１上にフィ
ールド酸化膜３０２、ゲート酸化膜３０３、上部、及び
側壁部が酸化膜３０４で覆われたゲート電極３０５を形
成する。

【００４９】次に、図３（ｂ）に示すように、活性領域
３０６表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、活性領域３
０６上には、基板面方位を受け継いでエピタキシャル成
長した単結晶シリコン膜３０７、ゲート電極３０５及び
フィールド酸化膜３０２上には、アモルファスシリコン
膜３０８が堆積するような条件でシリコン膜を堆積する
（上記シリコン膜を堆積するため、ＬＰＣＶＤ装置は、
クラスタ型装置であり、ＨＦ処理から、シリコン膜堆積
までは、大気開放無しで行なっている。また、堆積温度
は、４００℃〜５５０℃の範囲で行なっている）。

【００５０】次に、図３（ｃ）に示すように、熱処理に
より、横方向に（フィールド酸化膜上にオーバーラップ
するまで、または、ゲート電極上にオーバーラップする
まで）固層エピタキシャル成長を行なう。このときゲー
ト電極３０５及びフィールド酸化膜３０２上のアモルフ
ァスシリコン膜３０８は、多結晶シリコン膜３０９に変
質する（本実施例では、熱処理を６００℃２４時間行な
っている）。

【００５１】次に、図３（ｄ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、上記多結晶シリコ
ン膜３０９を選択的にエッチングし、単結晶シリコン膜
３０７を選択的に活性領域（後のソース、ドレイン領
域）上に積み上げる。後は、周知の方法で、ＭＯＳＦＥ
Ｔを形成する。本実施例では、熱処理を６００℃２４時
間行なっているが、この条件に限るものではない。

【００５２】また、本実施例では、図３（ｂ）に示すよ
うに、活性領域３０６上には、基板面方位を受け継いで
エピタキシャル成長した単結晶シリコン膜３０７、ゲー
ト電極３０５及びフィールド酸化膜３０２上には、アモ
ルファスシリコン膜３０８が堆積するような条件でシリ
コン膜を堆積しているが、フィールド酸化膜３０２上に
は、多結晶シリコン膜が堆積するような条件でシリコン
膜を堆積してもよい。この場合、図３（ｃ）に示すよう
な、横方向に（フィールド酸化膜上にオーバーラップす
るまで、または、ゲート電極上にオーバーラップするま
で）固層エピタキシャル成長を行なう為の熱処理は、ア
モルファスシリコン堆積時よりも高温にて行なう必要が
有る。（例えば、１１００℃で窒素雰囲気中で、２０秒
程度の急速加熱処理） 第４の実施例 図４（ａ）〜（ｄ）は、本発明の第４の実施例の工程順
断面図である。まず、図４（ａ）に示すように、第２の
実施例と同様の工程を経て、半導体基板４０１上にフィ
ールド酸化膜４０２、ゲート酸化膜４０３、側壁部が酸
化膜４０４で覆われた多結晶シリコンよりなるゲート電
極４０５を形成する。

【００５３】次に、図４（ｂ）に示すように、活性領域
４０６表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、活性領域４
０６上には、基板面方位を受け継いでエピタキシャル成
長した単結晶シリコン膜４０７、ゲート電極４０５及び
フィールド酸化膜４０２上には、アモルファスシリコン
膜４０８が堆積するような条件でシリコン膜を堆積する
（上記シリコン膜を堆積するため、ＬＰＣＶＤ装置は、
クラスタ型装置であり、ＨＦ処理から、シリコン膜堆積
までは、大気開放無しで行なっている。また、堆積温度
は、４００℃〜５５０℃の範囲で行なっている）。

【００５４】次に、酸化膜上にオーバーラップするま
で、または、ゲート電極上にオーバーラップするまで）
固層エピタキシャル成長を行なう。このときゲート電極
４０５及びフィールド酸化膜４０２上のアモルファスシ
リコン膜４０８は、多結晶シリコン膜４０９に変質す
る。（本実施例では、熱処理を６００℃２４時間行なっ
ている。）次に、図４（ｄ）に示すように、フッ酸と、
硝酸と、酢酸の混合溶液により、上記多結晶シリコン膜
４０９を選択的にエッチングし、単結晶シリコン膜４０
７を選択的に活性領域（後のソース、ドレイン領域）上
に積み上げる。このとき、結果的にゲート電極表面も若
干エッチングされる。後は、周知の方法で、ＭＯＳＦＥ
Ｔを形成する。本実施例では、熱処理を６００℃２４時
間行なっているが、この条件に限るものではない。

【００５５】また、本実施例では、図４（ｂ）に示すよ
うに、活性領域４０６上には、基板面方位を受け継いで
エピタキシャル成長した単結晶シリコン膜４０７、ゲー
ト電極４０５及びフィールド酸化膜４０２上には、アモ
ルファスシリコン膜４０８が堆積するような条件でシリ
コン膜を堆積しているが、フィールド酸化膜４０２上に
は、多結晶シリコン膜が堆積するような条件でシリコン
膜を堆積してもよい。この場合、図４（ｃ）に示すよう
な、横方向に（フィールド酸化膜上にオーバーラップす
るまで、または、ゲート電極上にオーバーラップするま
で）固層エピタキシャル成長を行なう為の熱処理は、ア
モルファスシリコン堆積時よりも高温にて行なう必要が
有る。（例えば、１１００℃ で窒素雰囲気中で、２０
秒程度の急速加熱処理）本実施例では、ゲート電極表面
の多結晶シリコンが露出しており、かつ、ゲート電極側
壁にゲート電極側壁酸化膜のつのが形成されるため、サ
リサイドＭＯＳＦＥＴを形成する場合ゲート電極までシ
リサイド化された構造を容易に形成することが可能とな
る。

【００５６】第５の実施例 図５（ａ）〜（ｄ）は、本発明の第５の実施例の工程順
断面図である。まず、図５（ａ）に示すように、第１の
実施例と同様の工程を経て、半導体基板５０１上にフィ
ールド酸化膜５０２、ゲート酸化膜５０３、上部、及び
側壁部が酸化膜５０４で覆われたゲート電極５０５を形
成する。

【００５７】次に、図５（ｂ）に示すように、活性領域
５０６表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、アモルファ
スシリコン膜５０７を堆積する（アモルファスシリコン
膜５０７と、半導体基板５０１との界面の酸素を極力排
除するため、上記アモルファスシリコン膜５０７を堆積
するための、ＬＰＣＶＤ装置は、クラスタ型装置であ
り、ＨＦ処理から、シリコン膜堆積までは、大気開放無
しで行なっている。また、堆積温度は、４００℃〜５５
０℃の範囲で行なっている）。

【００５８】次に、図５（ｃ）に示すように、熱処理に
より、活性領域５０６上では、基板面方位を受け継が
せ、固層エピタキシャル成長により、単結晶シリコン膜
５０８、に上記アモルファスシリコン膜５０７を変化さ
せると同時に、横方向に（フィールド酸化膜上にオーバ
ーラップするまで、または、ゲート電極上にオーバーラ
ップするまで）固層エピタキシャル成長させる。このと
きゲート電極５０５及びフィールド酸化膜５０２上のア
モルファスシリコン膜５０７は、多結晶シリコン膜５０
９に変質する。（本実施例では、熱処理を６００℃２４
時間行なっている。）次に、図５（ｄ）に示すように、
フッ酸と、硝酸と、酢酸の混合溶液により、上記多結晶
シリコン膜５０９を選択的にエッチングし、単結晶シリ
コン膜５０８を選択的に活性領域（後のソース、ドレイ
ン領域）上に積み上げる。後は、周知の方法で、ＭＯＳ
ＦＥＴを形成する。本実施例では、熱処理を６００℃２
４時間行なっているが、この条件に限るものではない。

【００５９】また、本実施例では、図５（ｂ）に示すよ
うに、アモルファスシリコン膜５０７を堆積している
が、多結晶シリコン膜を堆積してもよい。この場合、図
５（ｃ）に示すような、活性領域５０６上では、基板面
方位を受け継がせ、固層エピタキシャル成長により、単
結晶シリコン膜に多結晶シリコン膜を変化させると同時
に、横方向に固層エピタキシャル成長させる為の熱処理
は、アモルファスシリコン堆積時よりも高温にて行なう
必要が有る。（例えば、１１００℃ で窒素雰囲気中
で、２０秒程度の急速加熱処理） 第６の実施例 図６（ａ）〜（ｄ）は、本発明の第６の実施例の工程順
断面図である。まず、図６（ａ）に示すように、第２の
実施例と同様の工程を経て、半導体基板６０１上にフィ
ールド酸化膜６０２、ゲート酸化膜６０３、側壁部が酸
化膜６０４で覆われた多結晶シリコンよりなるゲート電
極６０５を形成する。

【００６０】次に、図６（ｂ）に示すように、活性領域
６０６表面の清浄化及びダメージ回復を行なうため、ア
ッシング処理、洗浄、アンモニア過水処理、ＨＦ処理を
順次行なった後に、ＬＰＣＶＤ装置により、アモルファ
スシリコン膜６０７を堆積する（アモルファスシリコン
膜６０７と、半導体基板６０１との界面の酸素を極力排
除するため、上記アモルファスシリコン膜６０７を堆積
するための、ＬＰＣＶＤ装置は、クラスタ型装置であ
り、ＨＦ処理から、シリコン膜堆積までは、大気開放無
しで行なっている。また、堆積温度は、４００℃〜５５
０℃の範囲で行なっている）。

【００６１】次に、図６（ｃ）に示すように、熱処理に
より、活性領域６０６上では、基板面方位を受け継が
せ、固層エピタキシャル成長により、単結晶シリコン膜
６０８、に上記アモルファスシリコン膜６０７を変化さ
せると同時に、横方向に（フィールド酸化膜上にオーバ
ーラップするまで、または、ゲート電極上にオーバーラ
ップするまで）固層エピタキシャル成長させる。このと
きゲート電極６０５及びフィールド酸化膜６０２上のア
モルファスシリコン膜６０７は、多結晶シリコン膜６０
９に変質する。（本実施例では、熱処理を６００℃２４
時間行なっている。）次に、図６（ｄ）に示すように、
フッ酸と、硝酸と、酢酸の混合溶液により、上記多結晶
シリコン膜６０９を選択的にエッチングし、単結晶シリ
コン膜６０８を選択的に活性領域（後のソース、ドレイ
ン領域）上に積み上げる。このとき、結果的にゲート電
極表面も若干エッチングされる。後は、周知の方法で、
ＭＯＳＦＥＴを形成する。本実施例では、熱処理を６０
０℃２４時間行なっているが、この条件に限るものでは
ない。

【００６２】また、本実施例では、図６（ｂ）に示すよ
うに、アモルファスシリコン膜６０７を堆積している
が、多結晶シリコン膜を堆積してもよい。この場合、第
６図（ｃ）に示すような、活性領域６０６上では、基板
面方位を受け継がせ、固層エピタキシャル成長により、
単結晶シリコン膜に多結晶シリコン膜を変化させると同
時に、横方向に固層エピタキシャル成長させる為の熱処
理は、アモルファスシリコン堆積時よりも高温にて行な
う必要が有る。（例えば、１１００℃ で窒素雰囲気中
で、２０秒程度の急速加熱処理）本実施例では、ゲート
電極表面の多結晶シリコンが露出しており、かつ、ゲー
ト電極側壁部に酸化膜が形成されるため、サリサイドＭ
ＯＳＦＥＴを形成する場合ゲート電極までシリサイド化
された構造を容易に形成することが可能となる。

【００６３】第７の実施例 図７（ａ）〜（ｄ）は、本発明の第７の実施例の工程順
断面図である。まず、図７（ａ）に示すように、第１の
実施例と同様の工程を経て、半導体基板７０１上にフィ
ールド酸化膜７０２、ゲート酸化膜７０３、上部、及び
側壁部が酸化膜７０４で覆われたゲート電極７０５を形
成する。

【００６４】次に、図７（ｂ）に示すように、第３或
は、第５の実施例の方法で、活性領域７０６上では、基
板面方位を受け継いでエピタキシャル成長した、フィー
ルド酸化膜上までオーバーラップした、或は、ゲート電
極上にオーバーラップした、単結晶シリコン膜７０７
を、ゲート電極７０５及びフィールド酸化膜７０２上に
は、多結晶シリコン膜７０８を形成する。

【００６５】次に、図７（ｃ）に示すように、第１の実
施例の方法で、単結晶シリコン膜７０７上には、単結晶
シリコン膜の面方位を受け継いでエピタキシャル成長し
た単結晶シリコン膜７０９、多結晶シリコン膜７０８上
には、アモルファスシリコン膜７１０が堆積するような
条件でシリコン膜を堆積する（本実施例では、単結晶シ
リコン膜と、アモルファスシリコン膜を堆積している
が、これに限るものではない。単結晶シリコン膜７０７
上には、エピタキシャル成長した単結晶シリコン膜、多
結晶シリコン膜７０８上には、多結晶シリコン膜を堆積
してもよい）。

【００６６】次に、図７（ｄ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、上記アモルファス
シリコン膜７１０、及び、多結晶シリコン膜７０８を選
択的にエッチングし、単結晶シリコン膜７０９、７０７
を選択的に活性領域（後のソース、ドレイン領域）上に
積み上げる。後は、周知の方法で、ＭＯＳＦＥＴを形成
する。

【００６７】第８の実施例 図８（ａ）〜（ｄ）は、本発明の第８の実施例の工程順
断面図である。まず、図８（ａ）に示すように、第２の
実施例と同様の工程を経て、半導体基板８０１上にフィ
ールド酸化膜８０２、ゲート酸化膜８０３、側壁部が酸
化膜８０４で覆われた多結晶シリコンよりなるゲート電
極８０５を形成する。

【００６８】次に、図８（ｂ）に示すように、第４或
は、第６の実施例の方法で、活性領域８０６上では、基
板面方位を受け継いでエピタキシャル成長した、フィー
ルド酸化膜上までオーバーラップした、或は、ゲート電
極上にオーバーラップした、単結晶シリコン膜８０７
を、ゲート電極８０５及びフィールド酸化膜８０２上に
は、多結晶シリコン膜８０８を形成する。

【００６９】次に、図８（ｃ）に示すように、第２の実
施例の方法で、単結晶シリコン膜８０７上には、単結晶
シリコン膜の面方位を受け継いでエピタキシャル成長し
た単結晶シリコン膜８０９、多結晶シリコン膜８０８上
には、アモルファスシリコン膜８１０が堆積するような
条件でシリコン膜を堆積する（本実施例では、単結晶シ
リコン膜と、アモルファスシリコン膜を堆積している
が、これに限るものではない。単結晶シリコン膜８０７
上には、エピタキシャル成長した単結晶シリコン膜、多
結晶シリコン膜８０８上には、多結晶シリコン膜を堆積
してもよい）。

【００７０】次に、図８（ｄ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、上記アモルファス
シリコン膜８１０、及び、多結晶シリコン膜８０８を選
択的にエッチングし、単結晶シリコン膜８０９、８０７
を選択的に活性領域（後のソース、ドレイン領域）上に
積み上げる。このとき、結果的にゲート電極表面も若干
エッチングされる。後は、周知の方法で、ＭＯＳＦＥＴ
を形成する。

【００７１】本実施例では、ゲート電極表面の多結晶シ
リコンが露出しており、かつ、ゲート電極側壁にゲート
電極側壁酸化膜のつのが形成されるため、サリサイドＭ
ＯＳＦＥＴを形成する場合ゲート電極までシリサイド化
された構造を容易に形成することが可能となる。

【００７２】第９の実施例 図９（ａ）〜（ｄ）は、本発明の第９の実施例の工程順
断面図である。まず、図９（ａ）に示すように、第１の
実施例と同様の工程を経て、半導体基板９０１上にフィ
ールド酸化膜９０２、ゲート酸化膜９０３、上部、及び
側壁部が酸化膜９０４で覆われたゲート電極９０５を形
成する。

【００７３】次に、図９（ｂ）に示すように、第３或
は、第５の実施例の方法で、活性領域９０６上では、基
板面方位を受け継いでエピタキシャル成長した、フィー
ルド酸化膜上までオーバーラップした、或は、ゲート電
極上にオーバーラップした、単結晶シリコン膜９０７
を、ゲート電極９０５及びフィールド酸化膜９０２上に
は、多結晶シリコン膜９０８を形成する。

【００７４】次に、図９（ｃ）に示すように、第３或
は、第５の実施例の方法で、単結晶シリコン膜９０７上
には、単結晶シリコン膜の面方位を受け継いで縦方向、
及び、横方向にエピタキシャル成長した単結晶シリコン
膜９０９、多結晶シリコン膜９０８上には、多結晶シリ
コン膜９１０を形成する。

【００７５】次に、図９（ｄ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、多結晶シリコン膜
９１０、９０８を選択的にエッチングし、単結晶シリコ
ン膜９０９、９０７を選択的に活性領域（後のソース、
ドレイン領域）上に積み上げる。後は、周知の方法で、
ＭＯＳＦＥＴを形成する。

【００７６】第１０の実施例 図１０（ａ）〜（ｄ）は、本発明の第１０の実施例の工
程順断面図である。まず、図１０（ａ）に示すように、
第２の実施例と同様の工程を経て、半導体基板１００１
上にフィールド酸化膜１００２、ゲート酸化膜１００
３、側壁部が酸化膜１００４で覆われた多結晶シリコン
よりなるゲート電極１００５を形成する。

【００７７】次に、図１０（ｂ）に示すように、第４或
は、第６の実施例の方法で、活性領域１００６上では、
基板面方位を受け継いでエピタキシャル成長した、フィ
ールド酸化膜上までオーバーラップした、或は、ゲート
電極上にオーバーラップした、単結晶シリコン膜１００
７を、ゲート電極１００５及びフィールド酸化膜１００
２上には、多結晶シリコン膜１００８を形成する。

【００７８】次に、図１０（ｃ）に示すように、第４或
は、第６の実施例の方法で、単結晶シリコン膜１００７
上には、単結晶シリコン膜の面方位を受け継いで縦方
向、及び、横方向にエピタキシャル成長した単結晶シリ
コン膜１００９、多結晶シリコン膜１００８上には、多
結晶シリコン膜１０１０を形成する。

【００７９】次に、図１０（ｄ）に示すように、フッ酸
と、硝酸と、酢酸の混合溶液により、多結晶シリコン膜
１０１０、１００８を選択的にエッチングし、単結晶シ
リコン膜１００９、１００７を選択的に活性領域（後の
ソース、ドレイン領域）上に積み上げる。このとき、結
果的にゲート電極表面も若干エッチングされる。後は、
周知の方法で、ＭＯＳＦＥＴを形成する。

【００８０】本実施例では、ゲート電極表面の多結晶シ
リコンが露出しており、かつ、ゲート電極側壁にゲート
電極側壁酸化膜のつのが形成されるため、シリサイドＭ
ＯＳＦＥＴを形成する場合ゲート電極までシリサイド化
された構造を容易に形成することが可能となる。

【００８１】第１１の実施例 第１から１０の実施例に於て、ゲート電極側壁に酸化膜
を形成するため、エッチバックを行なっているが、本実
施例では、エッチバック後の半導体基板に対するダメー
ジを除去する実施例について記述する。

【００８２】まず、ゲート電極側壁に酸化膜を形成する
ため、エッチバックを行なった後、アッシング処理、洗
浄、アンモニア過水処理、を行なう。

【００８３】次に、窒素雰囲気中で、アニール処理を行
なう。（本実施例では、８５０℃、６０分行なった。）
上記アニール処理により、ダメージを受けた活性領域表
面の結晶性を回復することができる。

【００８４】あとは、第１から１０の実施例に従って、
単結晶シリコン膜を選択的に活性領域（後のソース、ド
レイン領域）上に積み上げる。

【００８５】第１２の実施例 第１から１０の実施例に於て、ゲート電極側壁に酸化膜
を形成するため、エッチバックを行なっているが、本実
施例では、エッチバック後の半導体基板に対するダメー
ジを除去する実施例について記述する。

【００８６】まず、ゲート電極側壁に酸化膜を形成する
ため、エッチバックを行なった後、アッシング処理、洗
浄、アンモニア過水処理、を行なう。

【００８７】次に、１００Å程度犠牲酸化し、活性領域
表面のダメージ層を酸化膜に変化させる。

【００８８】次に、上記酸化膜をエッチング除去し、あ
とは、第１から１０の実施例に従って、単結晶シリコン
膜を選択的に活性領域（後のソース、ドレイン領域）上
に積み上げる。

【００８９】第１３の実施例 図１１（ａ）〜（ｄ）は、本発明の第１３の実施例の工
程順断面図である。まず、図１１（ａ）に示すように、
周知の方法で、半導体基板１１０１上にフィールド酸化
膜１１０２、ゲート酸化膜１１０３、上部が酸化膜１１
０４で覆われたゲート電極１１０５を形成する。

【００９０】次に、図１１（ｂ）に示すように、減圧化
学的気相成長法（ＬＰＣＶＤ）により、酸化膜１１０６
（本実施例では、約１００Å）、シリコン窒化膜１１０
７（本実施例では、約２００Å）を順次堆積する。

【００９１】次に、図１１（ｃ）に示すように、ゲート
電極１１０５、及び半導体基板１１０１の活性領域１１
０８上の酸化膜１１０６が露出するまで上記シリコン窒
化膜１１０７をエッチバックした後、上記ゲート電極１
１０５側壁に残った、シリコン窒化膜１１０７をマスク
として、上記酸化膜１１０６を半導体基板１１０１の活
性領域１１０８が露出するまで、ＨＦを基本とする溶液
にてエッチング除去する。このとき、半導体基板に対す
るダメージが少ない条件で上記シリコン窒化膜１１０７
のエッチバックを行なう。次に、上記ＲＩＥによりダメ
ージを受けた活性領域１１０８表面を、１００Å程度犠
牲酸化し、活性領域１１０８のダメージ層を酸化膜１１
０９に変化させる。

【００９２】次に、図１１（ｄ）に示すように、上記酸
化膜１１０９をエッチング除去し、第１もしくは、第３
もしくは、第５もしくは、第７もしくは、第９の実施例
の方法により、単結晶シリコン膜１１１０を選択的に活
性領域（後のソース、ドレイン領域）上に積み上げる。
後は、周知の方法で、ＭＯＳＦＥＴを形成する。

【００９３】本実施例では、ゲート電極側壁にシリコン
窒化膜を形成しているため、犠牲酸化を行なっても、ゲ
ート酸化膜にバーズビークが形成されることが無いとい
う利点が有る。

【００９４】また、活性領域１１０８表面が直接ＲＩＥ
にさらされないため、半導体基板に対するダメージが少
ないと言う利点が有る。

【００９５】第１４の実施例 図１２（ａ）〜（ｄ）は、本発明の第１４の実施例の工
程順断面図である。まず、図１２（ａ）に示すように、
周知の方法で、半導体基板１２０１上にフィールド酸化
膜１２０２、ゲート酸化膜１２０３、上部が酸化膜１２
０４で覆われたゲート電極１２０５を形成する。

【００９６】次に、図１２（ｂ）に示すように、減圧化
学的気相成長法（ＬＰＣＶＤ）により、酸化膜１２０６
（本実施例では、約１００Å）、シリコン窒化膜１２０
７（本実施例では、約２００Å）を順次堆積する。

【００９７】次に、図１２（ｃ）に示すように、ゲート
電極１２０５、及び半導体基板１２０１の活性領域１２
０８上の酸化膜１２０６が露出するまで上記シリコン窒
化膜１２０７をエッチバックした後、上記ゲート電極１
２０５側壁に残った、シリコン窒化膜１２０７をマスク
として、上記酸化膜１２０６を半導体基板１２０１の活
性領域１２０８が露出するまで、ＨＦを基本とする溶液
にてエッチング除去する。このとき、半導体基板に対す
るダメージが少ない条件で上記シリコン窒化膜１２０７
のエッチバックを行なう。次に、上記ＲＩＥによりダメ
ージを受けた活性領域１２０８表面を、１００Å程度犠
牲酸化し、活性領域１２０８のダメージ層を酸化膜１２
０９に変化させる。

【００９８】次に、図１２（ｄ）に示すように、上記酸
化膜１２０９をエッチング除去し、第２もしくは、第４
もしくは、第６もしくは、第８もしくは、第１０の実施
例の方法により、単結晶シリコン膜１２１０を選択的に
活性領域（後のソース、ドレイン領域）上に積み上げた
後、上記ゲート電極上の酸化膜１２０４を、シリコン窒
化膜１２０７をマスクとして、ＨＦを基本とする溶液に
てエッチング除去する。後は、周知の方法で、ＭＯＳＦ
ＥＴを形成する。

【００９９】本実施例では、ゲート電極側壁にシリコン
窒化膜を形成しているため、犠牲酸化を行なっても、ゲ
ート酸化膜にバーズビークが形成されることが無いとい
う利点が有る。

【０１００】また、活性領域１２０８表面が直接ＲＩＥ
にさらされないため、半導体基板に対するダメージが少
ないと言う利点が有る。

【０１０１】また、本実施例では、ゲート電極表面の多
結晶シリコンが露出しており、かつ、ゲート電極側壁に
ゲート電極側壁酸化膜のつのが形成されるため、サリサ
イドＭＯＳＦＥＴを形成する場合ゲート電極までシリサ
イド化された構造を容易に形成することが可能となる。

【０１０２】また、第１もしくは、第３もしくは、第５
もしくは、第７もしくは、第９の実施例の方法において
も、ゲート電極側壁酸化膜を、シリコン窒化膜に変更す
ることにより、本実施例と同じ様に、ゲート電極表面の
多結晶シリコンを露出させることが可能となる。

【０１０３】第１５の実施例 図１３（ａ）〜（ｄ）は、本発明の第１５の実施例の工
程順断面図である。まず、図１３（ａ）に示すように、
周知の方法で、半導体基板１３０１上にフィールド酸化
膜１３０２、ゲート酸化膜１３０３、多結晶シリコンよ
りなるゲート電極１３０４を形成する。

【０１０４】次に、図１３（ｂ）に示すように、減圧化
学的気相成長法（ＬＰＣＶＤ）により、酸化膜１３０５
（本実施例では、約１００Å）、シリコン窒化膜１３０
６（本実施例では、約２００Å）を順次堆積する。

【０１０５】次に、図１３（ｃ）に示すように、ゲート
電極１３０４、及び半導体基板１３０１の活性領域１３
０７上の酸化膜１３０５が露出するまで上記シリコン窒
化膜１３０６をエッチバックした後、上記ゲート電極１
３０４側壁に残った、シリコン窒化膜１３０６をマスク
として、上記酸化膜１３０５を半導体基板１３０１の活
性領域１３０７が露出するまで、ＨＦを基本とする溶液
にてエッチング除去する。このとき、半導体基板に対す
るダメージが少ない条件で上記シリコン窒化膜１３０６
のエッチバックを行なう。次に、上記ＲＩＥによりダメ
ージを受けた活性領域１３０７表面を、１００Å程度犠
牲酸化し、活性領域１３０７のダメージ層を酸化膜１３
０８に変化させる。このとき、結果として、ゲート電極
上にも酸化膜１３０９が形成される。

【０１０６】次に、図１３（ｄ）に示すように、上記酸
化膜１３０８、１３０９をエッチング除去し、第２もし
くは、第４もしくは、第６もしくは、第８もしくは、第
１０の実施例の方法により、単結晶シリコン膜１３１０
を選択的に活性領域（後のソース、ドレイン領域）上に
積み上げる。後は、周知の方法で、ＭＯＳＦＥＴを形成
する。

【０１０７】本実施例では、ゲート電極側壁にシリコン
窒化膜を形成しているため、犠牲酸化を行なっても、ゲ
ート酸化膜にバーズビークが形成されることが無いとい
う利点が有る。

【０１０８】また、本実施例では、ゲート電極表面の多
結晶シリコンが露出しており、かつ、ゲート電極側壁に
ゲート電極側壁酸化膜のつのが形成されるため、サリサ
イドＭＯＳＦＥＴを形成する場合ゲート電極までシリサ
イド化された構造を容易に形成することが可能となる。

【０１０９】第１６の実施例 図１４（ａ）〜（ｄ）は、本発明の第１６の実施例の工
程順断面図である。まず、図１４（ａ）に示すように、
半導体基板１４０１上にフィールド酸化膜１４０２、ゲ
ート酸化膜１４０３、上部及び側壁部が酸化膜１４０４
で覆われたゲート電極１４０５（本実施例では、タング
ステンシリサイド膜と多結晶シリコン膜の２層構造より
なるゲート電極）を形成した後第１もしくは、第３もし
くは、第５もしくは、第７もしくは、第９もしくは、第
１３の実施例の方法で、或は、上記第１もしくは、第３
もしくは、第５もしくは、第７もしくは、第９の実施例
と、第１１もしくは、第１２の実施例の組み合わせによ
り、活性領域１４０６（後のソース、ドレイン領域）上
に選択的に単結晶シリコン膜１４０７を積み上げる（本
実施例では、約８００Åの単結晶シリコン膜を積み上げ
ている）。本実施例では、ゲート電極側壁には、酸化膜
を形成しているが、酸化膜の替りにシリコン窒化膜もし
くは、酸化膜とシリコン窒化膜の２層構造膜でもよい。

【０１１０】次に、図１４（ｂ）に示すように、チタン
金属膜１４０８を、堆積する。（本実施例では、４００
Å程度堆積している。）次に、図１４（ｃ）に示すよう
に、第１の急速加熱処理を、窒素雰囲気の下で、６００
℃〜６５０℃程度の温度で、２０秒〜３０秒程度行な
い、上記チタン金属膜１４０８と、単結晶シリコン膜１
４０７を反応させ、約７００〜８００Å程度のチタンシ
リサイド膜１４０９を形成した後、半導体基板と逆導電
型の不純物イオンを、注入する。

【０１１１】次に、図１４（ｄ）に示すように、チタン
金属１４０８及び、チタンシリサイド膜１４０９表面に
形成された窒化チタン膜と、未反応のチタン金属膜１４
０８を硫酸を基本とする溶液で選択的にエッチング除去
した後、第２の急速加熱処理を行ない、チタンシリサイ
ド膜を安定なTiSi2ｃ５４構造に変化させると供に、上
記イオン注入した不純物を活性化させ、ソース、ドレイ
ン領域１４１０を形成する。

【０１１２】本実施例では第２の急速加熱処理は、窒素
雰囲気の下で、１０００℃、２０秒程度行なっている
が、８５０℃以上の熱処理による層間絶縁膜のリフロー
工程が後から入る場合、上記イオン注入した不純物の活
性化は、該８５０℃以上の熱処理により行なえるため、
より低い温度で（８５０℃〜９５０℃程度）第２の急速
加熱処理を行なってもよい。

【０１１３】本発明のシリサイド化は、チタンシリサイ
ドに限るものではない。上記チタン金属膜を堆積する替
りに、Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を堆積してもよ
い。

【０１１４】第１７の実施例 図１５（ａ）〜（ｄ）は、本発明の第１７の実施例の工
程順断面図である。まず、図１５（ａ）に示すように、
半導体基板１５０１上にフィールド酸化膜１５０２、ゲ
ート酸化膜１５０３、側壁部が酸化膜１５０４で覆われ
た多結晶シリコンよりなるゲート電極１５０５を形成し
た後、第２もしくは、第４もしくは、第６もしくは、第
８もしくは、第１０もしくは、第１４のもしくは、第１
５の実施例の方法で、或は、上記第第２もしくは、第４
もしくは、第６もしくは、第８もしくは、第１０の実施
例と、第１１もしくは、第１２の実施例の組み合わせに
より、、活性領域１５０６（後のソース、ドレイン領
域）上に選択的に単結晶シリコン膜１５０７を積み上げ
る（本実施例では、約８００Åの単結晶シリコン膜を積
み上げている）。本実施例では、ゲート電極側壁には、
酸化膜を形成しているが、酸化膜の替りにシリコン窒化
膜もしくは、酸化膜とシリコン窒化膜の２層構造膜でも
よい。

【０１１５】次に、図１５（ｂ）に示すように、チタン
金属膜１５０８を、堆積する。（本実施例では、４００
Å程度堆積している。）次に、図１５（ｃ）に示すよう
に、第１の急速加熱処理を、窒素雰囲気の下で、６００
℃〜６５０℃程度の温度で、２０秒〜３０秒程度行な
い、上記チタン金属膜１５０８と、単結晶シリコン膜１
５０７および、多結晶シリコンよりなるゲート電極１５
０５を反応させ、約７００〜８００Å程度のチタンシリ
サイド膜１５０９を形成した後、半導体基板と逆導電型
の不純物イオンを、注入する。

【０１１６】次に、図１５（ｄ）に示すように、チタン
金属１５０８及び、チタンシリサイド膜１５０９表面に
形成された窒化チタン膜と、未反応のチタン金属膜１５
０８を硫酸を基本とする溶液で選択的にエッチング除去
した後、第２の急速加熱処理を行ない、チタンシリサイ
ド膜を安定なTiSi2ｃ５４構造に変化させると供に、上
記イオン注入した不純物を活性化させ、ソース、ドレイ
ン領域１５１０を形成する。

【０１１７】本実施例では第２の急速加熱処理は、窒素
雰囲気の下で、１０００℃、２０秒程度行なっている
が、８５０℃以上の熱処理による層間絶縁膜のリフロー
工程が後から入る場合、上記イオン注入した不純物を活
性化は、該８５０℃以上の熱処理により行なえるため、
より低い温度で（８５０℃〜９５０℃程度）第２の急速
加熱処理を行なってもよい。

【０１１８】本発明のシリサイド化は、チタンシリサイ
ドに限るものではない。上記チタン金属膜を堆積する替
りに、Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆ金属を堆積してもよ
い。本明細書記載の実施例のトランジスタは、すべて、
ソース、ドレイン領域に１０００Å程度のエピタキシャ
ルシリコン層を形成している。このため、トランジスタ
のチャンネル領域からのジャンクション深さは、１００
Å程度となり、非常に浅いジャンクションを形成するこ
とが可能となる。このため、トランジスタの単チャンネ
ル効果に対し、非常に有効であり、従来のＬＤＤトラン
ジスタでは、0.4μｍのゲート幅にて単チャンネル効果
の影響が顕著に表れていたが、本実施例のトランジスタ
では、0.1μｍのゲート幅まで単チャンネル効果の影響
がないことが確認できている。

【０１１９】また、本実施例におけるシリコン膜を堆積
するためのクラスタ型ＬＰＣＶＤ装置では、気相フッ酸
処理または、フッ酸溶液処理にてシリコン基板表面の自
然酸化膜を除去した後、大気開放無しで窒素雰囲気中に
て予備排気設備を設けた乾燥室に搬送することができ、
乾燥室にて半導体基板表面に吸着された、Ｈ₂Ｏ分子を
精製窒素で完全に除去した後、大気開放無しで窒素雰囲
気中で堆積室に搬送し、シリコン膜を堆積することが可
能と成っている。このため、通常のＬＰＣＶＤシリコン
堆積装置の様に、堆積前の半導体ウエハ表面に自然酸化
膜や、吸着Ｈ２Ｏ分子が無く、通常のシリコン堆積条件
にてシリコン基板表面にシリコン膜をエピタキシャル成
長させる事が可能となっている。

【０１２０】ここで、自然酸化膜の除去はもとより、精
製窒素による吸着Ｈ２Ｏ分子の除去が非常に重要とな
る。Ｈ２Ｏ分子が半導体ウエハ表面に吸着した状態でシ
リコン堆積室にてシリコン膜を堆積した場合、吸着Ｈ２
Ｏ分子が堆積温度によりシリコン基板と反応し、シリコ
ン酸化膜を形成するため、シリコンエピタキシャル成長
が不可能と成る。本実施例では、乾燥室の露点は、ー１
００℃以下に保たれている。

【０１２１】上記クラスタ型ＬＰＣＶＤ装置により、例
えば、アモルファスシリコン堆積条件として、（５００
℃、Ｓｉ２Ｈ６、５０Ｐａ）の条件で活性領域上にエピ
タキシャル成長シリコン膜を、活性領域以外の領域には
アモルファスシリコン膜を堆積させることができる。ま
た、多結晶シリコン堆積条件として、（６２０℃、Ｓｉ
Ｈ４、３０Ｐａ）の条件で活性領域上にエピタキシャル
成長シリコン膜を、活性領域以外の領域には多結晶シリ
コン膜を堆積させることができる。

【０１２２】

【発明の効果】以上より明らかなように、本発明によれ
ば、半導体基板上にシリコン膜を形成する工程におい
て、シリコン基板表面が露出している領域のみ下地シリ
コン基板の面方位を受け継いでエピタキシャル成長し、
それ以外の領域では、アモルファスシリコンまたは、多
結晶シリコンを形成し、該アモルファスシリコンまた
は、多結晶シリコンを選択的にエッチングすることによ
り、トランジスタのチャンネル領域より積み上げられた
ソース、ドレイン領域を形成し、また、シリサイド化工
程においては、シリサイド化反応を行なった後に不純物
イオンを注入するため、図１６の従来例のように、選択
シリコンエピタキシャル成長装置を必要とせず、コスト
がかからない。また、図１６（ｂ）に示すようにゲート
電極近傍に於て、横方向に及び縦方向にエピタキシャル
成長することができるため、エピタキシャル成長したシ
リコンにファセットが発生することがなく、イオン注入
にて形成されるソース、ドレイン領域は、チャンネル領
域近傍にて深くならず、短チャンネル効果の影響を受け
にくくなるため、微細ゲート長のトランジスタの形成が
容易になる。

【０１２３】更に、低温で堆積できるため、ゲート電極
近傍、及び、フィールド酸化膜近傍に、結晶欠陥が生じ
ることがなく、リーク電流の増大が無い。

【０１２４】また、図１７の従来の方法では、前記トラ
ンジスタのチャンネル領域となる領域の酸化膜、及び多
結晶シリコン膜を、ＲＩＥによりシリコン基板が露出す
るまでエッチンングする工程に於いて、ＲＩＥにより、
チャンネル領域のシリコン基板がダメージを受けるた
め、トランジスタ特性を悪化させるという問題点、およ
び、積み上げられたソース、ドレイン領域に対して、自
己整合的にゲート電極を形成できないため、位置合わせ
が必要となり、ゲート電極形状はＴ型形状と成り、ソー
ス、ドレイン領域形成のための不純物イオン注入時にゲ
ート電極がマスクとなり位置合わせ精度に依存した左右
非対称のオフセットが発生するという問題点に対して
は、ゲート電極を先に形成してから積み上げソース、ド
レイン領域を形成するため、根本的に解決することが可
能となる。

【０１２５】また、シリサイド層を形成した後で不純物
拡散層領域を形成できるため、不純物拡散層領域上のシ
リサイド化における不純物イオンの影響が無くなり、完
全なTiSi2 Ｃ５４結晶構造を形成することができ、非
常に低抵抗のシリサイド層を形成することが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体装置の製造
工程断面を示す図である。

【図２】本発明の第２の実施例に係る半導体装置の製造
工程断面を示す図である。

【図３】本発明の第３の実施例に係る半導体装置の製造
工程断面を示す図である。

【図４】本発明の第４の実施例に係る半導体装置の製造
工程断面を示す図である。

【図５】本発明の第５の実施例に係る半導体装置の製造
工程断面を示す図である。

【図６】本発明の第６の実施例に係る半導体装置の製造
工程断面を示す図である。

【図７】本発明の第７の実施例に係る半導体装置の製造
工程断面を示す図である。

【図８】本発明の第８の実施例に係る半導体装置の製造
工程断面を示す図である。

【図９】本発明の第９の実施例に係る半導体装置の製造
工程断面を示す図である。

【図１０】本発明の第１０の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１１】本発明の第１３の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１２】本発明の第１４の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１３】本発明の第１５の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１４】本発明の第１６の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１５】本発明の第１７の実施例に係る半導体装置の
製造工程断面を示す図である。

【図１６】従来技術に係る半導体装置の製造工程断面を
示す図である。

【図１７】他の従来技術に係る半導体装置の製造工程断
面を示す図である。

【符号の説明】

１０１、２０１、３０１、４０１、５０１、６０１、７
０１、８０１、９０１、１００１、１１０１、１２０
１、１３０１、１４０１、１５０１、１６０１、１７０
１：半導体基板 １０２、２０２、３０２、４０２、５０２、６０２、７
０２、８０２、９０２、１００２、１１０２、１２０
２、１３０２、１４０２、１５０２、１６０２、１７０
２：フィールド酸化膜 １０３、２０３、３０３、４０３、５０３、６０３、７
０３、８０３、９０３、１００３、１１０３、１２０
３、１３０３、１４０３、１５０３、１７０５：ゲート
酸化膜 １０４、１０６、２０５、３０４、４０４、５０４、６
０４、７０４、８０４、９０４、１００４、１１０４、
１１０６、１１０９、１２０４、１２０６、１２０９、
１３０５、１３０８、１３０９、１４０４、１５０４、
１７０４：酸化膜 １０５、２０４、３０５、４０５、５０５、６０５、７
０５、８０５、９０５、１００５、１１０５、１２０
５、１３０４、１４０５、１５０５、１６０３、１７０
６：ゲート電極 １０７、２０６、３０６、４０６、５０６、６０６、７
０６、８０６、９０６、１００６、１１０８、１２０
８、１３０７、１４０６、１５０６：活性領域 １０８、２０７、３０７、４０７、５０８、６０８、７
０７、７０９、８０７、８０９、９０７、９０９、１０
０７、１００９、１１１０、１２１０、１３１０、１４
０７、１５０７：単結晶シリコン膜 １０９、２０８、３０８、４０８、５０７、６０７、７
１０、８１０：アモルファスシリコン膜 ３０９、４０９、５０９、６０９、７０８、８０８、９
０８、９１０、１００８、１０１０、１７０３：多結晶
シリコン膜 １１０７、１２０７、１３０６：シリコン窒化膜 １４０８、１５０８：チタン金属膜 １４０９、１５０９、１７０７：チタンシリサイド膜 １４１０、１５１０、１７０８：ソース、ドレイン領域 １６０４：シリコンエピタキシャル成長層

Claims (16)

【特許請求の範囲】
1. 【請求項１】 半導体基板上にシリコン膜を堆積する半
   導体装置の製造方法において、上記半導体基板として単
   結晶シリコン基板を用い、大気中にさらさないまま上記
   単結晶シリコン基板表面を露出してからＬＰＣＶＤ法に
   より上記単結晶シリコン基板表面が露出している活性領
   域に上記単結晶シリコン基板表面の面方位を受け継いで
   単結晶シリコン膜をエピタキシャル成長させると共に、
   上記活性領域以外の領域にアモルファスシリコン膜を堆
   積することを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体基板上にシリコン膜を堆積する半
   導体装置の製造方法において、上記半導体基板として単
   結晶シリコン基板を用い、大気中にさらさないまま上記
   単結晶シリコン基板表面を露出してからＬＰＣＶＤ法に
   より上記単結晶シリコン基板表面が露出している活性領
   域に上記単結晶シリコン基板の面方位を受け継いで単結
   晶シリコン膜をエピタキシャル成長させると共に、上記
   活性領域以外の領域に多結晶シリコン膜を堆積すること
   を特徴とする半導体装置の製造方法。
3. 【請求項３】 半導体基板上にシリコン膜を堆積する半
   導体装置の製造方法において、上記半導体基板として単
   結晶シリコン基板を用い、大気中にさらさないまま上記
   単結晶シリコン基板表面を露出してからＬＰＣＶＤ法に
   より上記単結晶シリコン基板表面が露出している活性領
   域に上記単結晶シリコン基板の面方位を受け継いで単結
   晶シリコン膜をエピタキシャル成長させると共に、上記
   活性領域以外の領域にアモルファスシリコン膜を堆積
   し、熱処理により上記活性領域以外の領域に至るまで横
   方向に上記単結晶シリコン膜をエピタキシャル成長させ
   ることを特徴とする半導体装置の製造方法。
4. 【請求項４】 半導体基板上にシリコン膜を堆積する半
   導体装置の製造方法において、上記半導体基板として単
   結晶シリコン基板を用い、大気中にさらさないまま上記
   単結晶シリコン基板表面を露出してからＬＰＣＶＤ法に
   より上記単結晶シリコン基板表面が露出している活性領
   域に上記単結晶シリコン基板の面方位を受け継いで単結
   晶シリコン膜をエピタキシャル成長させると共に、上記
   活性領域以外の領域に多結晶シリコン膜を堆積し、熱処
   理により上記活性領域以外の領域に至るまで横方向に上
   記単結晶シリコン膜をエピタキシャル成長させることを
   特徴とする半導体装置の製造方法。
5. 【請求項５】 請求項１、請求項２、請求項３、または
   請求項４に記載の半導体装置の製造方法において、上記
   単結晶シリコン膜を成長させた後に、不要なアモルファ
   スシリコン膜または多結晶シリコン膜を選択的に除去す
   ることを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項１、請求項２、請求項３、請求項
   ４、または請求項５に記載の半導体装置の製造方法から
   選択された製造方法を複数回繰り返すことにより、上記
   単結晶シリコン膜をエピタキシャル成長させることを特
   徴とする半導体装置の製造方法。
7. 【請求項７】 ＭＯＳトランジスタのゲート電極直下の
   単結晶シリコン基板表面よりソース領域及びドレイン領
   域のシリコン表面が上方に形成された半導体装置におい
   て、上記ソース領域及び上記ドレイン領域が請求項１、
   請求項２、請求項３、請求項４、請求項５、または請求
   項６に記載の半導体装置の製造方法により形成された単
   結晶シリコン膜であることを特徴とする半導体装置。
8. 【請求項８】 ＭＯＳトランジスタのゲート電極直下の
   単結晶シリコン基板表面よりソース領域及びドレイン領
   域のシリコン表面が上方に形成された半導体装置におい
   て、上記ソース領域及び上記ドレイン領域が請求項１、
   請求項２、請求項３、請求項４、請求項５、または請求
   項６に記載の半導体装置の製造方法により形成された単
   結晶シリコン膜であり、少なくともソース領域上及びド
   レイン領域上の上記単結晶シリコン膜上に高融点金属シ
   リサイド膜を設けたことを特徴とする半導体装置。
9. 【請求項９】 単結晶シリコン基板上に素子分離領域と
   活性領域を形成する工程と、上記活性領域上にゲート絶
   縁膜及びゲート電極を形成する工程と、絶縁膜を形成し
   てからエッチバックを行い、少なくとも上記活性領域の
   ソース領域及びドレイン領域の上記単結晶シリコン基板
   表面を露出すると共に上記ゲート電極側壁部に上記絶縁
   膜を形成する工程と、請求項１、請求項２、請求項３、
   請求項４、請求項５、または請求項６に記載の半導体装
   置の製造方法により上記ソース領域及び上記ドレイン領
   域に単結晶シリコン膜を形成する工程と、上記ソース領
   域及び上記ドレイン領域に上記単結晶シリコン基板と逆
   導電型の不純物を注入して熱処理により不純物を活性化
   する工程とを含むことを特徴とする半導体装置の製造方
   法。
10. 【請求項１０】 単結晶シリコン基板上に素子分離領域
    と活性領域を形成する工程と、上記活性領域上にゲート
    絶縁膜及びゲート電極を形成する工程と、絶縁膜を形成
    してからエッチバックを行い、少なくとも上記活性領域
    のソース領域及びドレイン領域の上記単結晶シリコン基
    板表面を露出すると共に上記ゲート電極側壁部に上記絶
    縁膜を形成する工程と、請求項１、請求項２、請求項
    ３、請求項４、請求項５、または請求項６に記載の半導
    体装置の製造方法により上記ソース領域及び上記ドレイ
    ン領域に単結晶シリコン膜を形成する工程と、高融点金
    属膜を堆積する工程と、サリサイド工程により上記単結
    晶シリコン膜上に選択的に高融点金属シリサイド膜を形
    成する工程と、上記ソース領域及び上記ドレイン領域に
    上記単結晶シリコン基板と逆導電型の不純物を注入して
    熱処理により不純物を活性化する工程とを含むことを特
    徴とする半導体装置の製造方法。
11. 【請求項１１】 単結晶シリコン基板上に素子分離領域
    と活性領域を形成する工程と、上記活性領域上にゲート
    絶縁膜及びゲート電極を形成する工程と、絶縁膜を形成
    してからエッチバックを行い、少なくとも上記活性領域
    のソース領域及びドレイン領域の上記単結晶シリコン基
    板表面を露出すると共に上記ゲート電極側壁部に上記絶
    縁膜を形成する工程と、請求項１、請求項２、請求項
    ３、請求項４、請求項５、または請求項６に記載の半導
    体装置の製造方法により上記ソース領域及び上記ドレイ
    ン領域に単結晶シリコン膜を形成する工程と、高融点金
    属膜を堆積する工程と、第１の急速加熱処理により上記
    高融点金属膜を上記単結晶シリコン膜と反応させ高融点
    金属シリサイド膜を形成する工程と、イオン注入法によ
    り半導体基板と逆導電型の不純物を上記高融点金属シリ
    サイド膜中に注入する工程と、未反応の上記高融点金属
    膜をエッチング除去する工程と、第２の急速加熱処理に
    より上記高融点金属シリサイド膜を安定な結晶構造に変
    化させる工程とを含むことを特徴とする半導体装置の製
    造方法。
12. 【請求項１２】 請求項９、請求項１０、または請求項
    １１に記載の半導体装置の製造方法において、上記絶縁
    膜は酸化膜、シリコン窒化膜の順に形成されてなること
    を特徴とする半導体装置の製造方法。
13. 【請求項１３】 請求項９、請求項１０、請求項１１、
    または請求項１２に記載の半導体装置の製造方法におい
    て、少なくとも上記活性領域のソース領域及びドレイン
    領域の上記単結晶シリコン基板表面を露出する工程と単
    結晶シリコン膜を形成する工程との間に窒素アニールを
    行うことにより結晶欠陥を回復する工程が含まれること
    を特徴とする半導体装置の製造方法。
14. 【請求項１４】 請求項９、請求項１０、請求項１１、
    または請求項１２に記載の半導体装置の製造方法におい
    て、少なくとも上記活性領域のソース領域及びドレイン
    領域の上記単結晶シリコン基板表面を露出する工程と単
    結晶シリコン膜を形成する工程との間に上記ソース領域
    及びドレイン領域を犠牲酸化を行う工程と、該犠牲酸化
    により形成された酸化膜をエッチング除去する工程とが
    含まれることを特徴とする半導体装置の製造方法。
15. 【請求項１５】 請求項１０、または請求項１１に記載
    の半導体装置の製造方法において、高融点金属膜は、Ｔ
    ｉ、Ｃｏ、Ｎｉ、Ｚｒ、Ｖ、Ｈｆである事を特徴とする
    半導体装置の製造方法。
16. 【請求項１６】 請求項１、請求項２、請求項３、また
    は請求項４に記載の半導体装置の製造方法において、単
    結晶シリコン基板表面の酸化膜を除去する前処理からア
    モルファスシリコン膜、多結晶シリコン膜、エピタキシ
    ャル成長した単結晶シリコン膜を堆積するまでの装置は
    クラスタ型シリコン膜堆積装置であり、上記前処理から
    シリコン膜堆積まで大気開放無しで窒素雰囲気中で行う
    ことを特徴とする半導体装置の製造方法。