JP2003298051A - ダブルゲートｆｅｔ素子及びその製造方法 - Google Patents
ダブルゲートｆｅｔ素子及びその製造方法Info
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 フローティングボディーの問題を解決し、素
子の特性を向上させることができるダブルゲートＦＥＴ
素子及びその製造方法を提供する。 【解決手段】バルクシリコン基板２ｂに単結晶シリコン
で塀状のアクティブ領域４を形成し、バルクシリコン基
板２ｂの上表面からアクティブ領域４の一定高さまで第
２酸化膜１０を形成し、第２酸化膜１０の上に形成され
たアクティブ領域４の両側壁にゲート酸化膜１２を形成
し、アクティブ領域４の上表面にゲート酸化膜１２以上
の厚さの第１酸化膜６を形成し、第１、２酸化膜６、１
０上にゲート１６を形成し、ゲート１６に重なるアクテ
ィブ領域４を除くアクティブ領域４の両側にソース及び
ドレインを形成し、ソース、ドレイン及びゲートのコン
タクト部にコンタクト領域（４６）及び金属層（４８）
を形成する。
子の特性を向上させることができるダブルゲートＦＥＴ
素子及びその製造方法を提供する。 【解決手段】バルクシリコン基板２ｂに単結晶シリコン
で塀状のアクティブ領域４を形成し、バルクシリコン基
板２ｂの上表面からアクティブ領域４の一定高さまで第
２酸化膜１０を形成し、第２酸化膜１０の上に形成され
たアクティブ領域４の両側壁にゲート酸化膜１２を形成
し、アクティブ領域４の上表面にゲート酸化膜１２以上
の厚さの第１酸化膜６を形成し、第１、２酸化膜６、１
０上にゲート１６を形成し、ゲート１６に重なるアクテ
ィブ領域４を除くアクティブ領域４の両側にソース及び
ドレインを形成し、ソース、ドレイン及びゲートのコン
タクト部にコンタクト領域（４６）及び金属層（４８）
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はダブルゲートＦＥＴ
素子及びその製造方法に係り、より詳しくはバルクシリ
コン基板を用いるが、チャンネルが形成されるボディと
なるシリコンのアクティブ領域がナノ（ｎｍ）大きさの
幅を有するようにし、基板に接続されるようにし、電流
が流れる長い方向に塀状に形成することにより、電気的
に安定したダブルゲートＦＥＴ素子及びその製造方法に
関する。なお、本発明のダブルゲートＦＥＴ素子は塀状
（又はフィン（Ｆｉｎ）状）に形成したアクティブ領域
を有することからダブルゲートフィン（Ｆｉｎ）ＦＥＴ
素子と呼ぶこともできるが、以下単に「ダブルゲートＦ
ＥＴ素子」又は「ＦＥＴ素子」という。
素子及びその製造方法に係り、より詳しくはバルクシリ
コン基板を用いるが、チャンネルが形成されるボディと
なるシリコンのアクティブ領域がナノ（ｎｍ）大きさの
幅を有するようにし、基板に接続されるようにし、電流
が流れる長い方向に塀状に形成することにより、電気的
に安定したダブルゲートＦＥＴ素子及びその製造方法に
関する。なお、本発明のダブルゲートＦＥＴ素子は塀状
（又はフィン（Ｆｉｎ）状）に形成したアクティブ領域
を有することからダブルゲートフィン（Ｆｉｎ）ＦＥＴ
素子と呼ぶこともできるが、以下単に「ダブルゲートＦ
ＥＴ素子」又は「ＦＥＴ素子」という。
【０００２】
【従来の技術】ナノＣＭＯＳ素子技術はＣＰＵのような
ロジック回路とメモリ技術に適用されると驚くべき付加
価値を創出し得る特性を持っているので、現在全世界的
に研究が非常に活発に進んでいる。シリコン半導体技術
を用いるシステムの大きさが小さくなり、低消費電力を
要求するにつれて、素子の大きさもそれに応じて小さく
することが求められている。
ロジック回路とメモリ技術に適用されると驚くべき付加
価値を創出し得る特性を持っているので、現在全世界的
に研究が非常に活発に進んでいる。シリコン半導体技術
を用いるシステムの大きさが小さくなり、低消費電力を
要求するにつれて、素子の大きさもそれに応じて小さく
することが求められている。
【０００３】これに対応し得る、最高の競争力を有する
素子技術がＣＭＯＳ素子技術である。この素子のゲート
の大きさは現在継続的に縮小しているが、それに伴う問
題が発生している。最も重大な問題は、いわゆる短チャ
ンネル効果（Short ChannelEffect）である。
素子技術がＣＭＯＳ素子技術である。この素子のゲート
の大きさは現在継続的に縮小しているが、それに伴う問
題が発生している。最も重大な問題は、いわゆる短チャ
ンネル効果（Short ChannelEffect）である。
【０００４】従来のＣＭＯＳ技術は主としてバルクシリ
コン基板で行われてきた。バルクシリコンで作られたＭ
ＯＳ素子は、ゲート長さが５０ｎｍ以下に縮小するにつ
れて、工程条件が非常に敏感にＭＯＳ素子の特性に影響
を及ぼし、チャンネル長さが３０ｎｍ付近ではＭＯＳ素
子の性能が実際の回路に適用するには未だ十分でない。
例えば、インテル社（Ｉｎｔｅｌ）で開発した３０ｎｍ
ＣＭＯＳ素子は、ゲート長さは３０ｎｍであるが、Ｉ−
Ｖ特性が従来のものに比べて優れているとはいえない。
また、実際に、一つの素子が占有する面積はゲートの傍
に形成された縮小されないスペーサ領域のため、従来に
比べて減っていないため、集積度を改善する余地が少な
い。
コン基板で行われてきた。バルクシリコンで作られたＭ
ＯＳ素子は、ゲート長さが５０ｎｍ以下に縮小するにつ
れて、工程条件が非常に敏感にＭＯＳ素子の特性に影響
を及ぼし、チャンネル長さが３０ｎｍ付近ではＭＯＳ素
子の性能が実際の回路に適用するには未だ十分でない。
例えば、インテル社（Ｉｎｔｅｌ）で開発した３０ｎｍ
ＣＭＯＳ素子は、ゲート長さは３０ｎｍであるが、Ｉ−
Ｖ特性が従来のものに比べて優れているとはいえない。
また、実際に、一つの素子が占有する面積はゲートの傍
に形成された縮小されないスペーサ領域のため、従来に
比べて減っていないため、集積度を改善する余地が少な
い。
【０００５】これらバルクシリコン基板を根幹とするＭ
ＯＳ素子技術に限界が生じるにつれて、３０ｎｍ以下の
チャンネル長さを有する素子を具現するため、ＳＯＩ
（Silicon On Insulator）シリコン基板を根幹とする
素子に対する研究が活発に進んでいる。
ＯＳ素子技術に限界が生じるにつれて、３０ｎｍ以下の
チャンネル長さを有する素子を具現するため、ＳＯＩ
（Silicon On Insulator）シリコン基板を根幹とする
素子に対する研究が活発に進んでいる。
【０００６】従来のバルクシリコン基板で製作した素子
構造をそのままＳＯＩシリコン基板で製作してその特性
を分析した研究が多く進められてきたが、シリコンフィ
ルムの厚さが薄いことから、寄生ソース抵抗及び寄生ド
レイン抵抗が相当増加するため、ソース及びドレイン領
域に選択的にエピタキシャル層（エピタキシャル層）を
成長させなければならない。また、素子のボディがＳＯ
Ｉ素子の特性上からＳＯＩシリコン基板に接続されてい
ないため、フローティングボディ効果と熱伝導不良のた
め、素子の性能が低下する問題がある。
構造をそのままＳＯＩシリコン基板で製作してその特性
を分析した研究が多く進められてきたが、シリコンフィ
ルムの厚さが薄いことから、寄生ソース抵抗及び寄生ド
レイン抵抗が相当増加するため、ソース及びドレイン領
域に選択的にエピタキシャル層（エピタキシャル層）を
成長させなければならない。また、素子のボディがＳＯ
Ｉ素子の特性上からＳＯＩシリコン基板に接続されてい
ないため、フローティングボディ効果と熱伝導不良のた
め、素子の性能が低下する問題がある。
【０００７】このように、従来の構造をＳＯＩ基板に具
現したものは、バルク基板に具現した素子に比べてスケ
ールダウン特性があまり改善しないことから、ＣＭＯＳ
素子のチャンネル長さを２５ｎｍ又はそれ以下まで減ら
すための最適の素子構造としてダブルゲートＦＥＴ素子
（構造）が登場した。ダブルゲートＦＥＴ素子は、電流
が流れるチャンネルの上下あるいは左右にゲート電極が
存在して、ゲート電極によるチャンネルの制御特性を大
きく改善することができる。
現したものは、バルク基板に具現した素子に比べてスケ
ールダウン特性があまり改善しないことから、ＣＭＯＳ
素子のチャンネル長さを２５ｎｍ又はそれ以下まで減ら
すための最適の素子構造としてダブルゲートＦＥＴ素子
（構造）が登場した。ダブルゲートＦＥＴ素子は、電流
が流れるチャンネルの上下あるいは左右にゲート電極が
存在して、ゲート電極によるチャンネルの制御特性を大
きく改善することができる。
【０００８】ゲートによるチャンネルの制御特性が大き
い場合、ソースとドレイン間の漏洩電流を従来の単一ゲ
ート素子に比べて大きく改善することができ、究極には
ＤＩＢＬ（Drain Induced Barrier Lowering）特性
を大きく改善することができる。また、チャンネル両側
にゲートが存在して素子のスレショルド電圧を動的に変
化させることができるので、チャンネルのオン−オフ特
性が従来の単一ゲート構造に比べて大きく改善され、短
チャンネル効果を抑制することができる。
い場合、ソースとドレイン間の漏洩電流を従来の単一ゲ
ート素子に比べて大きく改善することができ、究極には
ＤＩＢＬ（Drain Induced Barrier Lowering）特性
を大きく改善することができる。また、チャンネル両側
にゲートが存在して素子のスレショルド電圧を動的に変
化させることができるので、チャンネルのオン−オフ特
性が従来の単一ゲート構造に比べて大きく改善され、短
チャンネル効果を抑制することができる。
【０００９】
【特許文献１】米国特許第６４３３６０９号明細書
【特許文献２】米国特許第６４１３８０２号明細書
【特許文献３】米国特許第６３９１７８２号明細書
【特許文献４】米国特許第６３９１６９５号明細書
【００１０】
【発明が解決しようとする課題】図１は従来のダブルゲ
ート構造において、電流が流れるチャンネルの方向を１
００ウェーハ表面を基準として簡略に示す斜視図であ
る。ここで、ゲート３２はボディ（又はチャンネル）３
４の左右又は上下に設けられる。同図（ａ）は方向１０
０ウェーハの面に垂直に形成され、ソース及びドレイン
が上下に形成される一種の３次元素子を示すものであ
り、電流は上下に流れる。（ｂ）は方向１００ウェーハ
の面に平行な面にチャンネル３４が設けられ、そのチャ
ンネルの上下にゲート３２が設けられる標準ダブルゲー
トＭＯＳ素子の構造を示すものであり、電流は結晶方向
１００の面に沿って流れる。（ｃ）は方向１００ウェー
ハの面に垂直に形成された面にチャンネル３４が設けら
れ、（ａ）と異なりソース及びドレイン領域が上下に形
成されないから、１００ウェーハ面に平行な方向に電流
が流れる。
ート構造において、電流が流れるチャンネルの方向を１
００ウェーハ表面を基準として簡略に示す斜視図であ
る。ここで、ゲート３２はボディ（又はチャンネル）３
４の左右又は上下に設けられる。同図（ａ）は方向１０
０ウェーハの面に垂直に形成され、ソース及びドレイン
が上下に形成される一種の３次元素子を示すものであ
り、電流は上下に流れる。（ｂ）は方向１００ウェーハ
の面に平行な面にチャンネル３４が設けられ、そのチャ
ンネルの上下にゲート３２が設けられる標準ダブルゲー
トＭＯＳ素子の構造を示すものであり、電流は結晶方向
１００の面に沿って流れる。（ｃ）は方向１００ウェー
ハの面に垂直に形成された面にチャンネル３４が設けら
れ、（ａ）と異なりソース及びドレイン領域が上下に形
成されないから、１００ウェーハ面に平行な方向に電流
が流れる。
【００１１】図２は従来のＦＥＴ素子の要部構造を示す
もので、半透明とハッチングにより示す斜視図である。
ここで、配線のための金属層は省略している。図におい
て（ａ）と（ｂ）は同一構造を示すもので、（ａ）は半
透明で、（ｂ）はハッチングで示す。これらは図１
（ｃ）に相当する構造及び電流方向を持っている。チャ
ンネルの両側（又は上下）にゲート１６を設けて、いわ
ゆる短チャンネル効果を著しく改善することができる。
符号２ａはＳＯＩシリコン基板、６、１０は酸化膜、１
２はゲート酸化膜である。
もので、半透明とハッチングにより示す斜視図である。
ここで、配線のための金属層は省略している。図におい
て（ａ）と（ｂ）は同一構造を示すもので、（ａ）は半
透明で、（ｂ）はハッチングで示す。これらは図１
（ｃ）に相当する構造及び電流方向を持っている。チャ
ンネルの両側（又は上下）にゲート１６を設けて、いわ
ゆる短チャンネル効果を著しく改善することができる。
符号２ａはＳＯＩシリコン基板、６、１０は酸化膜、１
２はゲート酸化膜である。
【００１２】図１（ｂ）（ｃ）の特徴を有するダブルゲ
ートＦＥＴ素子を具現するための方法を詳細に説明する
とつぎのようである。その具現方法は大別して二通りが
ある。まず、一つ目は、図１（ｂ）に示すように、電流
がウェーハの表面方向と同方向である水平方向に流れる
構造である。この構造は、従来の場合のようにチャンネ
ル３４がシリコンの結晶方向１００に形成されるので、
従来の構造に比べてＳｉ−ＳｉＯ2界面特性が低下しな
い。図１（ｂ）のダブルゲートＦＥＴ素子は、チャンネ
ル３４の上下にゲート３２が存在する。この素子の構造
はボディシリコン領域のフィルム厚さを薄くて均一に制
御して製作することができる。
ートＦＥＴ素子を具現するための方法を詳細に説明する
とつぎのようである。その具現方法は大別して二通りが
ある。まず、一つ目は、図１（ｂ）に示すように、電流
がウェーハの表面方向と同方向である水平方向に流れる
構造である。この構造は、従来の場合のようにチャンネ
ル３４がシリコンの結晶方向１００に形成されるので、
従来の構造に比べてＳｉ−ＳｉＯ2界面特性が低下しな
い。図１（ｂ）のダブルゲートＦＥＴ素子は、チャンネ
ル３４の上下にゲート３２が存在する。この素子の構造
はボディシリコン領域のフィルム厚さを薄くて均一に制
御して製作することができる。
【００１３】チャンネル３４の上下にゲート３２を形成
するためには、ＭＥＭＳ（Micro Electro - Mechanical
System）技術を用いるウェーハボンディングとエッチ
バック（etch - back）工程を行わなければならないの
で、工程が多少複雑になる。チャンネル３４の上下にゲ
ート３２を有する図１(ｂ)の素子において、自己整列型
にゲート３２を構成するための研究が多く進んでいる
が、これらは材料及び工程の面で複雑さを誘発する。ま
た、素子のスケールダウン特性を改善するためには、チ
ャンネルシリコンフィルムの厚さを２０ｎｍ又はそれ以
下に減らさなければならない。
するためには、ＭＥＭＳ（Micro Electro - Mechanical
System）技術を用いるウェーハボンディングとエッチ
バック（etch - back）工程を行わなければならないの
で、工程が多少複雑になる。チャンネル３４の上下にゲ
ート３２を有する図１(ｂ)の素子において、自己整列型
にゲート３２を構成するための研究が多く進んでいる
が、これらは材料及び工程の面で複雑さを誘発する。ま
た、素子のスケールダウン特性を改善するためには、チ
ャンネルシリコンフィルムの厚さを２０ｎｍ又はそれ以
下に減らさなければならない。
【００１４】このように、２０ｎｍ以下の厚さを有する
シリコンフィルムをチャンネル及びソース及びドレイン
領域としてそのまま使うと、素子の短チャンネル効果を
改善することができるが、ソース及びドレインでの寄生
抵抗を大幅に増加させて素子の特性を低下させることに
なる。結局、自己整列型を具現し、ソース及びドレイン
抵抗を減らすためには、工程の複雑さを甘受しなければ
ならない。
シリコンフィルムをチャンネル及びソース及びドレイン
領域としてそのまま使うと、素子の短チャンネル効果を
改善することができるが、ソース及びドレインでの寄生
抵抗を大幅に増加させて素子の特性を低下させることに
なる。結局、自己整列型を具現し、ソース及びドレイン
抵抗を減らすためには、工程の複雑さを甘受しなければ
ならない。
【００１５】二つ目、ダブルゲートＭＯＳを具現するた
めの他の方法は、図１（ｃ）に示すように、チャンネル
３４の両側（左右）にゲート３２を設けて素子を製作す
る方法である。図１（ｃ）のＭＯＳ素子は“フィン（Ｆ
ｉｎ）ＦＥＴ”と呼ばれる。図１（ｃ）のダブルゲート
ＦＥＴ素子は、ＳＯＩ素子技術において、チャンネルと
なる領域３４の幅を、ナノメートル（およそ５０ｎｍ以
下）にパターンを形成し、食刻し、ゲート物質（ゲート
材料）を蒸着すると、食刻されたチャンネルパターンの
両側壁が主チャンネル領域となることを用いるものであ
る。この構造においては、電流が流れるチャンネル３４
がウェーハ表面に垂直に形成され、これに沿って電流が
流れる。前記構造を具現する工程は、ゲート３２が上下
にある構造に比べて工程が大きく単純化される特徴があ
る。しかし、表面が１００であるシリコン基板に垂直に
形成されたフィルムの側面に電流が流れるチャンネル３
４が形成されるため、チャンネルの結晶方向は通常１１
０となり、従来の１００界面に比べて界面特性に劣る。
これを解決するには、ウェーハの一次平坦区域に対し４
５°の方向にチャンネルを形成すれば、結晶方向１００
シリコン面にチャンネルを形成することができる。
めの他の方法は、図１（ｃ）に示すように、チャンネル
３４の両側（左右）にゲート３２を設けて素子を製作す
る方法である。図１（ｃ）のＭＯＳ素子は“フィン（Ｆ
ｉｎ）ＦＥＴ”と呼ばれる。図１（ｃ）のダブルゲート
ＦＥＴ素子は、ＳＯＩ素子技術において、チャンネルと
なる領域３４の幅を、ナノメートル（およそ５０ｎｍ以
下）にパターンを形成し、食刻し、ゲート物質（ゲート
材料）を蒸着すると、食刻されたチャンネルパターンの
両側壁が主チャンネル領域となることを用いるものであ
る。この構造においては、電流が流れるチャンネル３４
がウェーハ表面に垂直に形成され、これに沿って電流が
流れる。前記構造を具現する工程は、ゲート３２が上下
にある構造に比べて工程が大きく単純化される特徴があ
る。しかし、表面が１００であるシリコン基板に垂直に
形成されたフィルムの側面に電流が流れるチャンネル３
４が形成されるため、チャンネルの結晶方向は通常１１
０となり、従来の１００界面に比べて界面特性に劣る。
これを解決するには、ウェーハの一次平坦区域に対し４
５°の方向にチャンネルを形成すれば、結晶方向１００
シリコン面にチャンネルを形成することができる。
【００１６】チャンネルのシリコン領域はナノパターニ
ング技術によって定義されるので、上下にゲートがある
ダブルゲートＦＥＴ素子（図１（ｂ））に比べてチャン
ネルが形成されるボディ幅の変化が相対的に大きくて素
子特性の偏差が相対的に大きく生じることがありうる
が、基本的にゲート３２がチャンネル３４の両側面に自
己整列型に形成される特徴がある。しかし、ソース及び
ドレインはボディ領域と同一のナノ幅を有するため、寄
生ソース抵抗及び寄生ドレイン抵抗が増加し素子の電流
駆動能力が下がる。
ング技術によって定義されるので、上下にゲートがある
ダブルゲートＦＥＴ素子（図１（ｂ））に比べてチャン
ネルが形成されるボディ幅の変化が相対的に大きくて素
子特性の偏差が相対的に大きく生じることがありうる
が、基本的にゲート３２がチャンネル３４の両側面に自
己整列型に形成される特徴がある。しかし、ソース及び
ドレインはボディ領域と同一のナノ幅を有するため、寄
生ソース抵抗及び寄生ドレイン抵抗が増加し素子の電流
駆動能力が下がる。
【００１７】これを解決するため、ソース及びドレイン
となる領域に自己整列でない形態に多結晶シリコンある
いはＳｉＧｅ層を蒸着しパターニングする工程を追加し
て寄生抵抗を減らそうとする試みが発表されたが、その
効果は大きくないし、製造工程の変更をしても、結局小
さい幅を有するチャンネルとソース及びドレイン領域間
の寄生抵抗を減らすことはできなかった。すなわち、Ｓ
ＯＩシリコン基板２ａに形成された従来のダブルゲート
ＦＥＴ素子は、ウェーハの価格がバルクウェーハに比べ
遥かに高く、寄生ソース抵抗及び寄生ドレイン抵抗が増
加する問題があった。
となる領域に自己整列でない形態に多結晶シリコンある
いはＳｉＧｅ層を蒸着しパターニングする工程を追加し
て寄生抵抗を減らそうとする試みが発表されたが、その
効果は大きくないし、製造工程の変更をしても、結局小
さい幅を有するチャンネルとソース及びドレイン領域間
の寄生抵抗を減らすことはできなかった。すなわち、Ｓ
ＯＩシリコン基板２ａに形成された従来のダブルゲート
ＦＥＴ素子は、ウェーハの価格がバルクウェーハに比べ
遥かに高く、寄生ソース抵抗及び寄生ドレイン抵抗が増
加する問題があった。
【００１８】また、図２において、素子のチャンネルが
形成されるボディ３４がＳＯＩ素子の特性上、ＳＯＩシ
リコン基板２ａに接続されていないため、フローティン
グボディの問題を持っており、また、ＳＯＩシリコン基
板２ａに形成された酸化膜１０が、素子から発生した熱
がＳＯＩシリコン基板２ａに伝導されることを遮断する
ため、素子の性能が低下する。
形成されるボディ３４がＳＯＩ素子の特性上、ＳＯＩシ
リコン基板２ａに接続されていないため、フローティン
グボディの問題を持っており、また、ＳＯＩシリコン基
板２ａに形成された酸化膜１０が、素子から発生した熱
がＳＯＩシリコン基板２ａに伝導されることを遮断する
ため、素子の性能が低下する。
【００１９】本発明は上述した問題点を解決するために
なされたもので、バルクウェーハを用いて低廉にゲート
と自己整列されるようにソース及びドレインにエピタキ
シャル層を成長させて寄生抵抗成分を減らすことがで
き、シリコン構造物であるアクティブ領域はチャンネル
が形成されるボディであって、バルクシリコン基板に接
続されることにより、フローティングボディの問題を解
決することができるとともに、熱伝導性が良くて素子の
特性を向上させることができるダブルゲートＦＥＴ素子
及びその製造方法を提供することにその目的がある。
なされたもので、バルクウェーハを用いて低廉にゲート
と自己整列されるようにソース及びドレインにエピタキ
シャル層を成長させて寄生抵抗成分を減らすことがで
き、シリコン構造物であるアクティブ領域はチャンネル
が形成されるボディであって、バルクシリコン基板に接
続されることにより、フローティングボディの問題を解
決することができるとともに、熱伝導性が良くて素子の
特性を向上させることができるダブルゲートＦＥＴ素子
及びその製造方法を提供することにその目的がある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、バルクシリコン基板と、該バルクシリコ
ン基板に接続され、バルクシリコン基板の上表面に単結
晶シリコンで形成された塀状のアクティブ領域と、前記
バルクシリコン基板の上表面から前記アクティブ領域の
一定高さまで形成された第２酸化膜と、該第２酸化膜上
の前記アクティブ領域の両側壁に形成されたゲート酸化
膜と、前記アクティブ領域の上表面に、前記ゲート酸化
膜の厚さ以上に形成された第１酸化膜と、前記第１及び
第２酸化膜上に形成されるゲートと、前記ゲートと重な
る前記アクティブ領域を除く前記アクティブ領域の両側
に各形成されたソース及びドレインと、前記ソース、ド
レイン及びゲートのコンタクト部に形成されたコンタク
ト領域及び金属層とを含んでなるダブルゲートＦＥＴ素
子を提供する。
め、本発明は、バルクシリコン基板と、該バルクシリコ
ン基板に接続され、バルクシリコン基板の上表面に単結
晶シリコンで形成された塀状のアクティブ領域と、前記
バルクシリコン基板の上表面から前記アクティブ領域の
一定高さまで形成された第２酸化膜と、該第２酸化膜上
の前記アクティブ領域の両側壁に形成されたゲート酸化
膜と、前記アクティブ領域の上表面に、前記ゲート酸化
膜の厚さ以上に形成された第１酸化膜と、前記第１及び
第２酸化膜上に形成されるゲートと、前記ゲートと重な
る前記アクティブ領域を除く前記アクティブ領域の両側
に各形成されたソース及びドレインと、前記ソース、ド
レイン及びゲートのコンタクト部に形成されたコンタク
ト領域及び金属層とを含んでなるダブルゲートＦＥＴ素
子を提供する。
【００２１】また、前記目的を達成するため、本発明
は、バルクシリコン基板に単結晶シリコンで塀状のアク
ティブ領域を形成する工程と、前記バルクシリコン基板
の上表面からアクティブ領域の一定高さまで第２酸化膜
を形成する工程と、前記第２酸化膜上に形成されたアク
ティブ領域の両側壁にゲート酸化膜を形成する工程と、
前記アクティブ領域の上表面にゲート酸化膜の厚さ以上
の第１酸化膜を形成する工程と、前記第１、２酸化膜上
にゲートを形成する工程と、前記ゲートに重なるアクテ
ィブ領域を除くアクティブ領域の両側にソース及びドレ
インを形成する工程と、前記ソース、ドレイン及びゲー
トのコンタクト部にコンタクト領域及び金属層を形成す
る工程とを含んでなるダブルゲートＦＥＴ素子の製造方
法を提供する。
は、バルクシリコン基板に単結晶シリコンで塀状のアク
ティブ領域を形成する工程と、前記バルクシリコン基板
の上表面からアクティブ領域の一定高さまで第２酸化膜
を形成する工程と、前記第２酸化膜上に形成されたアク
ティブ領域の両側壁にゲート酸化膜を形成する工程と、
前記アクティブ領域の上表面にゲート酸化膜の厚さ以上
の第１酸化膜を形成する工程と、前記第１、２酸化膜上
にゲートを形成する工程と、前記ゲートに重なるアクテ
ィブ領域を除くアクティブ領域の両側にソース及びドレ
インを形成する工程と、前記ソース、ドレイン及びゲー
トのコンタクト部にコンタクト領域及び金属層を形成す
る工程とを含んでなるダブルゲートＦＥＴ素子の製造方
法を提供する。
【００２２】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図３は本発明によるＦＥＴ素子の要
部構造を示すもので、半透明とハッチングにより示す斜
視図である。同図に示すように、本発明によるダブルゲ
ートＦＥＴ素子は、バルクシリコン基板２ｂと、バルク
シリコン基板２ｂに接続され、バルクシリコン基板２ｂ
の上表面（の図上中央）に単結晶シリコンで形成された
塀状のアクティブ領域４と、バルクシリコン基板２ｂの
表面からアクティブ領域４の一定高さまで形成された第
２酸化膜１０と、第２酸化膜１０より上のアクティブ領
域４の両側壁に形成されたゲート酸化膜１２と、アクテ
ィブ領域４の上表面に、ゲート酸化膜１２の厚さ以上に
形成された第１酸化膜６と、第１及び第２酸化膜６、１
０上に形成されるゲート１６と、ゲート１６と重なるア
クティブ領域４を除くアクティブ領域４の両側に各形成
されたソース及びドレインと、ソース及びドレイン、ゲ
ート１６のコンタクト部に形成されたコンタクト領域４
６及び金属層４８（図６（ｃ）（ｄ）参照）とからな
る。
て詳細に説明する。図３は本発明によるＦＥＴ素子の要
部構造を示すもので、半透明とハッチングにより示す斜
視図である。同図に示すように、本発明によるダブルゲ
ートＦＥＴ素子は、バルクシリコン基板２ｂと、バルク
シリコン基板２ｂに接続され、バルクシリコン基板２ｂ
の上表面（の図上中央）に単結晶シリコンで形成された
塀状のアクティブ領域４と、バルクシリコン基板２ｂの
表面からアクティブ領域４の一定高さまで形成された第
２酸化膜１０と、第２酸化膜１０より上のアクティブ領
域４の両側壁に形成されたゲート酸化膜１２と、アクテ
ィブ領域４の上表面に、ゲート酸化膜１２の厚さ以上に
形成された第１酸化膜６と、第１及び第２酸化膜６、１
０上に形成されるゲート１６と、ゲート１６と重なるア
クティブ領域４を除くアクティブ領域４の両側に各形成
されたソース及びドレインと、ソース及びドレイン、ゲ
ート１６のコンタクト部に形成されたコンタクト領域４
６及び金属層４８（図６（ｃ）（ｄ）参照）とからな
る。
【００２３】図３において、第２酸化膜１０の厚さを２
０ｎｍ〜８００ｎｍにすることで、ゲート１６とバルク
シリコン２ｂ間の寄生容量成分を減らすことができる。
金属層４８と接触する（接続される）コンタクト領域４
６をアクティブ領域４の幅又はゲート１６の長さ（チャ
ンネル長さ）より大きくすることにより、素子の集積度
を改善し、コンタクト抵抗を減らすことができる。アク
ティブ領域４の幅を一定にしないで、バルクシリコン基
板２ｂに近くなるにつれて、第２酸化膜１０内で広くな
るようにしてアクティブ領域４の抵抗を減らすことがで
きる。すなわち、アクティブ領域４が上部の幅は小さ
く、下部の幅は広いくさび形に構成することができる。
また、アクティブ領域４の二つの上部角部を９００℃以
上での酸化工程、食刻工程、又は水素雰囲気でのアニー
リング工程により丸く形成して、素子耐久性を向上させ
ることができる。ゲート１６を構成する物質としては、
ポリシリコン、ポリＳｉＧｅ、金属を使うことができ
る。
０ｎｍ〜８００ｎｍにすることで、ゲート１６とバルク
シリコン２ｂ間の寄生容量成分を減らすことができる。
金属層４８と接触する（接続される）コンタクト領域４
６をアクティブ領域４の幅又はゲート１６の長さ（チャ
ンネル長さ）より大きくすることにより、素子の集積度
を改善し、コンタクト抵抗を減らすことができる。アク
ティブ領域４の幅を一定にしないで、バルクシリコン基
板２ｂに近くなるにつれて、第２酸化膜１０内で広くな
るようにしてアクティブ領域４の抵抗を減らすことがで
きる。すなわち、アクティブ領域４が上部の幅は小さ
く、下部の幅は広いくさび形に構成することができる。
また、アクティブ領域４の二つの上部角部を９００℃以
上での酸化工程、食刻工程、又は水素雰囲気でのアニー
リング工程により丸く形成して、素子耐久性を向上させ
ることができる。ゲート１６を構成する物質としては、
ポリシリコン、ポリＳｉＧｅ、金属を使うことができ
る。
【００２４】図３は配線のための金属層は除いて要部の
みを示すもので、同一構造を（ａ）は半透明で、（ｂ）
はハッチングで示している。図２と相違する点は、アク
ティブ領域４がフローティングされず、バルクシリコン
基板２ｂに接続されており、これにより特性が著しく改
善されるというものである。すなわち、チャンネルが形
成されるボディがバルクシリコン基板２ｂに接続される
ので、既存のＳＯＩシリコン基板２ａに形成された素子
が有するフローティングボディの問題がなく、素子のチ
ャンネルで生成する熱が既存の構造に比べて一層容易に
シリコン基板２ｂに伝達され放出できる。
みを示すもので、同一構造を（ａ）は半透明で、（ｂ）
はハッチングで示している。図２と相違する点は、アク
ティブ領域４がフローティングされず、バルクシリコン
基板２ｂに接続されており、これにより特性が著しく改
善されるというものである。すなわち、チャンネルが形
成されるボディがバルクシリコン基板２ｂに接続される
ので、既存のＳＯＩシリコン基板２ａに形成された素子
が有するフローティングボディの問題がなく、素子のチ
ャンネルで生成する熱が既存の構造に比べて一層容易に
シリコン基板２ｂに伝達され放出できる。
【００２５】図４は図３（ａ）の斜視図及びそのパター
ンを示す平面図である。図５は本発明の他の実施例によ
るＦＥＴ素子構造を示す斜視図及びそのパターンを示す
平面図である。図４（ａ）は本発明による構造を示すも
のであって、図３（ａ）と同一構造を有するもので比較
のために示したものであり、図５（ａ）は、図４（ａ）
の構造において、寄生ソース抵抗及び寄生ドレイン抵抗
を減らすための選択的エピタキシャル層１８を提供した
ものを示す。図４（ａ）と図５（ａ）は配線のための金
属層は除き、要部のみを示すものであり、図４（ｂ）及
び図５（ｂ）はそれぞれ平面図を示す。
ンを示す平面図である。図５は本発明の他の実施例によ
るＦＥＴ素子構造を示す斜視図及びそのパターンを示す
平面図である。図４（ａ）は本発明による構造を示すも
のであって、図３（ａ）と同一構造を有するもので比較
のために示したものであり、図５（ａ）は、図４（ａ）
の構造において、寄生ソース抵抗及び寄生ドレイン抵抗
を減らすための選択的エピタキシャル層１８を提供した
ものを示す。図４（ａ）と図５（ａ）は配線のための金
属層は除き、要部のみを示すものであり、図４（ｂ）及
び図５（ｂ）はそれぞれ平面図を示す。
【００２６】図４（ｂ）において、ゲート１６が重なっ
ていないアクティブ領域４にソース及びドレイン領域が
形成される。アクティブ領域４において、ソース及びド
レインが形成されるところにコンタクトが形成され、金
属線が接続される部分はチャンネルと同一幅の構造であ
るため、寄生ソース抵抗及び寄生ドレイン抵抗をかなり
増加させる欠点があるので、図５ｂに示すように選択的
エピタキシャル層１８を形成して寄生抵抗成分を減ら
す。
ていないアクティブ領域４にソース及びドレイン領域が
形成される。アクティブ領域４において、ソース及びド
レインが形成されるところにコンタクトが形成され、金
属線が接続される部分はチャンネルと同一幅の構造であ
るため、寄生ソース抵抗及び寄生ドレイン抵抗をかなり
増加させる欠点があるので、図５ｂに示すように選択的
エピタキシャル層１８を形成して寄生抵抗成分を減ら
す。
【００２７】つぎに、ＦＥＴ素子のソース及びドレイン
領域にだけ選択的エピタキシャル層１８を成長させる過
程を説明する。まず、ＦＥＴ素子の構造が、ゲート１６
の形成までなされているものとする。チャンネルのドー
ピング（〜１０18ｃｍ-3）に対し、ゲート１６が１０20
ｃｍ-3以上にドーピングされている状態で、５ｎｍ〜２
０ｎｍの範囲で湿式酸化させると、ゲート１６にはドー
ピングの影響により３〜５倍くらい厚く酸化膜が成長す
る。この成長した酸化膜を、チャンネルに形成された酸
化膜の厚さを基準に（再度）食刻すると、アクティブ領
域４の側壁に形成された酸化膜がなくなり、アクティブ
領域４のシリコンが露出される。この際、相対的に厚く
酸化膜が成長したゲート１６は依然として酸化膜に覆わ
れている。
領域にだけ選択的エピタキシャル層１８を成長させる過
程を説明する。まず、ＦＥＴ素子の構造が、ゲート１６
の形成までなされているものとする。チャンネルのドー
ピング（〜１０18ｃｍ-3）に対し、ゲート１６が１０20
ｃｍ-3以上にドーピングされている状態で、５ｎｍ〜２
０ｎｍの範囲で湿式酸化させると、ゲート１６にはドー
ピングの影響により３〜５倍くらい厚く酸化膜が成長す
る。この成長した酸化膜を、チャンネルに形成された酸
化膜の厚さを基準に（再度）食刻すると、アクティブ領
域４の側壁に形成された酸化膜がなくなり、アクティブ
領域４のシリコンが露出される。この際、相対的に厚く
酸化膜が成長したゲート１６は依然として酸化膜に覆わ
れている。
【００２８】ソース及びドレインのアクティブ領域４の
側壁に露出されたシリコンを種子（seed）として選択的
エピタキシャル層１８を成長させる。場合によっては、
アクティブ領域４の側壁及び上表面にシリコンが露出
し、それを種子として選択的エピタキシャル層１８を成
長させることもできる。ここで、成長される選択的エピ
タキシャル層１８としては、単結晶シリコン、単結晶Ｓ
ｉＧｅ、単結晶Ｇｅ、ポリシリコン、ポリＳｉＧｅが用
いられる。
側壁に露出されたシリコンを種子（seed）として選択的
エピタキシャル層１８を成長させる。場合によっては、
アクティブ領域４の側壁及び上表面にシリコンが露出
し、それを種子として選択的エピタキシャル層１８を成
長させることもできる。ここで、成長される選択的エピ
タキシャル層１８としては、単結晶シリコン、単結晶Ｓ
ｉＧｅ、単結晶Ｇｅ、ポリシリコン、ポリＳｉＧｅが用
いられる。
【００２９】図４（ａ）及び図５（ａ）において、アク
ティブ領域４に一点鎖線で示したものはソース及びドレ
インの接合深さを示す。同図から、接合深さが第２酸化
膜１０の上表面より上部に位置していることがわかる
が、これは接合深さを調節して短チャンネル効果を制御
するためである。第２酸化膜１０の上表面を基準（０ｎ
ｍ）にしたとき、ソース及びドレイン接合深さが上方
に、つまり０ｎｍ〜５０ｎｍの範囲にすると、短チャン
ネル効果を抑制することができる。反対に、接合深さを
下方に、つまり、０ｎｍ〜−５０ｎｍの範囲にすると、
短チャンネル効果よりは電流駆動能力を増加させる効果
をもたらす。
ティブ領域４に一点鎖線で示したものはソース及びドレ
インの接合深さを示す。同図から、接合深さが第２酸化
膜１０の上表面より上部に位置していることがわかる
が、これは接合深さを調節して短チャンネル効果を制御
するためである。第２酸化膜１０の上表面を基準（０ｎ
ｍ）にしたとき、ソース及びドレイン接合深さが上方
に、つまり０ｎｍ〜５０ｎｍの範囲にすると、短チャン
ネル効果を抑制することができる。反対に、接合深さを
下方に、つまり、０ｎｍ〜−５０ｎｍの範囲にすると、
短チャンネル効果よりは電流駆動能力を増加させる効果
をもたらす。
【００３０】図５（ａ）において、選択的エピタキシャ
ル層１８を成長させる他の例を説明する。工程の手順に
おいて、ゲート１６まで形成した後、絶縁膜を５ｎｍ〜
１００ｎｍの厚さで形成（例えば蒸着）し、形成（蒸
着）した厚さと第２酸化膜１０の上部に突出したアクテ
ィブ領域４の高さに相当する厚さの分、異方性食刻する
と、ゲート１６と（ソース及びドレインの）アクティブ
領域４とが交差する付近にだけ絶縁膜が形成され、他の
部分は露出される。露出したアクティブ領域４のシリコ
ン領域とゲート１６のポリシリコン領域を種子として選
択的エピタキシャル層１８を５ｎｍ〜１００ｎｍの範囲
の所定値（一値）まで成長させる。すると、選択的エピ
タキシャル層１８がソース及びドレイン領域にも成長
し、露出したポリシリコン又はＳｉＧｅのゲート１６に
も成長する。ソース及びドレイン領域に成長した選択的
エピタキシャル層１８とゲート１６に成長した選択的エ
ピタキシャル層は電気的に絶縁されている。
ル層１８を成長させる他の例を説明する。工程の手順に
おいて、ゲート１６まで形成した後、絶縁膜を５ｎｍ〜
１００ｎｍの厚さで形成（例えば蒸着）し、形成（蒸
着）した厚さと第２酸化膜１０の上部に突出したアクテ
ィブ領域４の高さに相当する厚さの分、異方性食刻する
と、ゲート１６と（ソース及びドレインの）アクティブ
領域４とが交差する付近にだけ絶縁膜が形成され、他の
部分は露出される。露出したアクティブ領域４のシリコ
ン領域とゲート１６のポリシリコン領域を種子として選
択的エピタキシャル層１８を５ｎｍ〜１００ｎｍの範囲
の所定値（一値）まで成長させる。すると、選択的エピ
タキシャル層１８がソース及びドレイン領域にも成長
し、露出したポリシリコン又はＳｉＧｅのゲート１６に
も成長する。ソース及びドレイン領域に成長した選択的
エピタキシャル層１８とゲート１６に成長した選択的エ
ピタキシャル層は電気的に絶縁されている。
【００３１】図６は図４（ａ）に示す構造を具現するた
めのマスキング過程を示す平面図である。同図（ａ）は
アクティブ領域４を具現するためのものであり、（ｂ）
はゲート１６を具現するためのものである。（ｃ）はソ
ース、ドレイン及びゲートへのコンタクトのためのコン
タクト領域４６を示し、（ｄ）は配線のための金属層４
８がコンタクト領域４６に接続され金属配線された状態
を示す。なお、上述したとおり、金属層４８と接触する
コンタクト領域４６をアクティブ領域４の幅又はゲート
１６の長さ（チャンネル長さ）より大きくすることによ
り、コンタクト抵抗を減少させることができる。
めのマスキング過程を示す平面図である。同図（ａ）は
アクティブ領域４を具現するためのものであり、（ｂ）
はゲート１６を具現するためのものである。（ｃ）はソ
ース、ドレイン及びゲートへのコンタクトのためのコン
タクト領域４６を示し、（ｄ）は配線のための金属層４
８がコンタクト領域４６に接続され金属配線された状態
を示す。なお、上述したとおり、金属層４８と接触する
コンタクト領域４６をアクティブ領域４の幅又はゲート
１６の長さ（チャンネル長さ）より大きくすることによ
り、コンタクト抵抗を減少させることができる。
【００３２】図７は図４の斜視図での平面図及びチャン
ネルを中心に水平と垂直方向に切断した断面図である。
図７（ａ）は図４の斜視図での平面図であり、（ｂ）は
（ａ）における矢符ＡＡ’（水平方向）での断面を、
（ｃ）は（ａ）における矢符ＢＢ’（垂直方向）での断
面を示す。ソース及びドレイン領域は幅の小さいアクテ
ィブ領域４と同一幅を有するため、抵抗が高い。中央上
端に表示されたコンタクト領域４６は金属層４８とアク
ティブ領域４に形成されたソース及びドレインとを電気
的に接続するのに使われる。
ネルを中心に水平と垂直方向に切断した断面図である。
図７（ａ）は図４の斜視図での平面図であり、（ｂ）は
（ａ）における矢符ＡＡ’（水平方向）での断面を、
（ｃ）は（ａ）における矢符ＢＢ’（垂直方向）での断
面を示す。ソース及びドレイン領域は幅の小さいアクテ
ィブ領域４と同一幅を有するため、抵抗が高い。中央上
端に表示されたコンタクト領域４６は金属層４８とアク
ティブ領域４に形成されたソース及びドレインとを電気
的に接続するのに使われる。
【００３３】図８は図５の斜視図での平面図及びチャン
ネルを中心に水平と垂直方向に切断した断面図である。
図８（ａ）は図５の斜視図での平面図であり、（ｂ）は
（ａ）における矢符ＡＡ’（水平方向）での断面を、
（ｃ）は（ａ）における矢符ＢＢ’（水平方向）での断
面を、（ｄ）は（ａ）における矢符ＣＣ’（垂直方向）
示す。即ち、図８は本発明による図５の構造において、
ソース及びドレインのアクティブ領域４に選択的エピタ
キシャル層１８を成長させた構造を、チャンネルを中心
に水平方向及び垂直方向に切断した断面を示す。（ｃ）
を見れば、アクティブ領域４の露出した両側壁に選択的
エピタキシャル層１８が形成されたことが分かる。選択
的エピタキシャル層１８はアクティブ領域４の両側壁だ
けでなく、アクティブ領域４の上表面にも成長させるこ
とができる。ソース及びドレイン領域は、アクティブ領
域４（のチャンネル部分）と異なり、選択的エピタキシ
ャル層１８の形成により、幅が広くなるので寄生抵抗
（ソース抵抗及びドレイン抵抗）を低くできる。（ａ）
の図上中央上端、下端に表示されたコンタクト領域４６
は金属パターン４８とアクティブ領域４に形成されたソ
ース及びドレインを電気的に接続するのに使われる。以
下の説明においては、本発明の構造のチャンネルが形成
されるボディを示すため、三次元で示さず、要部である
チャンネルとゲート１６が交差する部分を二次元で示
す。前記ソース及びドレインは、ゲートと重なるアクテ
ィブ領域を除くアクティブ領域の両側に、ゲートと自己
整列形態で形成されるので、寄生抵抗を低減できる。
ネルを中心に水平と垂直方向に切断した断面図である。
図８（ａ）は図５の斜視図での平面図であり、（ｂ）は
（ａ）における矢符ＡＡ’（水平方向）での断面を、
（ｃ）は（ａ）における矢符ＢＢ’（水平方向）での断
面を、（ｄ）は（ａ）における矢符ＣＣ’（垂直方向）
示す。即ち、図８は本発明による図５の構造において、
ソース及びドレインのアクティブ領域４に選択的エピタ
キシャル層１８を成長させた構造を、チャンネルを中心
に水平方向及び垂直方向に切断した断面を示す。（ｃ）
を見れば、アクティブ領域４の露出した両側壁に選択的
エピタキシャル層１８が形成されたことが分かる。選択
的エピタキシャル層１８はアクティブ領域４の両側壁だ
けでなく、アクティブ領域４の上表面にも成長させるこ
とができる。ソース及びドレイン領域は、アクティブ領
域４（のチャンネル部分）と異なり、選択的エピタキシ
ャル層１８の形成により、幅が広くなるので寄生抵抗
（ソース抵抗及びドレイン抵抗）を低くできる。（ａ）
の図上中央上端、下端に表示されたコンタクト領域４６
は金属パターン４８とアクティブ領域４に形成されたソ
ース及びドレインを電気的に接続するのに使われる。以
下の説明においては、本発明の構造のチャンネルが形成
されるボディを示すため、三次元で示さず、要部である
チャンネルとゲート１６が交差する部分を二次元で示
す。前記ソース及びドレインは、ゲートと重なるアクテ
ィブ領域を除くアクティブ領域の両側に、ゲートと自己
整列形態で形成されるので、寄生抵抗を低減できる。
【００３４】（第１実施例）図９は本発明の第１実施例
によりＦＥＴ素子のボディ構造を具現する工程を示す断
面図である。ここでは、ケミカルメカニカルポリッシン
グ（Chemical Mechanical Polishing）（以下ＣＭ
Ｐ）を導入して本発明によるＦＥＴ素子を具現する主要
工程を二次元断面で示す。同図（ａ）は、バルクシリコ
ン基板２ｂに第１酸化膜６を形成し、ナノパターニング
を行った後、第１酸化膜６とバルクシリコン基板２ｂの
シリコンとを食刻したものを示す。この工程において、
チャンネル用のフィン（Ｆｉｎ）がバルクシリコン基板
２ｂに接続されるアクティブ領域４と合せて形成され
る。この際、第１酸化膜６の厚さは０．５ｎｍ〜２００
ｎｍであり、アクティブ領域４の高さは１０ｎｍ〜１０
００ｎｍであり、幅は４ｎｍ〜１００ｎｍである。
によりＦＥＴ素子のボディ構造を具現する工程を示す断
面図である。ここでは、ケミカルメカニカルポリッシン
グ（Chemical Mechanical Polishing）（以下ＣＭ
Ｐ）を導入して本発明によるＦＥＴ素子を具現する主要
工程を二次元断面で示す。同図（ａ）は、バルクシリコ
ン基板２ｂに第１酸化膜６を形成し、ナノパターニング
を行った後、第１酸化膜６とバルクシリコン基板２ｂの
シリコンとを食刻したものを示す。この工程において、
チャンネル用のフィン（Ｆｉｎ）がバルクシリコン基板
２ｂに接続されるアクティブ領域４と合せて形成され
る。この際、第１酸化膜６の厚さは０．５ｎｍ〜２００
ｎｍであり、アクティブ領域４の高さは１０ｎｍ〜１０
００ｎｍであり、幅は４ｎｍ〜１００ｎｍである。
【００３５】同図（ｂ）は、（ａ）で形成された構造に
第２酸化膜１０を２０ｎｍ〜１０００ｎｍの厚さに、好
ましくは２０ｎｍ〜８００ｎｍの厚さに形成し、ＣＭＰ
により食刻した断面を示す。（ｃ）は、（ｂ）で形成さ
れた第２酸化膜１０を１０ｎｍ〜３００ｎｍの厚さに食
刻した断面を示す。結局、第２酸化膜１０上に突出した
アクティブ領域４の高さは５ｎｍ〜３００ｎｍとなる。
（ｄ）は、形成されたアクティブ領域４にゲート酸化膜
１２を０．５ｎｍ〜１０ｎｍの厚さに成長させた断面を
示す。ゲート酸化膜１２を形成する前、突出したアクテ
ィブ領域４の側壁を清浄化し、以前の先行工程による損
傷を除去するため、犠牲酸化膜を成長させて除去した
後、窒素又はアルゴンの雰囲気でアニーリングを行うこ
とが好ましい。以後の後続工程において、ゲート物質と
してポリシリコン（ｐ+又はｎ+ドーピング）、ＳｉＧｅ
（ｐ+又はｎ+ドーピング）又は金属を用いて層を形成
し、ホトリソグラフィ（photolithography）によりゲー
ト１６を具現する。その後、表面に適宜の酸化膜を形成
し、適切な熱処理工程を行い、また、必要に応じて酸化
膜は蒸着する。そして、コンタクト領域４６のためのホ
トリソグラフィを行う。ソース及びドレインと電気的に
接続される配線のための金属層４８を蒸着し、ホトリソ
グラフィにより金属配線を形成する。
第２酸化膜１０を２０ｎｍ〜１０００ｎｍの厚さに、好
ましくは２０ｎｍ〜８００ｎｍの厚さに形成し、ＣＭＰ
により食刻した断面を示す。（ｃ）は、（ｂ）で形成さ
れた第２酸化膜１０を１０ｎｍ〜３００ｎｍの厚さに食
刻した断面を示す。結局、第２酸化膜１０上に突出した
アクティブ領域４の高さは５ｎｍ〜３００ｎｍとなる。
（ｄ）は、形成されたアクティブ領域４にゲート酸化膜
１２を０．５ｎｍ〜１０ｎｍの厚さに成長させた断面を
示す。ゲート酸化膜１２を形成する前、突出したアクテ
ィブ領域４の側壁を清浄化し、以前の先行工程による損
傷を除去するため、犠牲酸化膜を成長させて除去した
後、窒素又はアルゴンの雰囲気でアニーリングを行うこ
とが好ましい。以後の後続工程において、ゲート物質と
してポリシリコン（ｐ+又はｎ+ドーピング）、ＳｉＧｅ
（ｐ+又はｎ+ドーピング）又は金属を用いて層を形成
し、ホトリソグラフィ（photolithography）によりゲー
ト１６を具現する。その後、表面に適宜の酸化膜を形成
し、適切な熱処理工程を行い、また、必要に応じて酸化
膜は蒸着する。そして、コンタクト領域４６のためのホ
トリソグラフィを行う。ソース及びドレインと電気的に
接続される配線のための金属層４８を蒸着し、ホトリソ
グラフィにより金属配線を形成する。
【００３６】（第２実施例）図１０は本発明の第２実施
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ＦＥＴ素子のチャンネルが形成されるボ
ディを具現するための第２実施例を示すもので、ＣＭＰ
を導入して具現する主要工程を示す。同図（ａ）は、バ
ルクシリコン基板２ｂとアクティブ領域４に第１酸化膜
６と窒化膜１４を形成し、ナノパターニングを行った
後、第１酸化膜６と窒化膜１４、そしてシリコンを食刻
したものを示す。窒化膜１４はＣＭＰのエッチストッパ
ーとして用いられ、その厚さは１０ｎｍ〜２００ｎｍで
ある。バルクシリコン基板２ｂに接続されるチャンネル
用のフィン（Ｆｉｎ）がアクティブ領域４と合せて形成
される。ここで、第１酸化膜６の厚さは０．５ｎｍ〜２
００ｎｍであり、アクティブ領域４の高さは１０ｎｍ〜
１０００ｎｍである。（ｂ）は、（ａ）で形成された構
造に第２酸化膜１０を２０ｎｍ〜１０００ｎｍの厚さ
に、好ましくは２０ｎｍ〜８００ｎｍの厚さに形成し、
ＣＭＰにより食刻した断面を示す。
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ＦＥＴ素子のチャンネルが形成されるボ
ディを具現するための第２実施例を示すもので、ＣＭＰ
を導入して具現する主要工程を示す。同図（ａ）は、バ
ルクシリコン基板２ｂとアクティブ領域４に第１酸化膜
６と窒化膜１４を形成し、ナノパターニングを行った
後、第１酸化膜６と窒化膜１４、そしてシリコンを食刻
したものを示す。窒化膜１４はＣＭＰのエッチストッパ
ーとして用いられ、その厚さは１０ｎｍ〜２００ｎｍで
ある。バルクシリコン基板２ｂに接続されるチャンネル
用のフィン（Ｆｉｎ）がアクティブ領域４と合せて形成
される。ここで、第１酸化膜６の厚さは０．５ｎｍ〜２
００ｎｍであり、アクティブ領域４の高さは１０ｎｍ〜
１０００ｎｍである。（ｂ）は、（ａ）で形成された構
造に第２酸化膜１０を２０ｎｍ〜１０００ｎｍの厚さ
に、好ましくは２０ｎｍ〜８００ｎｍの厚さに形成し、
ＣＭＰにより食刻した断面を示す。
【００３７】同図（ｃ）は、（ｂ）で形成された第２酸
化膜１０を１０ｎｍ〜３００ｎｍの厚さに食刻した断面
を示す。結局、第２酸化膜１０上に塀状に突出したアク
ティブ領域４の高さは５ｎｍ〜３００ｎｍとなる。
（ｄ）は、形成されたアクティブ領域４にゲート酸化膜
１２を０．５ｎｍ〜１０ｎｍの厚さに成長させた断面を
示す。ゲート酸化膜１２は窒化膜１４を除去した後に成
長させることもできる。ゲート酸化膜１２を形成する
前、突出したアクティブ領域４の側壁を清浄化し、先行
工程による損傷を除去するため、犠牲酸化膜を成長させ
て除去した後、窒素又はアルゴンの雰囲気でアニーリン
グを行うことが好ましい。以後の後続工程において、ゲ
ート物質としてポリシリコン（ｐ+又はｎ+ドーピン
グ）、ポリＳｉＧｅ（ｐ+又はｎ+ドーピング）又は金属
で層を形成し、ホトリソグラフィによりゲート１６を具
現する。その後、表面に適宜の酸化膜を形成し、適切な
熱処理工程を行い、また、必要に応じて酸化膜は蒸着す
る。そして、コンタクト領域４６のためのホトリソグラ
フィを行う。ソース及びドレインと電気的に接続される
配線のための金属層４８を蒸着し、ホトリソグラフィに
より金属配線を形成する。
化膜１０を１０ｎｍ〜３００ｎｍの厚さに食刻した断面
を示す。結局、第２酸化膜１０上に塀状に突出したアク
ティブ領域４の高さは５ｎｍ〜３００ｎｍとなる。
（ｄ）は、形成されたアクティブ領域４にゲート酸化膜
１２を０．５ｎｍ〜１０ｎｍの厚さに成長させた断面を
示す。ゲート酸化膜１２は窒化膜１４を除去した後に成
長させることもできる。ゲート酸化膜１２を形成する
前、突出したアクティブ領域４の側壁を清浄化し、先行
工程による損傷を除去するため、犠牲酸化膜を成長させ
て除去した後、窒素又はアルゴンの雰囲気でアニーリン
グを行うことが好ましい。以後の後続工程において、ゲ
ート物質としてポリシリコン（ｐ+又はｎ+ドーピン
グ）、ポリＳｉＧｅ（ｐ+又はｎ+ドーピング）又は金属
で層を形成し、ホトリソグラフィによりゲート１６を具
現する。その後、表面に適宜の酸化膜を形成し、適切な
熱処理工程を行い、また、必要に応じて酸化膜は蒸着す
る。そして、コンタクト領域４６のためのホトリソグラ
フィを行う。ソース及びドレインと電気的に接続される
配線のための金属層４８を蒸着し、ホトリソグラフィに
より金属配線を形成する。
【００３８】（第３実施例）図１１は本発明の第３実施
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、選択的エピ成長法によりチャ
ンネルを形成して具現する主要工程を示す。同図（ａ）
は、バルクシリコン基板２ｂに厚さ２０ｎｍ〜１０００
ｎｍの第２酸化膜１０を形成し、ナノパターニング（ナ
ノメートルサイズのパターニング）を行った後、第２酸
化膜１０を食刻したものを示す。第２酸化膜１０での食
刻された幅は４ｎｍ〜１００ｎｍであり、深さは１０ｎ
ｍ〜１０００ｎｍである。食刻された一種の酸化膜トレ
ンチの底に露出したバルクシリコン基板２ｂのシリコン
領域を種子とし、選択的エピ成長法で適当な高さの選択
的エピタキシャル層を成長させて塀状のアクティブ領域
４を形成する。前記アクティブ領域４上に０．５ｎｍ〜
２００ｎｍの第１酸化膜６を形成し、その上に１０ｎｍ
〜２００ｎｍの窒化膜１４を形成する。ＣＭＰ又は乾式
食刻により、窒化膜１４と第１酸化膜６を形成厚さの分
食刻すると、（ｂ）に示すような断面を有することにな
る。
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、選択的エピ成長法によりチャ
ンネルを形成して具現する主要工程を示す。同図（ａ）
は、バルクシリコン基板２ｂに厚さ２０ｎｍ〜１０００
ｎｍの第２酸化膜１０を形成し、ナノパターニング（ナ
ノメートルサイズのパターニング）を行った後、第２酸
化膜１０を食刻したものを示す。第２酸化膜１０での食
刻された幅は４ｎｍ〜１００ｎｍであり、深さは１０ｎ
ｍ〜１０００ｎｍである。食刻された一種の酸化膜トレ
ンチの底に露出したバルクシリコン基板２ｂのシリコン
領域を種子とし、選択的エピ成長法で適当な高さの選択
的エピタキシャル層を成長させて塀状のアクティブ領域
４を形成する。前記アクティブ領域４上に０．５ｎｍ〜
２００ｎｍの第１酸化膜６を形成し、その上に１０ｎｍ
〜２００ｎｍの窒化膜１４を形成する。ＣＭＰ又は乾式
食刻により、窒化膜１４と第１酸化膜６を形成厚さの分
食刻すると、（ｂ）に示すような断面を有することにな
る。
【００３９】同図（ｃ）は、第２酸化膜１０を１０ｎｍ
〜３００ｎｍの厚さに食刻した断面を示す。結局、第２
酸化膜１０上に突出したアクティブ領域４の高さは５ｎ
ｍ〜３００ｎｍとなる。（ｄ）は、形成されたアクティ
ブ領域４にゲート酸化膜１２を成長させた断面を示す。
ゲート酸化膜１２は窒化膜１４を除去した後に成長させ
ることもできる。ゲート酸化膜１２を形成する前、突出
したアクティブ領域４の側壁を清浄化し、先行工程によ
る損傷を除去するため、犠牲酸化膜を成長させて除去し
た後、窒素又はアルゴンの雰囲気でアニーリングを行う
ことが好ましい。以後の後続工程は図９（ｄ）又は図１
０（ｄ）に示すものと同一である。
〜３００ｎｍの厚さに食刻した断面を示す。結局、第２
酸化膜１０上に突出したアクティブ領域４の高さは５ｎ
ｍ〜３００ｎｍとなる。（ｄ）は、形成されたアクティ
ブ領域４にゲート酸化膜１２を成長させた断面を示す。
ゲート酸化膜１２は窒化膜１４を除去した後に成長させ
ることもできる。ゲート酸化膜１２を形成する前、突出
したアクティブ領域４の側壁を清浄化し、先行工程によ
る損傷を除去するため、犠牲酸化膜を成長させて除去し
た後、窒素又はアルゴンの雰囲気でアニーリングを行う
ことが好ましい。以後の後続工程は図９（ｄ）又は図１
０（ｄ）に示すものと同一である。
【００４０】（第４実施例）図１２は本発明の第４実施
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、ＣＭＰを使用する代わりにフ
ィールド酸化膜２８を成長させて所望の最終構造を具現
する方法、すなわち、スペーサ酸化膜２６の形成とフィ
ールド酸化膜２８の成長技術を導入して具現する方法の
主要工程を示す。同図（ａ）に示すように、ナノホトリ
ソグラフィ（ナノメートルサイズのホトリソグラフィ）
によりアクティブ領域４を形成した後、厚さ０．５ｎｍ
〜２００ｎｍの第１酸化膜６を形成し、その上に厚さ１
０ｎｍ〜２００ｎｍの窒化膜１４を形成し、さらにその
上に厚さ５ｎｍ〜５００ｎｍの第３酸化膜２０を形成す
る。第３酸化膜２０、窒化膜１４、第１酸化膜６及びバ
ルクシリコン基板２ｂのシリコンを食刻すると、（ａ）
の断面構造が得られる。形成されたアクティブ４の領域
の高さは１０ｎｍ〜１０００ｎｍとなるようにする。こ
の状態で、薄いバッファ酸化膜２２を１ｎｍ〜５０ｎｍ
の厚さに形成し、その上に酸化防止用窒化膜２４を５ｎ
ｍ〜１００ｎｍの厚さに形成する。その上にスペーサ酸
化膜２６を５ｎｍ〜５００ｎｍの厚さに形成し、異方性
乾式食刻を行うと、スペース形態に酸化膜２６が形成さ
れる。アクティブ領域４の両側面と上表面は各酸化膜
６、２０、２２、２６と窒化膜１４、２４で取り囲まれ
ており、他の部分はバルクシリコン基板２ｂのシリコン
が露出している。バルクシリコン基板２ｂのシリコンを
３０ｎｍ〜３００ｎｍの厚さに等方性食刻すると、
（ｂ）の断面構造となる。
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、ＣＭＰを使用する代わりにフ
ィールド酸化膜２８を成長させて所望の最終構造を具現
する方法、すなわち、スペーサ酸化膜２６の形成とフィ
ールド酸化膜２８の成長技術を導入して具現する方法の
主要工程を示す。同図（ａ）に示すように、ナノホトリ
ソグラフィ（ナノメートルサイズのホトリソグラフィ）
によりアクティブ領域４を形成した後、厚さ０．５ｎｍ
〜２００ｎｍの第１酸化膜６を形成し、その上に厚さ１
０ｎｍ〜２００ｎｍの窒化膜１４を形成し、さらにその
上に厚さ５ｎｍ〜５００ｎｍの第３酸化膜２０を形成す
る。第３酸化膜２０、窒化膜１４、第１酸化膜６及びバ
ルクシリコン基板２ｂのシリコンを食刻すると、（ａ）
の断面構造が得られる。形成されたアクティブ４の領域
の高さは１０ｎｍ〜１０００ｎｍとなるようにする。こ
の状態で、薄いバッファ酸化膜２２を１ｎｍ〜５０ｎｍ
の厚さに形成し、その上に酸化防止用窒化膜２４を５ｎ
ｍ〜１００ｎｍの厚さに形成する。その上にスペーサ酸
化膜２６を５ｎｍ〜５００ｎｍの厚さに形成し、異方性
乾式食刻を行うと、スペース形態に酸化膜２６が形成さ
れる。アクティブ領域４の両側面と上表面は各酸化膜
６、２０、２２、２６と窒化膜１４、２４で取り囲まれ
ており、他の部分はバルクシリコン基板２ｂのシリコン
が露出している。バルクシリコン基板２ｂのシリコンを
３０ｎｍ〜３００ｎｍの厚さに等方性食刻すると、
（ｂ）の断面構造となる。
【００４１】ここで、各酸化膜２０、２２、２６を選択
的に食刻すると同図（ｃ）のようになる。この状態で、
フィールド酸化膜２８を３０ｎｍ〜５００ｎｍの厚さに
成長させ、窒化膜１４、２４を除去すると、（ｄ）のよ
うな断面が得られる。結局、フィールド酸化膜２８上に
突出した塀状のアクティブ領域４の高さは５ｎｍ〜３０
０ｎｍとなる。（ｄ）は、形成されたアクティブ領域４
にゲート酸化膜１２を成長させた断面を示す。ゲート酸
化膜１２を形成する前、突出したアクティブ領域４の側
壁を清浄化し、先行工程による損傷を除去するため、犠
牲酸化膜を成長させて除去した後、窒素又はアルゴンの
雰囲気でアニーリングを行うことが好ましい。以後の後
続工程は図９（ｄ）、図１０（ｄ）又は図１１（ｄ）に
示すものと同一である。
的に食刻すると同図（ｃ）のようになる。この状態で、
フィールド酸化膜２８を３０ｎｍ〜５００ｎｍの厚さに
成長させ、窒化膜１４、２４を除去すると、（ｄ）のよ
うな断面が得られる。結局、フィールド酸化膜２８上に
突出した塀状のアクティブ領域４の高さは５ｎｍ〜３０
０ｎｍとなる。（ｄ）は、形成されたアクティブ領域４
にゲート酸化膜１２を成長させた断面を示す。ゲート酸
化膜１２を形成する前、突出したアクティブ領域４の側
壁を清浄化し、先行工程による損傷を除去するため、犠
牲酸化膜を成長させて除去した後、窒素又はアルゴンの
雰囲気でアニーリングを行うことが好ましい。以後の後
続工程は図９（ｄ）、図１０（ｄ）又は図１１（ｄ）に
示すものと同一である。
【００４２】（第５実施例）図１３は本発明の第５実施
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、スペーサ３０の形成と酸化膜
２８の成長技術を導入して具現する主要工程を示す。図
１２とは、スペーサ３０を構成する物質のみが異なる。
図１３（ａ）に示すように、ナノホトリソグラフィによ
りアクティブ領域４を形成した後、厚さ０．５ｎｍ〜２
００ｎｍの第１酸化膜６を形成し、その上に厚さ１０ｎ
ｍ〜２００ｎｍの窒化膜１４を形成し、その上に厚さ５
ｎｍ〜５００ｎｍの第３酸化膜２０を形成する。第３酸
化膜２０、窒化膜１４、第１酸化膜６及びバルクシリコ
ン基板２ｂのシリコンを食刻すると、（ａ）の断面構造
が得られる。形成されたアクティブ領域４の高さは１０
ｎｍ〜１０００ｎｍとなるようにする。この状態で、薄
いバッファ酸化膜２２を１ｎｍ〜２０ｎｍの厚さに形成
し、その上に酸化防止用窒化膜２４を５ｎｍ〜５０ｎｍ
の厚さに形成する。その上にスペーサ３０物質でポリシ
リコン又は非晶形シリコンで５ｎｍ〜５００ｎｍの厚さ
に形成し、異方性乾式食刻を行うと、スペーサ３０が形
成される。この構造は（ｂ）に示され、のスペーサ３０
（図１３（ｂ））とスペーサ酸化膜２６（図１２
（ｂ））はその物質が相違する。
例によりＦＥＴ素子のボディ構造を具現する工程を示す
断面図である。ここでは、スペーサ３０の形成と酸化膜
２８の成長技術を導入して具現する主要工程を示す。図
１２とは、スペーサ３０を構成する物質のみが異なる。
図１３（ａ）に示すように、ナノホトリソグラフィによ
りアクティブ領域４を形成した後、厚さ０．５ｎｍ〜２
００ｎｍの第１酸化膜６を形成し、その上に厚さ１０ｎ
ｍ〜２００ｎｍの窒化膜１４を形成し、その上に厚さ５
ｎｍ〜５００ｎｍの第３酸化膜２０を形成する。第３酸
化膜２０、窒化膜１４、第１酸化膜６及びバルクシリコ
ン基板２ｂのシリコンを食刻すると、（ａ）の断面構造
が得られる。形成されたアクティブ領域４の高さは１０
ｎｍ〜１０００ｎｍとなるようにする。この状態で、薄
いバッファ酸化膜２２を１ｎｍ〜２０ｎｍの厚さに形成
し、その上に酸化防止用窒化膜２４を５ｎｍ〜５０ｎｍ
の厚さに形成する。その上にスペーサ３０物質でポリシ
リコン又は非晶形シリコンで５ｎｍ〜５００ｎｍの厚さ
に形成し、異方性乾式食刻を行うと、スペーサ３０が形
成される。この構造は（ｂ）に示され、のスペーサ３０
（図１３（ｂ））とスペーサ酸化膜２６（図１２
（ｂ））はその物質が相違する。
【００４３】図１３（ｂ）に示すように、スペーサ３０
の物質としてポリシリコン又は非晶形シリコンを使って
いるが、これは、図１２（ｂ）においては、スペーサ酸
化膜２６を食刻するとき、酸化防止用窒化膜２４の下に
あるバッファ酸化膜２２が食刻され、以後のフィールド
酸化膜２８の成長に悪い影響を及ぼすので、その影響を
防止するためである。また、ポリシリコン又は非晶形シ
リコンは高濃度でドーピングされることもできる。図１
３（ｂ）において、露出したスペーサ３０とバルクシリ
コン基板２ｂを食刻するため、シリコン３０ｎｍ〜３０
０ｎｍの厚さに等方性食刻すると、（ｃ）の断面構造が
得られる。この状態で、フィールド酸化膜２８を３０ｎ
ｍ〜５００ｎｍの厚さに成長させ、窒化膜１４、２４を
除去すると、（ｄ）のような断面が得られる。
の物質としてポリシリコン又は非晶形シリコンを使って
いるが、これは、図１２（ｂ）においては、スペーサ酸
化膜２６を食刻するとき、酸化防止用窒化膜２４の下に
あるバッファ酸化膜２２が食刻され、以後のフィールド
酸化膜２８の成長に悪い影響を及ぼすので、その影響を
防止するためである。また、ポリシリコン又は非晶形シ
リコンは高濃度でドーピングされることもできる。図１
３（ｂ）において、露出したスペーサ３０とバルクシリ
コン基板２ｂを食刻するため、シリコン３０ｎｍ〜３０
０ｎｍの厚さに等方性食刻すると、（ｃ）の断面構造が
得られる。この状態で、フィールド酸化膜２８を３０ｎ
ｍ〜５００ｎｍの厚さに成長させ、窒化膜１４、２４を
除去すると、（ｄ）のような断面が得られる。
【００４４】結局、フィールド酸化膜２８の上方に突出
した領域アクティブ領域４の高さは５ｎｍ〜３００ｎｍ
となる。（ｄ）は、形成されたアクティブ領域４にゲー
ト酸化膜１２を成長させた断面を示す。ゲート酸化膜１
２を形成する前、突出したアクティブ領域４の側壁を清
浄化し、先行工程による損傷を除去するため、犠牲酸化
膜を成長させて除去した後、窒素又はアルゴンの雰囲気
でアニーリングを行うことが好ましい。以後の後続工程
は図９（ｄ）、図１０（ｄ）、図１１（ｄ）、又は図１
２（ｄ）に示すものと同一である。
した領域アクティブ領域４の高さは５ｎｍ〜３００ｎｍ
となる。（ｄ）は、形成されたアクティブ領域４にゲー
ト酸化膜１２を成長させた断面を示す。ゲート酸化膜１
２を形成する前、突出したアクティブ領域４の側壁を清
浄化し、先行工程による損傷を除去するため、犠牲酸化
膜を成長させて除去した後、窒素又はアルゴンの雰囲気
でアニーリングを行うことが好ましい。以後の後続工程
は図９（ｄ）、図１０（ｄ）、図１１（ｄ）、又は図１
２（ｄ）に示すものと同一である。
【００４５】なお、本発明の特徴を列挙すれば以下のと
おりである。本発明に係るダブルゲートＦＥＴ素子は、
バルクシリコン基板と、該バルクシリコン基板に接続さ
れ、バルクシリコン基板の上表面に単結晶シリコンで形
成された塀状のアクティブ領域と、前記バルクシリコン
基板の上表面から前記アクティブ領域の一定高さまで形
成された第２酸化膜と、該第２酸化膜上の前記アクティ
ブ領域の両側壁に形成されたゲート酸化膜と、前記アク
ティブ領域の上表面に、前記ゲート酸化膜の厚さ以上に
形成された第１酸化膜と、前記第１及び第２酸化膜上に
形成されるゲートと、前記ゲートと重なる前記アクティ
ブ領域を除く前記アクティブ領域の両側に各形成された
ソース及びドレインと、前記ソース、ドレイン及びゲー
トのコンタクト部に形成されたコンタクト領域及び金属
層とを含んでなることを特徴とする。
おりである。本発明に係るダブルゲートＦＥＴ素子は、
バルクシリコン基板と、該バルクシリコン基板に接続さ
れ、バルクシリコン基板の上表面に単結晶シリコンで形
成された塀状のアクティブ領域と、前記バルクシリコン
基板の上表面から前記アクティブ領域の一定高さまで形
成された第２酸化膜と、該第２酸化膜上の前記アクティ
ブ領域の両側壁に形成されたゲート酸化膜と、前記アク
ティブ領域の上表面に、前記ゲート酸化膜の厚さ以上に
形成された第１酸化膜と、前記第１及び第２酸化膜上に
形成されるゲートと、前記ゲートと重なる前記アクティ
ブ領域を除く前記アクティブ領域の両側に各形成された
ソース及びドレインと、前記ソース、ドレイン及びゲー
トのコンタクト部に形成されたコンタクト領域及び金属
層とを含んでなることを特徴とする。
【００４６】本発明に係るダブルゲートＦＥＴ素子で
は、前記アクティブ領域の幅が４ｎｍ〜１００ｎｍであ
ることを特徴とする。本発明に係るダブルゲートＦＥＴ
素子では、前記アクティブ領域の前記バルクシリコン基
板の上表面からの高さが１０ｎｍ〜１０００ｎｍである
ことを特徴とする。本発明に係るダブルゲートＦＥＴ素
子では、前記アクティブ領域の前記第２酸化膜の上表面
からの高さが５ｎｍ〜３００ｎｍであることを特徴とす
る。本発明に係るダブルゲートＦＥＴ素子では、前記ゲ
ート酸化膜の厚さは０．５ｎｍ〜１０ｎｍであり、前記
第１酸化膜の厚さは０．５ｎｍ〜２００ｎｍであること
を特徴とする。本発明に係るダブルゲートＦＥＴ素子で
は、前記第２酸化膜の厚さが２０ｎｍ〜８００ｎｍであ
ることを特徴とする。本発明に係るダブルゲートＦＥＴ
素子では、前記金属層と接触するコンタクト領域をアク
ティブ領域の幅又はゲートの長さより大きくしてあるこ
とを特徴とする。
は、前記アクティブ領域の幅が４ｎｍ〜１００ｎｍであ
ることを特徴とする。本発明に係るダブルゲートＦＥＴ
素子では、前記アクティブ領域の前記バルクシリコン基
板の上表面からの高さが１０ｎｍ〜１０００ｎｍである
ことを特徴とする。本発明に係るダブルゲートＦＥＴ素
子では、前記アクティブ領域の前記第２酸化膜の上表面
からの高さが５ｎｍ〜３００ｎｍであることを特徴とす
る。本発明に係るダブルゲートＦＥＴ素子では、前記ゲ
ート酸化膜の厚さは０．５ｎｍ〜１０ｎｍであり、前記
第１酸化膜の厚さは０．５ｎｍ〜２００ｎｍであること
を特徴とする。本発明に係るダブルゲートＦＥＴ素子で
は、前記第２酸化膜の厚さが２０ｎｍ〜８００ｎｍであ
ることを特徴とする。本発明に係るダブルゲートＦＥＴ
素子では、前記金属層と接触するコンタクト領域をアク
ティブ領域の幅又はゲートの長さより大きくしてあるこ
とを特徴とする。
【００４７】本発明に係るダブルゲートＦＥＴ素子で
は、前記ソース及びドレインは、ゲートと重なるアクテ
ィブ領域を除くアクティブ領域の両側に、ゲートと自己
整列形態で形成された選択的エピタキシャル層を成長さ
せたものであることを特徴とする。本発明に係るダブル
ゲートＦＥＴ素子では、前記選択的エピタキシャル層
は、前記ゲートを１０20ｃｍ-3以上でドーピングされた
状態で湿式酸化し、ゲートの酸化比がアクティブ領域よ
り大きいことを用いて、成長した酸化膜を一部食刻し、
アクティブ領域の側壁に露出したシリコンを種子とした
ものであることを特徴とする。本発明に係るダブルゲー
トＦＥＴ素子では、前記選択的エピタキシャル層は、前
記ゲートに絶縁膜を形成し、この絶縁膜の厚さと前記第
２酸化膜上に突出したアクティブ領域の高さだけ異方性
食刻し、アクティブ領域とゲートが交差する付近を除く
露出したアクティブ領域のシリコンとゲートのポリシリ
コンを種子としたものであることを特徴とする。本発明
に係るダブルゲートＦＥＴ素子では、前記選択的エピタ
キシャル層の物質は、単結晶シリコン、単結晶ＳｉＧ
ｅ、単結晶Ｇｅ、ポリシリコン及びポリＳｉＧｅの中か
ら選択される一つ以上であることを特徴とする。
は、前記ソース及びドレインは、ゲートと重なるアクテ
ィブ領域を除くアクティブ領域の両側に、ゲートと自己
整列形態で形成された選択的エピタキシャル層を成長さ
せたものであることを特徴とする。本発明に係るダブル
ゲートＦＥＴ素子では、前記選択的エピタキシャル層
は、前記ゲートを１０20ｃｍ-3以上でドーピングされた
状態で湿式酸化し、ゲートの酸化比がアクティブ領域よ
り大きいことを用いて、成長した酸化膜を一部食刻し、
アクティブ領域の側壁に露出したシリコンを種子とした
ものであることを特徴とする。本発明に係るダブルゲー
トＦＥＴ素子では、前記選択的エピタキシャル層は、前
記ゲートに絶縁膜を形成し、この絶縁膜の厚さと前記第
２酸化膜上に突出したアクティブ領域の高さだけ異方性
食刻し、アクティブ領域とゲートが交差する付近を除く
露出したアクティブ領域のシリコンとゲートのポリシリ
コンを種子としたものであることを特徴とする。本発明
に係るダブルゲートＦＥＴ素子では、前記選択的エピタ
キシャル層の物質は、単結晶シリコン、単結晶ＳｉＧ
ｅ、単結晶Ｇｅ、ポリシリコン及びポリＳｉＧｅの中か
ら選択される一つ以上であることを特徴とする。
【００４８】本発明に係るダブルゲートＦＥＴ素子で
は、前記アクティブ領域に形成されるソース及びドレイ
ンのためのドーピングの接合深さが、第２酸化膜の上表
面を基準にして、上方に０ｎｍ〜５０ｎｍであることを
特徴とする。本発明に係るダブルゲートＦＥＴ素子で
は、前記アクティブ領域に形成されるソース及びドレイ
ンのためのドーピングの接合深さが、第２酸化膜の上表
面を基準にして、前記バルクシリコン基板側に０ｎｍ〜
５０ｎｍであることを特徴とする。本発明に係るダブル
ゲートＦＥＴ素子では、前記アクティブ領域の幅がバル
クシリコン基板に近くなるほど第２酸化膜内で大きくし
てあることを特徴とする。本発明に係るダブルゲートＦ
ＥＴ素子では、前記アクティブ領域は、上部の幅は小さ
く、下部の幅は大きいくさび形であることを特徴とす
る。本発明に係るダブルゲートＦＥＴ素子では、前記ア
クティブ領域の両側上部角部が、酸化工程、食刻工程又
は水素雰囲気でのアニーリングにより丸く形成されるこ
とを特徴とする。
は、前記アクティブ領域に形成されるソース及びドレイ
ンのためのドーピングの接合深さが、第２酸化膜の上表
面を基準にして、上方に０ｎｍ〜５０ｎｍであることを
特徴とする。本発明に係るダブルゲートＦＥＴ素子で
は、前記アクティブ領域に形成されるソース及びドレイ
ンのためのドーピングの接合深さが、第２酸化膜の上表
面を基準にして、前記バルクシリコン基板側に０ｎｍ〜
５０ｎｍであることを特徴とする。本発明に係るダブル
ゲートＦＥＴ素子では、前記アクティブ領域の幅がバル
クシリコン基板に近くなるほど第２酸化膜内で大きくし
てあることを特徴とする。本発明に係るダブルゲートＦ
ＥＴ素子では、前記アクティブ領域は、上部の幅は小さ
く、下部の幅は大きいくさび形であることを特徴とす
る。本発明に係るダブルゲートＦＥＴ素子では、前記ア
クティブ領域の両側上部角部が、酸化工程、食刻工程又
は水素雰囲気でのアニーリングにより丸く形成されるこ
とを特徴とする。
【００４９】本発明に係るダブルゲートＦＥＴ素子の製
造方法は、バルクシリコン基板に単結晶シリコンで塀状
のアクティブ領域を形成する工程と、前記バルクシリコ
ン基板の上表面からアクティブ領域の一定高さまで第２
酸化膜を形成する工程と、前記第２酸化膜上に形成され
たアクティブ領域の両側壁にゲート酸化膜を形成する工
程と、前記アクティブ領域の上表面にゲート酸化膜の厚
さ以上の第１酸化膜を形成する工程と、前記第１、２酸
化膜上にゲートを形成する工程と、前記ゲートに重なる
アクティブ領域を除くアクティブ領域の両側にソース及
びドレインを形成する工程と、前記ソース、ドレイン及
びゲートのコンタクト部にコンタクト領域及び金属層を
形成する工程とを含んでなることを特徴とする。
造方法は、バルクシリコン基板に単結晶シリコンで塀状
のアクティブ領域を形成する工程と、前記バルクシリコ
ン基板の上表面からアクティブ領域の一定高さまで第２
酸化膜を形成する工程と、前記第２酸化膜上に形成され
たアクティブ領域の両側壁にゲート酸化膜を形成する工
程と、前記アクティブ領域の上表面にゲート酸化膜の厚
さ以上の第１酸化膜を形成する工程と、前記第１、２酸
化膜上にゲートを形成する工程と、前記ゲートに重なる
アクティブ領域を除くアクティブ領域の両側にソース及
びドレインを形成する工程と、前記ソース、ドレイン及
びゲートのコンタクト部にコンタクト領域及び金属層を
形成する工程とを含んでなることを特徴とする。
【００５０】本発明に係るダブルゲートＦＥＴ素子の製
造方法では、前記アクティブ領域及び第２酸化膜を形成
する工程は、前記バルクシリコン基板の上表面にホトリ
ソグラフィを行う工程と、前記アクティブ領域を除くバ
ルクシリコン基板の残りの上表面に第２酸化膜を形成
し、前記第２酸化膜をケミカルメカニカルポリッシング
を用いて平坦化した後、アクティブ領域の上表面から下
方に適正の厚さだけ食刻する工程とを含むことを特徴と
する。本発明に係るダブルゲートＦＥＴ素子の製造方法
では、前記アクティブ領域及び第２酸化膜を形成する工
程は、第２酸化膜を形成し、ホトリソグラフィにより前
記第２酸化膜に幅の小さいトレンチを形成してトレンチ
の底がバルクシリコン基板まで接するようにし、トレン
チの底に露出したバルクシリコン基板のシリコンを種子
として選択的エピタキシャル層を成長させる工程と、前
記第２酸化膜を適正の厚さだけ食刻する工程とを含むこ
とを特徴とする。
造方法では、前記アクティブ領域及び第２酸化膜を形成
する工程は、前記バルクシリコン基板の上表面にホトリ
ソグラフィを行う工程と、前記アクティブ領域を除くバ
ルクシリコン基板の残りの上表面に第２酸化膜を形成
し、前記第２酸化膜をケミカルメカニカルポリッシング
を用いて平坦化した後、アクティブ領域の上表面から下
方に適正の厚さだけ食刻する工程とを含むことを特徴と
する。本発明に係るダブルゲートＦＥＴ素子の製造方法
では、前記アクティブ領域及び第２酸化膜を形成する工
程は、第２酸化膜を形成し、ホトリソグラフィにより前
記第２酸化膜に幅の小さいトレンチを形成してトレンチ
の底がバルクシリコン基板まで接するようにし、トレン
チの底に露出したバルクシリコン基板のシリコンを種子
として選択的エピタキシャル層を成長させる工程と、前
記第２酸化膜を適正の厚さだけ食刻する工程とを含むこ
とを特徴とする。
【００５１】本発明に係るダブルゲートＦＥＴ素子の製
造方法では、前記第２酸化膜を形成する工程はフィール
ド酸化膜を形成する工程を含み、前記アクティブ領域を
形成する工程は、前記バルクシリコン基板上にホトリソ
グラフィを行い、その上部に第１酸化膜／窒化膜／第３
酸化膜を順次形成し、前記第３酸化膜／窒化膜／第１酸
化膜とバルクシリコン基板のシリコンを食刻する工程を
含み、前記フィールド酸化膜を形成する工程は、前記バ
ルクシリコン基板及びアクティブ領域にバッファ酸化膜
／酸化防止用窒化膜／スペーサを形成して食刻を行い、
これにより露出した前記バルクシリコン基板のシリコン
を食刻し、前記スペーサを除去した状態でバルクシリコ
ン基板を熱酸化させてフィールド酸化膜を成長させた
後、バッファ酸化膜と酸化防止用窒化膜を除去する工程
を含むことを特徴とする。本発明に係るダブルゲートＦ
ＥＴ素子の製造方法では、前記スペーサの物質はポリシ
リコン又は非晶形シリコンであることを特徴とする。
造方法では、前記第２酸化膜を形成する工程はフィール
ド酸化膜を形成する工程を含み、前記アクティブ領域を
形成する工程は、前記バルクシリコン基板上にホトリソ
グラフィを行い、その上部に第１酸化膜／窒化膜／第３
酸化膜を順次形成し、前記第３酸化膜／窒化膜／第１酸
化膜とバルクシリコン基板のシリコンを食刻する工程を
含み、前記フィールド酸化膜を形成する工程は、前記バ
ルクシリコン基板及びアクティブ領域にバッファ酸化膜
／酸化防止用窒化膜／スペーサを形成して食刻を行い、
これにより露出した前記バルクシリコン基板のシリコン
を食刻し、前記スペーサを除去した状態でバルクシリコ
ン基板を熱酸化させてフィールド酸化膜を成長させた
後、バッファ酸化膜と酸化防止用窒化膜を除去する工程
を含むことを特徴とする。本発明に係るダブルゲートＦ
ＥＴ素子の製造方法では、前記スペーサの物質はポリシ
リコン又は非晶形シリコンであることを特徴とする。
【００５２】本発明に係るダブルゲートＦＥＴ素子の製
造方法では、前記ゲート酸化膜を形成する前に、突出し
たアクティブ領域の側壁を清浄化し、先行工程による損
傷を除去するため、犠牲酸化膜を成長させてから除去し
た後、窒素又はアルゴンの雰囲気でアニーリングを行う
ことを特徴とする。本発明に係るダブルゲートＦＥＴ素
子の製造方法では、前記ゲートを形成する工程は、ポリ
シリコン、ポリＳｉＧｅ及び金属のいずれかで層を形成
し、この層にホトリソグラフィを行う工程を含むことを
特徴とする。
造方法では、前記ゲート酸化膜を形成する前に、突出し
たアクティブ領域の側壁を清浄化し、先行工程による損
傷を除去するため、犠牲酸化膜を成長させてから除去し
た後、窒素又はアルゴンの雰囲気でアニーリングを行う
ことを特徴とする。本発明に係るダブルゲートＦＥＴ素
子の製造方法では、前記ゲートを形成する工程は、ポリ
シリコン、ポリＳｉＧｅ及び金属のいずれかで層を形成
し、この層にホトリソグラフィを行う工程を含むことを
特徴とする。
【００５３】
【発明の効果】以上に詳述した如く、本発明によると、
バルクウェーハを用いて、低廉にゲートと自己整列され
るようにソース及びドレインにエピタキシャル層を形成
して寄生抵抗成分を減らすことができ、塀状のシリコン
構造物であるアクティブ領域はチャンネルが形成される
ボディであって、バルクウェーハに接続されることによ
り、フローティングボディの問題を解決することができ
るとともに、熱伝導性に優れて素子の特性を向上させる
ことができる。
バルクウェーハを用いて、低廉にゲートと自己整列され
るようにソース及びドレインにエピタキシャル層を形成
して寄生抵抗成分を減らすことができ、塀状のシリコン
構造物であるアクティブ領域はチャンネルが形成される
ボディであって、バルクウェーハに接続されることによ
り、フローティングボディの問題を解決することができ
るとともに、熱伝導性に優れて素子の特性を向上させる
ことができる。
【図１】従来のダブルゲート構造において、電流が流れ
るチャンネルの方向を１００ウェーハ表面を基準として
簡略に示す斜視図である。
るチャンネルの方向を１００ウェーハ表面を基準として
簡略に示す斜視図である。
【図２】従来のＦＥＴ素子の要部構造を示すもので、半
透明とハッチングにより示す斜視図である。
透明とハッチングにより示す斜視図である。
【図３】本発明によるＦＥＴ素子の要部構造を示すもの
で、半透明とハッチングにより示す斜視図である。
で、半透明とハッチングにより示す斜視図である。
【図４】図３（ａ）の斜視図及びそのパターンを示す平
面図である。
面図である。
【図５】本発明の他の実施例によるＦＥＴ素子構造を示
す斜視図及びそのパターンを示す平面図である。
す斜視図及びそのパターンを示す平面図である。
【図６】図４（ａ）に示す構造を具現するためのマスキ
ング過程を示す平面図である。
ング過程を示す平面図である。
【図７】図４の斜視図での平面図及びチャンネルを中心
に水平と垂直方向に切断した断面図である。
に水平と垂直方向に切断した断面図である。
【図８】図５の斜視図での平面図及びチャンネルを中心
に水平と垂直方向に切断した断面図である。
に水平と垂直方向に切断した断面図である。
【図９】本発明の第１実施例によりＦＥＴ素子のボディ
構造を具現する工程を示す断面図である。
構造を具現する工程を示す断面図である。
【図１０】本発明の第２実施例によりＦＥＴ素子のボデ
ィ構造を具現する工程を示す断面図である。
ィ構造を具現する工程を示す断面図である。
【図１１】本発明の第３実施例によりＦＥＴ素子のボデ
ィ構造を具現する工程を示す断面図である。
ィ構造を具現する工程を示す断面図である。
【図１２】本発明の第４実施例によりＦＥＴ素子のボデ
ィ構造を具現する工程を示す断面図である。
ィ構造を具現する工程を示す断面図である。
【図１３】本発明の第５実施例によりＦＥＴ素子のボデ
ィ構造を具現する工程を示す断面図である。
ィ構造を具現する工程を示す断面図である。
【符号の説明】
２ｂ バルクシリコン基板
４ アクティブ領域
６ 第１酸化膜
１０ 第２酸化膜
１２ ゲート酸化膜
１６ ゲート
１８ 選択的エピタキシャル層
４６ コンタクト領域
４８ 金属層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/44 Ｓ
Ｆターム(参考） 4M104 AA01 BB01 BB04 BB36 BB40
CC01 CC05 DD16 DD31 DD64
DD65 GG09 GG10 GG14 HH12
HH14 HH15 HH16 HH18
5F140 AA21 AA34 AA39 BA01 BA20
BB05 BC13 BC15 BE01 BE02
BE03 BE07 BF01 BF04 BF05
BF42 BH02 BH05 BH08 BJ05
BK18 CE07
Claims (23)
- 【請求項１】 バルクシリコン基板と、該バルクシリコ
ン基板に接続され、バルクシリコン基板の上表面に単結
晶シリコンで形成された塀状のアクティブ領域と、前記
バルクシリコン基板の上表面から前記アクティブ領域の
一定高さまで形成された第２酸化膜と、該第２酸化膜上
の前記アクティブ領域の両側壁に形成されたゲート酸化
膜と、前記アクティブ領域の上表面に、前記ゲート酸化
膜の厚さ以上に形成された第１酸化膜と、前記第１及び
第２酸化膜上に形成されるゲートと、前記ゲートと重な
る前記アクティブ領域を除く前記アクティブ領域の両側
に各形成されたソース及びドレインと、 前記ソース、ドレイン及びゲートのコンタクト部に形成
されたコンタクト領域及び金属層とを含んでなることを
特徴とするダブルゲートＦＥＴ素子。 - 【請求項２】 前記アクティブ領域の幅が４ｎｍ〜１０
０ｎｍであることを特徴とする請求項１に記載のダブル
ゲートＦＥＴ素子。 - 【請求項３】 前記アクティブ領域の前記バルクシリコ
ン基板の上表面からの高さが１０ｎｍ〜１０００ｎｍで
あることを特徴とする請求項１又は２に記載のダブルゲ
ートＦＥＴ素子。 - 【請求項４】 前記アクティブ領域の前記第２酸化膜の
上表面からの高さが５ｎｍ〜３００ｎｍであることを特
徴とする請求項３に記載のダブルゲートＦＥＴ素子。 - 【請求項５】 前記ゲート酸化膜の厚さは０．５ｎｍ〜
１０ｎｍであり、前記第１酸化膜の厚さは０．５ｎｍ〜
２００ｎｍであることを特徴とする請求項１に記載のダ
ブルゲートＦＥＴ素子。 - 【請求項６】 前記第２酸化膜の厚さが２０ｎｍ〜８０
０ｎｍであることを特徴とする請求項１に記載のダブル
ゲートＦＥＴ素子。 - 【請求項７】 前記金属層と接触するコンタクト領域を
アクティブ領域の幅又はゲートの長さより大きくしてあ
ることを特徴とする請求項１に記載のダブルゲートＦＥ
Ｔ素子。 - 【請求項８】 前記ソース及びドレインは、ゲートと重
なるアクティブ領域を除くアクティブ領域の両側に、ゲ
ートと自己整列形態で形成された選択的エピタキシャル
層を成長させたものであることを特徴とする請求項１に
記載のダブルゲートＦＥＴ素子。 - 【請求項９】 前記選択的エピタキシャル層は、前記ゲ
ートを１０20ｃｍ-3以上でドーピングされた状態で湿式
酸化し、ゲートの酸化比がアクティブ領域より大きいこ
とを用いて、成長した酸化膜を一部食刻し、アクティブ
領域の側壁に露出したシリコンを種子としたものである
ことを特徴とする請求項８に記載のダブルゲートＦＥＴ
素子。 - 【請求項１０】 前記選択的エピタキシャル層は、前記
ゲートに絶縁膜を形成し、この絶縁膜の厚さと前記第２
酸化膜上に突出したアクティブ領域の高さだけ異方性食
刻し、アクティブ領域とゲートが交差する付近を除く露
出したアクティブ領域のシリコンとゲートのポリシリコ
ンを種子としたものであることを特徴とする請求項８に
記載のダブルゲートＦＥＴ素子。 - 【請求項１１】 前記選択的エピタキシャル層の物質
は、単結晶シリコン、単結晶ＳｉＧｅ、単結晶Ｇｅ、ポ
リシリコン及びポリＳｉＧｅの中から選択される一つ以
上であることを特徴とする請求項８ないし１０のいずれ
かに記載のダブルゲートＦＥＴ素子。 - 【請求項１２】 前記アクティブ領域に形成されるソー
ス及びドレインのためのドーピングの接合深さが、第２
酸化膜の上表面を基準にして、上方に０ｎｍ〜５０ｎｍ
であることを特徴とする請求項１に記載のダブルゲート
ＦＥＴ素子。 - 【請求項１３】 前記アクティブ領域に形成されるソー
ス及びドレインのためのドーピングの接合深さが、第２
酸化膜の上表面を基準にして、前記バルクシリコン基板
側に０ｎｍ〜５０ｎｍであることを特徴とする請求項１
に記載のダブルゲートＦＥＴ素子。 - 【請求項１４】 前記アクティブ領域の幅がバルクシリ
コン基板に近くなるほど第２酸化膜内で大きくしてある
ことを特徴とする請求項１に記載のダブルゲートＦＥＴ
素子。 - 【請求項１５】 前記アクティブ領域は、上部の幅は小
さく、下部の幅は大きいくさび形であることを特徴とす
る請求項１に記載のダブルゲートＦＥＴ素子。 - 【請求項１６】 前記アクティブ領域の両側上部角部
が、酸化工程、食刻工程又は水素雰囲気でのアニーリン
グにより丸く形成されることを特徴とする請求項１に記
載のダブルゲートＦＥＴ素子。 - 【請求項１７】 バルクシリコン基板に単結晶シリコン
で塀状のアクティブ領域を形成する工程と、 前記バルクシリコン基板の上表面からアクティブ領域の
一定高さまで第２酸化膜を形成する工程と、 前記第２酸化膜上に形成されたアクティブ領域の両側壁
にゲート酸化膜を形成する工程と、 前記アクティブ領域の上表面にゲート酸化膜の厚さ以上
の第１酸化膜を形成する工程と、 前記第１、２酸化膜上にゲートを形成する工程と、 前記ゲートに重なるアクティブ領域を除くアクティブ領
域の両側にソース及びドレインを形成する工程と、 前記ソース、ドレイン及びゲートのコンタクト部にコン
タクト領域及び金属層を形成する工程とを含んでなるこ
とを特徴とするダブルゲートＦＥＴ素子の製造方法。 - 【請求項１８】 前記アクティブ領域及び第２酸化膜を
形成する工程は、 前記バルクシリコン基板の上表面にホトリソグラフィを
行う工程と、 前記アクティブ領域を除くバルクシリコン基板の残りの
上表面に第２酸化膜を形成し、前記第２酸化膜をケミカ
ルメカニカルポリッシングを用いて平坦化した後、アク
ティブ領域の上表面から下方に適正の厚さだけ食刻する
工程とを含むことを特徴とする請求項１７に記載のダブ
ルゲートＦＥＴ素子の製造方法。 - 【請求項１９】 前記アクティブ領域及び第２酸化膜を
形成する工程は、 第２酸化膜を形成し、ホトリソグラフィにより前記第２
酸化膜に幅の小さいトレンチを形成してトレンチの底が
バルクシリコン基板まで接するようにし、トレンチの底
に露出したバルクシリコン基板のシリコンを種子として
選択的エピタキシャル層を成長させる工程と、前記第２
酸化膜を適正の厚さだけ食刻する工程とを含むことを特
徴とする請求項１７に記載のダブルゲートＦＥＴ素子の
製造方法。 - 【請求項２０】 前記第２酸化膜を形成する工程はフィ
ールド酸化膜を形成する工程を含み、 前記アクティブ領域を形成する工程は、前記バルクシリ
コン基板上にホトリソグラフィを行い、その上部に第１
酸化膜／窒化膜／第３酸化膜を順次形成し、前記第３酸
化膜／窒化膜／第１酸化膜とバルクシリコン基板のシリ
コンを食刻する工程を含み、 前記フィールド酸化膜を形成する工程は、前記バルクシ
リコン基板及びアクティブ領域にバッファ酸化膜／酸化
防止用窒化膜／スペーサを形成して食刻を行い、これに
より露出した前記バルクシリコン基板のシリコンを食刻
し、前記スペーサを除去した状態でバルクシリコン基板
を熱酸化させてフィールド酸化膜を成長させた後、バッ
ファ酸化膜と酸化防止用窒化膜を除去する工程を含むこ
とを特徴とする請求項１７に記載のダブルゲートＦＥＴ
素子の製造方法。 - 【請求項２１】 前記スペーサの物質はポリシリコン又
は非晶形シリコンであることを特徴とする請求項２０に
記載のダブルゲートＦＥＴ素子の製造方法。 - 【請求項２２】 前記ゲート酸化膜を形成する前に、突
出したアクティブ領域の側壁を清浄化し、先行工程によ
る損傷を除去するため、犠牲酸化膜を成長させてから除
去した後、窒素又はアルゴンの雰囲気でアニーリングを
行うことを特徴とする請求項１７に記載のダブルゲート
ＦＥＴ素子の製造方法。 - 【請求項２３】 前記ゲートを形成する工程は、ポリシ
リコン、ポリＳｉＧｅ及び金属のいずれかで層を形成
し、この層にホトリソグラフィを行う工程を含むことを
特徴とする請求項１７に記載のダブルゲートＦＥＴ素子
の製造方法。
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