JP5199230B2 - 集積回路構造及びその製造方法 - Google Patents

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Description

本発明は、半導体デバイスに関し、特に、ゲルマニウム含有フィンを備えるフィンFET(Field−Effect Transistor)の構造及びその製造方法に関する。
フィンFETは、高い駆動電流及び小さいチップ面積を有するため、小型の集積回路(例えば、22nm以下の技術)において、将来性が期待されているデバイスである。フィンFET構造に、高い電子移動度及びホール移動度を有する半導体材料を用いると、フィンFETの駆動電流をさらに向上させることができる。
ゲルマニウムは、よく知られた半導体材料である。ゲルマニウム材料は、電子移動度及びホール移動度がシリコンより高いため、集積回路の製造に適している。しかし従来、MOS(Metal Oxide Semiconductor)トランジスタのゲート誘電体として酸化物(酸化ケイ素)が手軽に使用できるため、集積回路の材料にはシリコンがよく利用されていた。MOSトランジスタのゲート誘電体は、シリコン基板の熱酸化工程により容易に形成することができる一方、ゲルマニウムの酸化物は、水溶性であったため、ゲート誘電体の製造には適していなかった。
しかし、MOSトランジスタのゲート誘電体に高K誘電体材料を用いると、酸化ケイ素の長所が生かせないため、集積回路にゲルマニウムを利用することが再び検討されている。ゲルマニウムの最近の研究は、ゲルマニウムナノワイヤーに集中しており、フィンFETへの応用もある。
しかしゲルマニウムには、ゲルマニウム濃度が高いゲルマニウム膜又は純粋なゲルマニウムからなるゲルマニウム膜の形成が困難であるという欠点がある。特に、フィンFETの形成に必要とされる欠陥密度が低くて厚さが大きな高濃度ゲルマニウム膜の形成は困難である。シリコンゲルマニウム膜が膜付きウエハ(blanket silicon wafer)からエピタキシャル形成されるとき、シリコンゲルマニウム膜中のゲルマニウムの百分率の増大にともない、シリコンゲルマニウム膜の臨界厚みが低減することが研究結果から知られている。ここで、臨界厚みとは、余剰欠陥を発生させずに得られるシリコンゲルマニウム膜の最大厚さのことである。例えば、膜付きシリコンウエハ上に形成するときの20%のゲルマニウムを含むシリコンゲルマニウム膜の臨界厚みは、約10〜20nmであるが、この厚さはフィンFETの形成に依然として不十分であった。さらに都合が悪いことに、ゲルマニウムの含有率を40%、60%、80%に増やすと、臨界厚みがそれぞれ約6−8nm、4−5nm、2−3nmに減る虞があった。そのため、膜付きシリコンウエハ上にゲルマニウム膜を形成する方式では、フィンFETを製造することが困難であった。
本発明は、上述した実情に鑑みてなされたものであり、得られるフィンFETのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることにより、フィンFETの駆動電流を高め、ゲルマニウム含有膜の形成に用いるSTI領域を形成するピッチに余裕を持たせる集積回路構造及びその製造方法を提供することを目的とする。
上記目的を達成するため、本発明の第1の観点に係る集積回路構造の製造方法は、
半導体基板を準備する工程と、
前記半導体基板の中に、第1の絶縁領域と第2の絶縁領域とを互いに対向するように形成する工程と、
互いに隣接した前記第1の絶縁領域と前記第2の絶縁領域との間に設けられた底部と、前記半導体基板に接触した底面と、を有する水平プレートと、前記水平プレートに隣接するように上方に設けられたフィンとを有する逆T形のエピタキシャル半導体領域を形成する工程と、
前記フィンの頂面及び側壁の頂部にゲート誘電体を形成する工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする。
前記エピタキシャル半導体領域の形成工程は、
前記半導体基板に接続するように、前記半導体基板上に第1のゲルマニウム含有領域をエピタキシャル形成する工程と、
前記第1のゲルマニウム含有領域上に、前記第1のゲルマニウム含有領域と組成が異なる第2のゲルマニウム含有領域をエピタキシャル形成する工程と、を含んでもよい。
前記エピタキシャル半導体領域の形成工程は、
前記第1の絶縁領域と前記第2の絶縁領域との間の前記半導体基板の一部をエッチングして凹部を形成する工程と、
前記凹部の中にゲルマニウム含有材料をエピタキシャル形成する工程と、
前記ゲルマニウム含有材料の上部をパターニングして前記フィンを形成し、前記ゲルマニウム含有材料の下部をエッチングせずに前記水平プレートを形成する工程と、を含み、
前記凹部の底部を、前記第1の絶縁領域の底面より低くないが、前記第1の絶縁領域の頂面より低く設けることにより、前記第1の絶縁領域の第1の側面と、前記第1の側面に対向した前記第2の絶縁領域の第2の側面とが露出されてもよい。
上記目的を達成するため、本発明の第2の観点に係る集積回路構造の製造方法は、半導体基板を準備する工程と、
前記半導体基板の中に第1のSTI領域及び第2のSTI領域を形成し、前記第1のSTI領域と前記第2のSTI領域との間に隣接するように水平部分を設ける工程と、
前記半導体基板の一部をエッチングして凹部を形成し、前記凹部の底部を、前記第1のSTI領域の頂面より低いが、前記第1のSTI領域の底面より低くならないように設け、前記凹部により前記第1のSTI領域及び前記第2のSTI領域の側壁を露出させる工程と、
前記凹部の中にゲルマニウム含有領域をエピタキシャル形成する工程と、
前記ゲルマニウム含有領域の上部のみをエッチングすることにより、水平プレートと、前記水平プレートの上方のフィンと、を含む前記ゲルマニウム含有領域の残部を逆T形に形成する工程と、
前記頂面上にゲート誘電体を形成し、前記フィンの上部を覆う工程と、
前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする。
前記ゲルマニウム含有領域のエッチング工程の後で、前記ゲート誘電体の形成工程の前に、
前記水平プレートを覆う誘電体層を形成し、前記フィンの上部が前記誘電体層により覆われない工程をさらに含んでもよい。
上記目的を達成するため、本発明の第3の観点に係る集積回路構造は、
半導体基板と、
前記半導体基板の中に形成された第1の絶縁領域及び第2の絶縁領域と、
水平プレート及びフィンを有する逆T形のエピタキシャル領域と、
前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
前記ゲート誘電体の上方に設けられたゲート電極と、を備え、
前記水平プレートは、前記第1の絶縁領域と前記第2の絶縁領域との間に隣接するように設けられ、前記水平プレートの底部が、前記半導体基板に接触するとともに前記第1の絶縁領域の底面より低くならないように形成され、
前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする。
前記水平プレートは、シリコンゲルマニウムからなり、前記フィンの上部は、純粋なゲルマニウムからなってもよい。
前記水平プレートは、複数のゲルマニウム層と複数のシリコンゲルマニウム層とが交互に積層された超格子構造を含んでもよい。
前記第1の絶縁領域及び前記第2の絶縁領域の頂面は、前記水平プレートの頂面と同じ高さの第1の部分を有してもよい。
本発明によれば、得られるフィンFETのゲルマニウム百分率を高くしてゲルマニウム膜の欠陥を少なくすることができるため、フィンFETの駆動電流が高く、ゲルマニウム含有膜の形成に用いるSTI領域を形成するピッチに余裕を持たせることができる集積回路構造及びその製造方法を提供することができる。
本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。 本発明の実施形態に係る集積回路構造の製造方法の中間段階を示す模式図である。
本発明の実施形態に係る集積回路構造及びその製造方法について図を用いて説明する。
集積回路構造の製造方法は、フィンFET(マルチゲート型トランジスタとも称される。)を形成するために用いる逆T形のゲルマニウム領域の形成を含む。図1〜12は、本発明の実施形態に係る集積回路構造の製造方法の中間段階をそれぞれ示す模式図である。以下の実施形態において、図面及び説明で用いられる共通要素には同じ參照符号が用いられている。
図1を参照する。図1に示すように、まず、半導体基板20を準備する。本実施形態の半導体基板20は、実質的に純粋なシリコンを含むバルクシリコン基板(以下、「シリコン基板」という。)であるが、他の実施形態では他の半導体材料を用いてもよい。シリコン基板20の中には、STI(Shallow Trench Isolation)領域22(22及び22で示され、絶縁領域とも称される。)が形成されている。STI領域22の製造工程は、公知技術であるためここでは詳しく述べない。本実施形態では、互いに隣接したSTI領域22間の空間Sが約100μmより小さいが、他の実施形態では約100μmより大きくてもよい。当業者なら分かるように、本実施形態の説明で述べる寸法は単なる一例であり、必要に応じて変更することができる。
図2を参照する。図2に示すように、STI領域22間のシリコン基板20の一部をエッチングし、凹部24を形成する。本実施形態では、エッチングを行う際、マスク26を用いてシリコン基板の他の部分をマスクする。本実施形態の凹部24は、STI領域22の底部30より高い底面28を有する。他の実施形態では、底面28は、点線で示された位置で底部30と略同じ高さに設けてもよい。また、凹部24の底面28は、底部30より低くならないように形成してもよい。
次に、図3を参照する。図3に示すように、凹部24中にゲルマニウム含有領域32をエピタキシャル形成する。ゲルマニウム含有領域32は、Si1−xGe(xは、ゲルマニウムの原子百分率であり、0〜1の間である)で表されるシリコンゲルマニウムを含む。本実施形態のゲルマニウム含有領域32は、実質的に純粋なゲルマニウム(即ち、X=1)を含む。
他の実施形態において、ゲルマニウム含有領域32は、下部32と、ゲルマニウム百分率が異なる上部32と、を含む。上部32は、下部32よりゲルマニウム百分率が高い。本実施形態の上部32は、実質的に純粋なゲルマニウムからなる。好ましくは、ゲルマニウム百分率が低い下部32は、ゲルマニウム百分率が高い上部のバッファ層として用いてもよい。他の実施形態では、ゲルマニウム含有領域32は、ゲルマニウム百分率が低い値から高い値へ徐々に連続的に移る領域を含んでもよい。さらに他の実施形態では、上部32が実質的に純粋なゲルマニウムを含む一方、下部32は、多層SiGe層33と多層純ゲルマニウム層33とが交互に積層された超格子構造を含んでもよい。さらに他の実施形態では、ゲルマニウム含有領域32全体を超格子構造にしてもよい。
ゲルマニウム含有領域32は、STI領域22の頂面を超える高さにまで成長させてから、化学機械研磨(CMP)によりSTI領域22及びゲルマニウム含有領域32の頂面を平坦にしてもよい。他の実施形態では、化学機械研磨を行わなくともよい。研磨を行わないゲルマニウム含有領域32の頂面は、点線34で示す。
好ましくは、欠陥(転位)の数が膜付きウエハからエピタキシャル形成されたゲルマニウム含有膜より大幅に少なくなるように(例えば、その差異は10以上である。)、STI領域22間にゲルマニウム含有領域32を成長させる。さらに、互いに隣接したSTI領域22間の空間Sが200nmに達するため、各ゲルマニウム含有層の臨界厚みは、それぞれ約100nm以上となる。そのため、STI領域22は、ゲルマニウム含有膜の臨界厚みが小さくなりすぎず、間隔に余裕を持たせることができる。このように大きな臨界厚みは、フィンFETのフィン形成にとって十分である。
図4を参照する。図4に示すように、ハードマスク36(又はフォトレジスト)は、窒化ケイ素を用いる。ハードマスク36は、ゲルマニウム含有領域32上に直接形成された部分を含む。本実施形態のハードマスク36は、露出された基板20及びSTI領域22の部分を含むため、STI領域22の後続のエッチング工程において、STI領域22及びシリコン基板20の一部がエッチングされていない。或いは、将来的にフィンを形成する箇所であるゲルマニウム含有領域32の一部だけを被覆し、STI領域22,22を含むウエハの他の領域全てを露出する。
図5を参照する。図5は、ゲルマニウム含有領域32及びSTI領域22のエッチング工程を行うときの状態を示す模式図である。STI領域22及びゲルマニウム含有領域32のそれぞれに対し、エッチャントアタックによりドライエッチングを行って凹部を形成してもよい。凹部39の底部は、ゲルマニウム含有領域32の底面28より高い。これにより得られる構造は、ゲルマニウム含有領域32の残部が、垂直部分(ゲルマニウム含有フィン40ともいう。)及び水平プレート42を含む逆T形の形状である(図5に示す)。本実施形態のゲルマニウム含有領域32は、実質的に純粋なゲルマニウム上部32と、シリコンゲルマニウム又は超格子構造を含む下部32と、を含む。凹部39の底部は、下部32の頂面と略同じに形成したり低く形成したりし、フィン40は実質的に純粋なゲルマニウムからなってもよい。そのため、水平プレート42は、シリコンゲルマニウム部分又は超格子構造を含んだり、或いは、実質的に純粋なゲルマニウムを含んだりしてもよい。他の実施形態では、フィン40及び水平プレート42のそれぞれがシリコンゲルマニウムからなってもよい。
続いて、図6を参照する。図6に示すように、本実施形態の凹部39には、準常圧CVD(Sub−Atmospheric Chemical Vapor Deposition:SACVD)により誘電体材料44(例えば、酸化ケイ素)が充填されているが、他の実施形態では、高密度プラズマCVD(HDPCVD)又はSOG(Spin on Glass)により誘電体材料44を形成してもよい。その後、化学機械研磨によりウエハの表面を平坦化し、余分な誘電体材料44を除去する。化学機械研磨を行う際は、ハードマスク36をCMP停止層として用いてもよい。
図7を参照する。図7に示すように、誘電体材料44は凹部に形成されている。誘電体材料44が除去されずに残されるため、水平プレート42を被覆する。誘電体材料44上のフィン40の上部は、フィンFETを形成するため用いてもよい。図8は、フィンFETのゲート誘電体46及びゲート電極48を示す模式図である。ゲート誘電体46及びゲート電極48の材料及び形成方法は公知技術であるため、ここでは詳しく述べない。好ましくは、得られるフィンFETのリーク電流が発生することを防ぐために、水平プレート42を誘電体材料により覆う。
他の実施形態では、図4に示す構造を形成した後、STI領域22及びゲルマニウム含有領域32のそれぞれをエッチングする代わりに、STI領域22をエッチングせずにゲルマニウム含有領域32だけをエッチングしてもよい(図9に示す)。これにより得られる凹部39の深さは、下部32と上部32(図示せず)との間の界面より大きいため、フィン40が実質的に純粋なゲルマニウムからなるが、ゲルマニウム含有領域32の底面28の上方の何れの場所に設けてもよい。当業者に知られているように、実質的に純粋なゲルマニウムによりフィンFETのフィンを形成すると、電子移動度及びホール移動度が向上し、高い駆動電流を得ることができる。次に、ハードマスク36を除去し、図10に示すように、ゲート誘電体46及びゲート電極48を形成してもよい。
図11及び図12を参照する。図11及び図12に示すように、本実施形態の初期構造は、図9の構造と略同じであるが、ゲルマニウム含有領域32はエッチングされ、STI領域22はエッチングされない。続いて、図11に示すように、ドライエッチングなどのエッチングを行い、STI領域22の頂面の少なくとも一部を水平プレート42の頂面より低い凹状に形成する。これにより、水平プレート42の側壁43の一部が露出される。本実施形態において、凹状のSTI領域22の頂面が、水平プレート42の底面28より高いため、水平プレート42と下方基板20との間の界面領域は露出されない。そのため、得られるマルチゲートFETは、転位集中が高くなりやすい界面領域がチャネル領域の一部として作用しない。
図12に示すように、ハードマスク36が除去されると、マルチゲートFETの残部(ゲート誘電体46及びゲート電極48を含む。)が形成される。
上述の実施形態では、高移動度材料の一例として、ゲルマニウム含有材料が用いられているが、他の実施形態では、例えば、III族/V族化合物半導体材料の窒化ガリウムなどの他の高移動度半導体材料(III−V族化合物半導体材料として知られている)が用いられてもよい。そのため、図8、図10及び図12に示すように、得られるマルチゲートFETは、チャネルとして用いるIII−V族化合物半導体フィンを含んでもよい。
上述したことから分かるように、本発明は、以下の特長を有する。STI領域間にゲルマニウム含有領域がエピタキシャル形成されているため、転位集中が増大せず、厚くてゲルマニウム濃度が高いゲルマニウム層を形成することができる。これにより、フィンFETデバイスを形成することができる。さらに、逆T形ゲルマニウム含有領域を形成することにより、フィンFETが余裕のあるピッチを有するSTI領域から始まり、フィンFETの要求に合致させるために、STI領域を緊密に配置する必要がない。
当該分野の技術を熟知するものが理解できるように、本発明の好適な実施形態を前述の通り開示したが、これらは決して本発明を限定するものではない。本発明の主旨と範囲を脱しない範囲内で各種の変更や修正を加えることができる。従って、本発明による特許請求の範囲は、このような変更や修正を含めて広く解釈されるべきである。
20 半導体基板(シリコン基板)
22 STI領域
22STI領域
22STI領域
24 凹部
26 マスク
28 底面
30 底部
32 ゲルマニウム含有領域
32 下部
32 上部
33 SiGe層
33 ゲルマニウム層
34 点線
36 ハードマスク
39 凹部
40 フィン
42 水平プレート
43 側壁
44 誘電体材料
46 ゲート誘電体
48 ゲート電極
S 空間

Claims (9)

  1. 半導体基板を準備する工程と、
    前記半導体基板の中に、第1の絶縁領域と第2の絶縁領域とを互いに対向するように形成する工程と、
    互いに隣接した前記第1の絶縁領域と前記第2の絶縁領域との間に設けられた底部と、前記半導体基板に接触した底面と、を有する水平プレートと、前記水平プレートに隣接するように上方に設けられたフィンとを有する逆T形のエピタキシャル半導体領域を形成する工程と、
    前記フィンの頂面及び側壁の頂部にゲート誘電体を形成する工程と、
    前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする集積回路構造の製造方法。
  2. 前記エピタキシャル半導体領域の形成工程は、
    前記半導体基板に接続するように、前記半導体基板上に第1のゲルマニウム含有領域をエピタキシャル形成する工程と、
    前記第1のゲルマニウム含有領域上に、前記第1のゲルマニウム含有領域と組成が異なる第2のゲルマニウム含有領域をエピタキシャル形成する工程と、を含むことを特徴とする請求項1に記載の集積回路構造の製造方法。
  3. 前記エピタキシャル半導体領域の形成工程は、
    前記第1の絶縁領域と前記第2の絶縁領域との間の前記半導体基板の一部をエッチングして凹部を形成する工程と、
    前記凹部の中にゲルマニウム含有材料をエピタキシャル形成する工程と、
    前記ゲルマニウム含有材料の上部をパターニングして前記フィンを形成し、前記ゲルマニウム含有材料の下部をエッチングせずに前記水平プレートを形成する工程と、を含み、 前記凹部の底部を、前記第1の絶縁領域の底面より低くないが、前記第1の絶縁領域の頂面より低く設けることにより、前記第1の絶縁領域の第1の側面と、前記第1の側面に対向した前記第2の絶縁領域の第2の側面とが露出されることを特徴とする請求項1に記載の集積回路構造の製造方法。
  4. 半導体基板を準備する工程と、
    前記半導体基板の中に第1のSTI領域及び第2のSTI領域を形成し、前記第1のSTI領域と前記第2のSTI領域との間に隣接するように水平部分を設ける工程と、
    前記半導体基板の一部をエッチングして凹部を形成し、前記凹部の底部を、前記第1のSTI領域の頂面より低いが、前記第1のSTI領域の底面より低くならないように設け、前記凹部により前記第1のSTI領域及び前記第2のSTI領域の側壁を露出させる工程と、
    前記凹部の中にゲルマニウム含有領域をエピタキシャル形成する工程と、
    前記ゲルマニウム含有領域の上部のみをエッチングすることにより、水平プレートと、前記水平プレートの上方のフィンと、を含む前記ゲルマニウム含有領域の残部を逆T形に形成する工程と、
    前記頂面上にゲート誘電体を形成し、前記フィンの上部を覆う工程と、
    前記ゲート誘電体の上にゲート電極を形成する工程と、を含むことを特徴とする集積回路構造の製造方法。
  5. 前記ゲルマニウム含有領域のエッチング工程の後で、前記ゲート誘電体の形成工程の前に、
    前記水平プレートを覆う誘電体層を形成し、前記フィンの上部が前記誘電体層により覆われない工程をさらに含むことを特徴とする請求項4に記載の集積回路構造の製造方法。
  6. 半導体基板と、
    前記半導体基板の中に形成された第1の絶縁領域及び第2の絶縁領域と、
    水平プレート及びフィンを有する逆T形のエピタキシャル領域と、
    前記フィンの頂面及び側壁の上部に設けられたゲート誘電体と、
    前記ゲート誘電体の上方に設けられたゲート電極と、を備え、
    前記水平プレートは、前記第1の絶縁領域と前記第2の絶縁領域との間に隣接するように設けられ、前記水平プレートの底部が、前記半導体基板に接触するとともに前記第1の絶縁領域の底面より低くならないように形成され、
    前記フィンは、前記水平プレートに隣接するように上方に設けられていることを特徴とする集積回路構造。
  7. 前記水平プレートは、シリコンゲルマニウムからなり、
    前記フィンの上部は、純粋なゲルマニウムからなることを特徴とする請求項6に記載の集積回路構造。
  8. 前記水平プレートは、複数のゲルマニウム層と複数のシリコンゲルマニウム層とが交互に積層された超格子構造を含むことを特徴とする請求項6に記載の集積回路構造。
  9. 前記第1の絶縁領域及び前記第2の絶縁領域の頂面は、前記水平プレートの頂面と同じ高さの第1の部分を有することを特徴とする請求項6に記載の集積回路構造。
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