CN104217946A - FinFET的制备方法 - Google Patents
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Abstract
本申请提供了一种FinFET的制备方法。该制备方法包括提供衬底和在衬底上制备具有倒T形结构的鳍部的步骤，制备具有倒T形结构鳍部的步骤包括：在衬底上形成第一掩膜和第二掩膜；在第一掩膜和第二掩膜之间形成高度低于第一掩膜和第二掩膜的第一预备层；在第一掩膜高于第一预备层的侧壁上形成第一侧壁层，在第二掩膜高于第一预备层的侧壁上形成第二侧壁层；在第一侧壁层和第二侧壁层之间形成第二预备层；去除第一、第二掩膜，第一、第二侧壁层，形成由第一预备层和第二预备层形成的具有倒T形结构的鳍部。该FinFET制备方法通过两次掩膜层的合理设置，降低了工艺的操作难度，适用于小型化，微型化半导体器件的制备要求。
Description
技术领域
本申请属于半导体制备领域，尤其涉及一种FinFET的制备方法。
背景技术
伴随着半导体器件尺寸的持续缩减，在集成电路中，较小尺寸的器件可以达到较高的器件密度以及较好的器件性能，这种较小尺寸的器件中栅极结构的长度需要相对减小，将栅极长度设置为低于100nm时，有利于提高产品的可靠性。然而，这种较小尺寸的器件的制备却并非常规方法能够轻易实现的，器件的尺寸越小，其制备难度就越高，如果改善制备方法，进而减小器件的尺寸已经被越来越多的研发人员所重视。
例如，将常规平面金属氧化物场效应晶体管（MOSEFTs）设置为尺寸小于100nm的结构，由于源极和漏极之间额外泄露的部分引起的短沟道效应的问题越来越难以克服。另外，迁移率衰弱以及一些工艺问题也是使得场效应晶体管（MOSEFTs）的常规方法难以应对尺寸日益减小的设备要求。因此，为了提高晶体管（FET）的性能要求，并适用于新型的设备尺寸，急需提供一种新的设备结构。
双栅极晶体管（Double-gate MOSEFTs）作为一种代替平面晶体管的新型结构。在双栅极晶体管中，两个栅极可以用以控制短沟道效应。目前，鳍式场效应管（Fin Field Effect Transistor；FinFET）是一种能够较好控制短沟道效应的双栅极结构。这种FinFET结构可以采用与现有技术中平面晶体管相同的布局和工艺予以构造。
为了进一步提高双栅极晶体管的电流驱动能力以及减少短沟道效应，研究人员提出了在鳍式场效应管中采用倒T形结构形成鳍部（Fin）的方案，在图1-图5中示出了一种形成倒T形鳍部结构过程中基体的变化结构剖视图，具体包括如下步骤：
形成一个绝缘衬底上的硅（SOI）晶圆100，该SOI晶圆100包括衬底115，形成在衬底115上的掩膜氧化层110，形成在掩膜氧化层110上的鳍部材料层（Fin layer）105，所形成的SOI晶圆结构的剖视结构示意图如图1所示；
在该SOI晶圆中鳍部材料层105的表面上形成掩膜层，刻蚀鳍部材料层105形成台面205（mesa），去除台面205上的掩膜层，形成如图2a和图2b中的基体结构；
在台面205的外周形成类似正硅酸乙酯的介质层305，并通过类似于化学平坦化工艺（CMP）使介质层305与台面205上表面齐平，形成如图3a和图3b中的基体结构；
在台面205上形成掩膜层400，该掩膜层400长度长于台面的长度，宽度小于台面的宽度，位于台面205的中上方，刻蚀掩膜层400两侧的台面205，形成如图4a和图4b中的基体结构；
去除掩膜层400和介质层305，即形成具有倒T形结构的鳍部（也就是栅极部），此时该鳍部具有如图5a和5b中的基体结构。
目前，这种具有倒T形结构鳍部的FinFET具有较好的电流驱动能力，较好的短沟道效应控制效果，但是现有的这种倒T形结构Fin制备工艺复杂，还需进一步改善。
发明内容
为了解决现有技术中的不足，本申请提供了一种FinFET的制备方法，以适应半导体器件小型化，微型化的发展要求。
在本申请中提供了一种FinFET的制备方法，包括提供衬底和在衬底上制备具有倒T形结构的鳍部的步骤，制备具有倒T形结构鳍部的步骤包括：在衬底上形成等高的第一掩膜和第二掩膜；在第一掩膜和第二掩膜之间形成高度低于第一掩膜的第一预备层；在第一掩膜高于第一预备层的侧壁上形成第一侧壁层，在第二掩膜高于第一预备层的侧壁上形成第二侧壁层；在第一侧壁层和第二侧壁层之间形成第二预备层；去除第一、第二掩膜，第一、第二侧壁层，保留由第一预备层和第二预备层形成的具有倒T形结构的鳍部。
进一步地，上述制备方法中形成第一掩膜和第二掩膜的步骤包括：在衬底上形成掩膜层；以及刻蚀去除部分掩膜层至衬底，形成第一掩膜和第二掩膜。
进一步地，上述制备方法中形成第一预备层的步骤包括：在由第一掩膜、衬底的裸露表面，以及第二掩膜所围成空间内形成第一预备材料层；以及刻蚀去除第一预备材料层的部分顶端，形成第一预备层。
进一步地，上述制备方法中形成第一侧壁层和第二侧壁层的步骤包括：在由第一掩膜、第一预备层的上表面、以及第二掩膜所围成的空间内沉积形成侧壁层；刻蚀去除侧壁层使第一预备层的上表面部分裸露，形成位于第一掩膜侧壁上的第一侧壁层和位于第二掩膜侧壁上的第二侧壁层。
进一步地，上述制备方法中形成第一侧壁层和第二侧壁层的步骤包括：在第一掩膜的侧壁、第一预备层的裸露表面以及第二掩膜的侧壁上形成连续的侧壁预备膜；刻蚀位于第一预备层上表面上的侧壁预备膜使第一预备层的上表面部分裸露，形成位于第一掩膜侧壁上的第一侧壁层和位于第二掩膜侧壁上的第二侧壁层。
进一步地，上述制备方法中形成第二预备层的步骤还包括：在由第一侧壁层、第一预备层的裸露表面，以及第二侧壁层之间所围成的空间内形成第二预备材料层；刻蚀去除第二预备材料层的部分顶端，形成第二预备层。
进一步地，上述制备方法中第一掩膜和第二掩膜的材料为氧化物硬掩膜或有机介质材料掩膜。
进一步地，上述制备方法中第一侧壁层和第二侧壁层的材料为SiO2、SiN、SiCN或BN。
进一步地，上述制备方法中第一预备层和第二预备层的材料为半导体材料。
进一步地，上述制备方法中第一预备层和第二预备层的材料为硅或锗。
本申请所提供的FinFET的制备方法中制备该具有倒T形结构鳍部的步骤，通过两次掩膜层的合理设置，不但减少了对倒T形结构的材料浪费，而且降低了工艺的操作难度，更适用于小型化，微型化半导体器件的制备要求。
除了上面所描述的目的、特征和优点之外，本申请还有其它的目的、特征和优点。下面将参照图，对本申请作进一步详细的说明。
附图说明
附图构成本说明书的一部分、用于进一步理解本申请，附图示出了本申请的优选实施例，并与说明书一起用来说明本申请的原理。图中：
图1示出了根据现有技术中制备FinFET过程中SOI晶圆的基体剖视图；
图2a示出了对图1中SOI晶圆进行刻蚀，形成台面部后的基体剖视图；
图2b示出了图2a的俯视图；
图3a示出了对图2中基体结构基础上在台面外周形成介质层后基体的剖视图；
图3b示出了图3a的俯视图；
图4a示出了在图3a的基础上在台面上形成掩膜层，刻蚀台面后基体的剖视图；
图4b示出了图4a的俯视图；
图5a示出了在图4a的基础上，去除掩膜层和介质层后基体的剖视图；
图5b示出了图5a中基体结构的立体结构图；
图6示出了根据本申请FinFET的制备方法的流程示意图；
图7a示出了根据本申请FinFET的制备方法的一种实施方式中在衬底上形成等高的第一掩膜和第二掩膜的基体剖视图；
图7b示出了在图7a结构上形成第一预备层的基体剖视图；
图7c示出了在图7b结构上形成第一侧壁层和第二侧壁层的基体剖视图；
图7d示出了在图7c结构上形成第二预备层的基体剖视图；
图7e示出了在图7d结构上去除第一、第二掩膜，所述第一、第二侧壁层后基体剖视图；
图8示出了根据本申请FinFET的制备方法的一种实施方式中，在形成图7a中结构前，在衬底上形成掩膜层的基体剖视图；以及
图9示出了根据本申请FinFET的制备方法的一种实施方式中，在形成图7c中结构前，在图7b结构上侧壁层的基体剖视图。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本申请的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
为了便于描述，在这里可以使用空间相对术语，如“在......之上”、“在......上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在......上方”可以包括“在......上方”和“在......下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符作出相应解释。
现在，将参照附图更详细地描述根据本申请的示例性实施例。然而，这些示例性实施例可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本申请的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
在本申请提供的FinFET的制备方法，包括提供衬底和在衬底上制备具有倒T形结构的鳍部的步骤，如图6中本申请FinFET的制备方法的流程示意图，和图7a至图7e中给出了在衬底上制备具有倒T形结构鳍部的过程中各步骤基体结构的示意图所示，本申请FinFET的制备方法中在衬底上制备具有倒T形结构的鳍部的步骤包括：
如图7a所示，首先在衬底10上形成第一掩膜21和第二掩膜22。其中，衬底10可以为单晶硅或多晶硅衬底，还可以为绝缘体上硅（SOI）,该衬底10中形成有源极和漏极（图中未示出）。在衬底10上形成第一掩膜21和第二掩膜22的步骤可以采用任意的方式，在形成第一掩膜21和第二掩膜22后，可以采用化学平坦化工艺使得两者的上表面齐平，当然，第一掩膜21和第二掩膜22也可以设置为不等高的形式。在一种优选实施方式中，可以通过先在衬底10上形成掩膜层20，形成如图8所示的基体结构，再通过刻蚀的方式去除部分掩膜层20至衬底，形成第一掩膜21和第二掩膜22。在操作过程中，第一掩膜21和第二掩膜22之间的间距优选为优选地，上述掩膜层20的厚度为掩膜层20的可选材料为氧化物硬掩膜，也可以是有机介质材料，例如正硅酸乙酯等。
如图7b所示，在图7a所示基体结构的基础上，在第一掩膜21和第二掩膜22之间形成高度低于第一掩膜21和第二掩膜22的第一预备层31；形成该第一预备层31的方式可以包括以下步骤：在由第一掩膜21、衬底10的裸露表面，以及第二掩膜22所围成空间内形成第一预备材料层，再通过刻蚀的方式去除部分该第一预备材料层的顶端，从而形成高度低于第一掩膜的第一预备层31。其中，形成第一预备材料层的步骤中可以通过物理气相沉积法（PVD）或化学气相沉积法（CVD）等方式沉积形成第一预备材料层。刻蚀去除部分该第一预备材料层的顶端的步骤中，刻蚀的方式可以采用湿法刻蚀工艺、干法刻蚀工艺或两者结合的工艺。该第一预备层31为所欲形成的鳍部中的一部分，其材料可以采用硅材料，也可以采用其他半导体材料，例如锗。该第一预备层31与第一掩膜21之间的高度差优选为只要保证所形成的第一预备层31的厚度不小于即可。
如图7c所示，在图7b中基体结构的基础上，在第一掩膜21高于第一预备层31的侧壁上形成第一侧壁层41，在第二掩膜22高于第一预备层31的侧壁上形成第二侧壁层42；形成该第一侧壁层41和第二侧壁层42的步骤可以通过多种方式实现。只要在所形成的结构中，该第一侧壁层41和第二侧壁层42与第一掩膜21和第二掩膜22的上表面齐平即可，这种齐平的结构可以通过化学平坦化工艺予以实现。
在本申请附图未示出的一种方式中，形成该第一侧壁层41和第二侧壁层42的步骤可以包括以下步骤：先在由第一掩膜21、第一预备层31的上表面、以及第二掩膜22所围成的空间内沉积形成侧壁层；再通过刻蚀的方法，刻蚀该侧壁层使第一预备层31的上表面部分裸露，以形成位于第一掩膜21侧壁上的第一侧壁层41和位于第二掩膜22侧壁上的第二侧壁层42。在本申请一种优选方式中，形成该第一侧壁层41和第二侧壁层42的步骤，还可以通过在第一掩膜21的侧壁、第一预备层31的裸露表面以及第二掩膜22的侧壁上形成连续的侧壁预备膜40，形成如图9所示的基体结构；然后通过刻蚀的方式刻蚀位于第一预备层31上表面上的侧壁预备膜40使第一预备层31的上表面部分裸露，以形成位于第一掩膜21侧壁上的第一侧壁层41和位于第二掩膜22侧壁上的第二侧壁层42。
该第一侧壁层41和第二侧壁层42可以采用的材料包括但不限于SiO2、SiN、SiCN、BN在实际操作中该第一侧壁层41和第二侧壁层42之间的间距优选为。如图7c所示，在图7b所示基体结构的基础上，在第一侧壁层41和第二侧壁层42之间形成第二预备层32；该第二预备层32与第一预备层31采用相同的工艺，相同的材料。在实际操作中，还可以通过先在由第一侧壁层41、第一预备层31的裸露表面，以及第二侧壁层42之间所围成的空间内形成第二预备材料层后，进一步通过刻蚀的方法，去除该第二预备材料层的部分顶端，进而形成该第二预备层的方式对第二预备层的高度进行调节。
如图7d所示，去除第一掩膜21、第二掩膜22、第一侧壁层41和第二侧壁层42，保留由第一预备层31和第二预备层32形成的具有倒T形结构的鳍部30既可。
本申请所提供的这种制备该具有倒T形结构部件的步骤，通过两次掩膜层的合理设置，不但减少了对倒T形结构的部件材料的浪费，而且降低了工艺的操作难度，使得该方法更适用于小型化，微型化半导体器件的制备要求，进而有利于生产制备小型化，微型化半导体器件。
在本申请主要是为了提高双栅极晶体管的电流驱动能力以及减少短沟道效应，提供了这种具有倒T形结构的鳍部（fin），即栅极的FinFET制备方法。考虑到为了减小半导体器件的面积，或其他目的，在半导体器件制备过程中除栅极结构外，其他部件也可能优选采用倒T形结构，为此，在本申请所提供的方法不仅适用于FinFET中具有倒T形结构的fin（鳍部，即栅极）的制备，同时，还适用于半导体器件中其他具有倒T形结构的部件的制备。
以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种FinFET的制备方法，包括提供衬底以及在所述衬底上制备具有倒T形结构的鳍部的步骤，其特征在于，所述制备具有倒T形结构的鳍部的步骤包括：
在所述衬底上形成第一掩膜和第二掩膜；
在所述第一掩膜和第二掩膜之间形成高度低于所述第一掩膜和第二掩膜的第一预备层；
在所述第一掩膜高于所述第一预备层的侧壁上形成第一侧壁层，在所述第二掩膜高于所述第一预备层的侧壁上形成第二侧壁层；
在所述第一侧壁层和所述第二侧壁层之间形成第二预备层；以及
去除所述第一掩膜、第二掩膜、第一侧壁层、第二侧壁层，形成所述具有倒T形结构的鳍部。
2.根据权利要求1所述的制备方法，其特征在于，形成第一掩膜和第二掩膜的步骤包括：
在所述衬底上形成掩膜层；以及
刻蚀去除部分所述掩膜层至衬底，形成所述第一掩膜和所述第二掩膜。
3.根据权利要求1所述的制备方法，其特征在于，形成所述第一预备层的步骤包括：
在由所述第一掩膜、衬底的裸露表面，以及第二掩膜所围成的空间内形成第一预备材料层；以及
刻蚀去除所述第一预备材料层的部分顶端，形成所述第一预备层。
4.根据权利要求1所述的制备方法，其特征在于，形成所述第一侧壁层和所述第二侧壁层的步骤包括：
在由所述第一掩膜、第一预备层的上表面、以及第二掩膜所围成的空间内沉积形成侧壁层；
刻蚀去除所述侧壁层使所述第一预备层的上表面部分裸露，形成位于所述第一掩膜侧壁上的第一侧壁层和位于第二掩膜侧壁上的第二侧壁层。
5.根据权利要求1所述的制备方法，其特征在于，形成所述第一侧壁层和所述第二侧壁层的步骤包括：
在所述第一掩膜的侧壁、第一预备层的裸露表面以及第二掩膜的侧壁上形成连续的侧壁预备膜；
刻蚀位于所述第一预备层上表面上的所述侧壁预备膜使所述第一预备层的上表面部分裸露，形成位于所述第一掩膜侧壁上的第一侧壁层和位于第二掩膜侧壁上的第二侧壁层。
6.根据权利要求1所述的制备方法，其特征在于，形成所述第二预备层的步骤还包括：
在由所述第一侧壁层、第一预备层的裸露表面，以及第二侧壁层之间所围成的空间内形成第二预备材料层；
刻蚀去除所述第二预备材料层的部分顶端，形成所述第二预备层。
7.根据权利要求1所述的制备方法，其特征在于，所述第一掩膜和第二掩膜的材料为氧化物硬掩膜或有机介质材料掩膜。
8.根据权利要求1所述的制备方法，其特征在于，所述第一侧壁层和第二侧壁层的材料为SiO2、SiN、SiCN或BN。
9.根据权利要求1所述的制备方法，其特征在于，所述第一预备层和所述第二预备层的材料为半导体材料。
10.根据权利要求9所述的制备方法，其特征在于，所述第一预备层和所述第二预备层的材料为硅或锗。
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| CN101771046A (zh) * | 2008-12-29 | 2010-07-07 | 台湾积体电路制造股份有限公司 | 具有倒t形鳍片多重栅晶体管的集成电路结构及形成方法 |
-
2013
- 2013-05-30 CN CN201310210912.7A patent/CN104217946A/zh active Pending
Patent Citations (4)
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