TWI524433B - 積體電路及製造具有包覆非平面電晶體結構之積體電路的方法 - Google Patents
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Description
本發明之技術領域大致係關於積體電路及用於製造積體電路的方法，並且更尤指積體電路及用於製造具有非平面電晶體結構以及覆蓋在非平面電晶體結構上之包覆層之積體電路的方法。
對比於習知的平面金屬氧化物半導體場效電晶體(MOSFET)，多閘極電晶體將兩個或多個閘極併入單一裝置內。相對於單閘極電晶體，多閘極電晶體減少關閉狀態(off-state)的漏電流、增加開通狀態(on-state)的電流、以及降低整體功耗。具有非平面形貌的多閘極裝置也傾向於比習知平面電晶體更小型化(compact)，從而能達到更高的裝置密度。
普遍稱為「鰭型場效電晶體(finFET)」之非平面、多閘極電晶體的一種已知類型包括形成於半導體基底上的兩個或多個平行鰭部(「鰭部結構(fin structure)」)。鰭部結構沿著介於共用源極與汲極電極之間的第一軸延伸。在習知的finFET製造中，形成鰭部結構的結晶半導體材料係經配置而使得鰭部結構朝第一
軸向延伸之側壁平行於結晶材料的(110)平面，而鰭部結構的上表面(upper surface)則平行於結晶材料的(100)平面。
FinFET還包括覆於鰭部結構上而形成並且沿著大致垂直於第一軸之第二軸延伸的至少一個導電閘極結構。源極和汲極區係形成於閘極結構之對立側上的各鰭部結構中。閘極延伸越過並且覆於鰭部上方，以致閘極的中介區(intermediate region)保形覆蓋(conformally overlay)在各鰭部結構的三個表面(亦即，各鰭部的上表面、第一側壁表面、以及第二對立側壁表面)上。由於閘極結構在三個表面上圍繞鰭部結構，finFET實質具有三個控制通過鰭部結構或通道區之電流的閘極。這三個閘極提供三個供電氣信號行進的通道，因此，相較於習知的平面電晶體，有效地提高每個單位表面面積的導電率。
儘管提供上述優點，finFET及其它非平面多閘極裝置(例如triFET)由於其獨一形貌而有點難以製造，在先進技術節點尤其如此。由於習知的內埋式SiGe體積於各技術節點減小，所以一項特殊難題是於縮小的閘極間距(pitch)取得高PFET遷移率。
有可能使用如矽鍺(SiGe)之類的磊晶包覆層以形成用以提供高PFET遷移率的通道材料。然而，儘管容易將包覆材料的磊晶沉積併入平面電晶體結構的處理，但此種製程因習知其鰭部側壁表面處於(110)平面而仍對非平面電晶體帶來缺點。(110)平面中表面上之包覆材料的磊晶沉積會導致整個原始矽鰭部上形成具有非均勻厚度的刻面包覆層(faceted cladding layer)。菱形包覆層之厚度的非均勻性會為裝置效能帶來不利影響。
因此，希望提供積體電路及用於製造具有改良型非平面電晶體結構之積體電路的方法。還有，希望提供積體電路及用於製造具有均勻包覆層之積體電路的方法。此外，配合附圖及前述技術領域與先前技術，經由後續的實施方式及所附申請專利範圍，其它期望特徵及特性將明顯可知。
提供的是積體電路及用於製造積體電路的方法。在一個示例性具體實施例中，本方法蝕刻半導體基底以形成具有側壁的非平面電晶體結構。本方法包括沿著非平面電晶體結構的側壁沉積犧牲襯墊。另外，約束材料係沉積覆蓋在半導體基底上並且鄰近犧牲襯墊。本方法包括移除至少一部分犧牲襯墊以及在非平面電晶體結構之側壁與約束材料之間形成空隙。
根據另一個具體實施例，提供一種方法以供製造積體電路。此用於製造積體電路的方法包括提供半導體基底以及形成覆蓋在半導體基底上以及具有側壁的非平面電晶體結構。另外，本方法包括形成鄰近側壁的包覆層以及將包覆層限制為具有均勻厚度的形狀。
在另一個具體實施例中，提供的是一種積體電路。本積體電路包括半導體基底以及覆蓋在半導體基底上的非平面電晶體結構。非平面電晶體結構係形成自結晶半導體並且包括與(110)平面平行的側壁。積體電路還包括鄰近非平面電晶體結構側壁具有實質均勻厚度之磊晶包覆材料所形成的側通道區。
10‧‧‧積體電路
12‧‧‧半導體基底
13‧‧‧平面
14‧‧‧上包覆層
16‧‧‧遮罩層
20‧‧‧非平面電晶體結構、鰭部
22‧‧‧凹面
24‧‧‧凹槽
26‧‧‧側壁
28‧‧‧頂部表面
30‧‧‧犧牲襯墊
32‧‧‧厚度
40‧‧‧約束材料
42‧‧‧距離
44‧‧‧曝露部位
48‧‧‧選擇深度
50‧‧‧空隙
54‧‧‧箭號
56‧‧‧表面
60‧‧‧側包覆層
62‧‧‧箭號
70‧‧‧側通道區
72‧‧‧上通道區
74‧‧‧通道區結構
將配合底下附圖說明的是積體電路及用於製造具有
包覆型非平面電晶體結構之積體電路之方法的具體實施例，其中相稱的元件符號代表相同的元件，以及其中：第1至7圖是根據本文各個具體實施例，具有包覆型非平面電晶體結構之積體電路之一部分的剖面圖，以及用於製造具有包覆型非平面電晶體結構之積體電路的方法步驟。
底下的實施方式本質上僅屬於示例，並且用意不在於限制本文所請求保護之積體電路或用於製造積體電路之方法的各個具體實施例。此外，無意受限於前述技術領域、先前技術或發明說明中、或下文實施方式中所呈現的任何明示或暗示之理論。
本文所述積體電路及用於製造具有包覆型非平面電晶體結構之積體電路的方法避免習知平面結構製程在應用於非平面結構時所面對到的問題。例如，本文所述之積體電路及用於製造積體電路的方法避免形成覆蓋在非平面電晶體結構上的刻面及非均勻包覆層。具體而言，對於習知取向的半導體基底，已觀察到的是，非平面結構側壁上如矽鍺之類之包覆材料的磊晶沉積會導致形成厚度可變的「菱形」層。傳統上，具有(100)頂部平面的半導體基底或晶圓係於晶圓的邊緣形成有凹口以用於對準加工機(processing machines)。非平面電晶體結構在處理期間係形成於與凹口對準或呈垂直的晶圓之頂部上。因此，習知形成的非平面電晶體結構係設有(110)平面中的側壁及(100)平面中的頂部表面。
由於非平面半導體結構上之磊晶層生長期間對於不同的半導體平面有不同的生長速率，所以包覆材料的磊晶沉積形成厚度可變的「菱形」層。對於具有(110)側壁的矽鰭部，(111)平
面會限制磊晶生長並且導致刻面形成(faceting)。由於非平面電晶體結構在(110)平面中形成有側壁時載體遷移率係最佳化，故無法藉由對不同平面重新對準非平面電晶體結構來克服厚度非均勻性而無效能缺點。為了避免磊晶包覆層的非均勻性，本文所考量的是，包覆材料係侷限成在磊晶沉積製程期間具有均勻厚度的形狀。
第1至7圖根據示例性具體實施例描述積體電路及用於製造積體電路的方法。積體電路之設計與組成的各個步驟係眾所周知，所以，為了簡單起見，許多習知步驟在此將僅簡述或完全省略而不提供已知製程的細節。另外，注意到的是，積體電路包括不同數量的組件，並且圖文(illustrations)所示的單一組件可能代表多個組件。
在第1圖的示例性具體實施例中，一種用於製造積體電路10的方法包括提供具有習知上(100)平面13的半導體基底12。半導體基底12較佳是形成自如矽之類的半導體材料，包括通常用於半導體產業中相對純的矽材料以及與鍺及諸如此類其它元素摻和的矽。或者，可將半導體基底12實現為鍺、砷化鎵、及諸如此類，或半導體基底12可包括不同半導體材料構成的層件。半導體基底12可實現成主體矽或絕緣體上覆矽(SOI)晶圓。
在第1圖的示例性製程中，形成上包覆層14覆蓋在半導體基底12上。如本文所用者，只要底層具有半導體晶格，「覆蓋(overlying)」層即可直接置於底層(underlying layer)上或間接置於底層上方。在示例性具體實施例中，於半導體基底12上形成上包覆層14。示例性上包覆層14的厚度可磊晶沉積為大約3奈米(nm)
到大約5奈米。儘管任何適用的包覆材料都可用於形成上包覆層14，但在示例性具體實施例中，包覆材料為矽鍺(SiGe)。另外，可視需要沉積及使用上包覆層14。具體而言，連同在鰭部結構側壁上形成包覆層，上包覆層14的沉積在鰭部結構的所有三個表面上提供包覆結構，亦即，上包覆層14在鰭部結構的頂部表面上提供包覆結構。然而，在某些具體實施例中，包覆結構在鰭部結構的側壁上可能僅包括包覆層。因此，在那些具體實施例中可能沒有上包覆層14。
第1圖還描述覆蓋在上包覆層14上之遮罩層16的視需要形成(optional formation)。儘管第1至6圖描述使用遮罩層16之具體實施例，但其它具體實施例仍可不予以包括，如底下參閱第5圖所述。另外，遮罩層16可選自適用於遮罩的任何材料，如底下參閱第5圖所揭露者；然而，用於形成遮罩層16的示例性材料為氧化矽。用於沉積氧化矽遮罩層16的示例性製程為電漿增強型化學氣相沉積法(PECVD)。在示例性具體實施例中，遮罩層16係形成有大約10奈米的厚度。
在第2圖中，如鰭部結構之類的非平面電晶體結構20係形成覆蓋在半導體基底12上。在第2圖的示例性具體實施例中，非平面電晶體結構20係形成自半導體基底12的半導體材料。具體而言，蝕刻製程使部分半導體基底12凹陷(並且移除上包覆層14以及遮罩層16的覆蓋部位)以形成凹槽24和半導體基底12中的凹面22。因此，由於鰭部20對準基底12的<110>凹口，所以各非平面電晶體結構20係形成具有呈(110)表面取向的對立側壁26。儘管可使用任何適用製程以形成非平面電晶體結構20，
但示例性具體實施例使用的是側壁影像轉移(SIT)製程。此製程係周所眾知而不在此多作描述。
請參閱第3圖，犧牲襯墊30係沉積覆蓋在非平面電晶體結構20以及半導體基底12的凹陷表面22上。如圖所示，示例性犧性襯墊30係藉由例如化學氣相沉積法而保形沉積，並且沿著側壁26以及曝露之頂部表面28形成(其若有用到則屬於遮罩層16的、若有用到則屬於上包覆層14的、或屬於非平面電晶體結構20的)。在示例性具體實施例中，犧牲襯墊30係形成自氮化矽，但也可使用其它適用材料。示例性犧牲襯墊30係形成具有均勻厚度，係以箭號32標示，其等於上包覆層14的厚度，如大約3奈米到大約5奈米。示例性保形沉積製程為化學氣相沉積法(CVD)。
在形成犧牲襯墊30後，約束材料40係沉積覆於第4圖中部分完成的積體電路10上。選用示例性約束材料40使得可在第5圖中所述處理期間選擇性地蝕刻犧牲襯墊30，但不蝕刻約束材料。因此，約束材料40的選擇可取決於形成犧牲襯墊30的材料以及蝕刻犧牲襯墊30所選擇的製程。在包括有氮化矽犧牲襯墊30的示例性具體實施例中，約束材料40可為氧化矽並且可藉由化學氣相沉積法予以沉積。
可沉積約束材料40以填充介於非平面電晶體結構20之間的凹槽24(示於第2圖)並且形成位於犧牲襯墊30覆蓋在非平面電晶體結構20上之部位上面的覆蓋層(overburden)。在第4圖中，例如藉由化學機械平整化或研磨(CMP)製程移除約束材料40在犧牲襯墊30上面的任何部位。如箭號42所指，由於距離42
等於犧牲襯墊30的厚度32(示於第3圖)，所以約束材料40形成在偏離各非平面電晶體結構20之側壁26的均勻距離處。
在第5圖中，進行蝕刻製程以沿著各側壁26曝露非平面電晶體結構20的一部分44。具體而言，移除犧牲襯墊30鄰近側壁26的一部分。在第5圖的具體實施例中，將犧牲襯墊30鄰近側壁26的所有部位都移除至雙頭箭號48所指的選擇深度。示例性蝕刻製程是以熱磷酸溶液進行的濕蝕刻。此蝕刻劑由於對氮化矽的移除有選擇性，故可用在犧牲襯墊30為氮化矽以及遮罩層16為氧化矽時。其它具體實施例可使用不腐蝕上包覆層14的蝕刻劑。在此具體實施例中，製程可不需要遮罩層16。蝕刻製程可使用其它濕蝕刻劑或乾蝕刻製程以移除一部分犧牲襯墊30。
如第5圖所示，犧牲襯墊30這部分的移除導致非平面電晶體結構20沿著各側壁26之曝露部位44的鄰近處形成空隙50。若有使用，空隙50也沿著側壁26鄰近上包覆材料14及遮罩層16。如箭號54所指，各空隙50的寬度等於約束材料40與側壁26之間的距離42(示於第4圖)並且等於犧牲襯墊30的厚度32(示於第3圖)。另外，在第5圖的示例性具體實施例中，由於各空隙50係被側壁26以及被約束材料40平行於側壁26的表面56圍住，故各空隙50可視為具有實質矩形的形狀。
在第6圖中，沿著各側壁26，非平面電晶體結構20的曝露部位44上，各空隙50中形成側包覆層60。在示例性具體實施例中，形成側包覆層60的材料與形成上包覆層14的材料相同。例如，層件14及60兩者都可為SiGe。
用於形成側包覆層60的示例性製程為側壁26之曝
露部位44上的磊晶生長。隨著側包覆層60生長，磊晶材料形成菱形的傾向係受到空隙50的形狀所抑制。具體而言，磊晶材料自側壁26的曝露部位44橫向朝外生長直到其接觸約束材料40的表面56。接著，其無法再進一步橫向生長。所以，如箭號62所指，各側包覆層60係受到約束材料40而侷限成均勻厚度，其等於：犧牲襯墊30的厚度32(第3圖所示)、側壁26與約束材料40之間的距離42(第4圖所示)、以及空隙50的寬度54(第5圖所示)。可安排磊晶沉積製程的時間，使得側包覆層60以均勻方式符合並且融合上包覆層14，並使得側包覆層60不會生長高於上包覆層14。
在第7圖中，在示例性具體實施例中，移除遮罩層16(若有使用)以及至少一部分約束材料40。可利用對遮罩層16(若有使用)及約束材料40有選擇性的蝕刻劑進行移除製程。為了簡化蝕刻製程，示例性具體實施例對遮罩層16和約束材料40兩者使用相同材料，如氧化矽。對於將氮化矽用於犧牲襯墊30的此具體實施例而言，第7圖中使用的蝕刻劑可為氫氟酸溶液。也可使用對遮罩層16(若有使用)及約束材料40有選擇性的乾蝕刻製程。在形成第7圖之部分完成的積體電路10後，可進行進一步典型處理，如用於閘極形成、接觸形成及對互連結構連接的習知處理。
如上所提及第7圖所示者，提供的是積體電路10的一部分。積體電路10的這部分包括半導體基底12及覆蓋在半導體基底12上的非平面電晶體結構20。非平面電晶體結構20係形成自具有(100)上平面及(110)平面中之側壁的結晶半導體材料。如
圖所示，側通道區70係藉由鄰近非平面電晶體結構20之側壁26的磊晶側包覆層60而形成。另外，各磊晶側包覆層60都具有實質均勻的厚度62(示於第6圖)。上通道區72係藉由鄰近非平面電晶體結構20之上表面的磊晶上包覆層14而形成。包覆層14及60形成通道區結構74並且提供非平面電晶體結構20用的通道材料。
本文所述之積體電路及用於製造積體電路的方法提供含有均勻之包覆層的非平面電晶體結構。如上所述，磊晶包覆材料在形成期間係由約束材料侷限成均勻厚度。約束材料在藉由保形犧牲層形成期間係依次均勻偏離非平面電晶體結構的側壁。藉由本文中充當非平面電晶體結構用之通道材料的厚度均勻之包覆材料，非平面電晶體結構呈現均勻的閾值電壓、高載體遷移率以及可預測且改善的電晶體裝置效能。
儘管已在前述實施方式中呈現至少一個示例性具體實施例，應了解仍存在大量變化。也應了解本文所述的示例性具體實施例用意不在於以任何方式限制所主張專利標的(subject matter)之範疇、利用性、或組構(configuration)。反而，前述實施方式將提供所屬領域的技術人員便利的藍圖(roadmap)以供實現所述的具體實施例。應理解可在元件功能及配置(arrangement)施作各種變更而不脫離申請專利範圍所界定的範疇，申請專利範圍包括本專利申請案在申請時的已知均等件及可預測均等件。
10‧‧‧積體電路
12‧‧‧半導體基底
14‧‧‧上包覆層
20‧‧‧非平面電晶體結構、鰭部
26‧‧‧側壁
60‧‧‧側包覆層
70‧‧‧側通道區
72‧‧‧上通道區
74‧‧‧通道區結構
Claims (20)
- 一種用於製造積體電路的方法，包含：提供半導體基底；蝕刻該半導體基底以形成具有側壁的非平面電晶體結構；沿著該非平面電晶體結構的該等側壁沉積犧牲襯墊；沉積覆蓋在該半導體基底上並且鄰近該犧牲襯墊的約束材料；移除至少一部分該犧牲襯墊並且在該非平面電晶體結構的該等側壁與該約束材料之間形成空隙；以及在該空隙中磊晶生長包覆層。
- 如申請專利範圍第1項所述的方法，其中：提供半導體基底包含提供具有(100)平面與<110>凹口的結晶半導體基底；以及蝕刻該半導體基底包含蝕刻該半導體基底以形成具有平行於(110)平面之側壁的該非平面電晶體結構。
- 如申請專利範圍第1項所述的方法，其中：移除至少一部分該犧牲襯墊並且在該非平面電晶體結構之該等側壁與該約束材料之間形成空隙包含形成具有實質均勻寬度的空隙，以及在該空隙中磊晶生長包覆層包含磊晶生長具有實質均勻厚度的包覆層。
- 如申請專利範圍第1項所述的方法，其中，在該空隙中磊晶生長包覆層包含磊晶生長由該等側壁及該約束材料所圍住的包覆層。
- 如申請專利範圍第1項所述的方法，其中，在該空隙中磊晶沉積包覆層包含在該空隙中磊晶沉積矽鍺(SiGe)。
- 如申請專利範圍第1項所述的方法，還包含於蝕刻該半導體基底以形成具有側壁的非平面電晶體結構前沉積覆蓋在該半導體基底上的上包覆層。
- 如申請專利範圍第1項所述的方法，還包含在蝕刻該半導體基底以形成具有側壁的非平面電晶體結構前沉積覆蓋在該半導體基底上的上包覆層，其中：沉積犧性襯墊包含沿著該上包覆層的側壁沉積犧牲襯墊；移除至少一部分該犧牲襯墊包含在該非平面電晶體結構和該上包覆層之該等側壁與該約束材料之間形成空隙；以及在該空隙中磊晶沉積包覆層包含磊晶沉積該非平面電晶體結構和該上包覆層之該等側壁與該約束材料所圍住的包覆層。
- 如申請專利範圍第1項所述的方法，還包含：在蝕刻該半導體基底以形成具有側壁的非平面電晶體結構前沉積覆蓋在該半導體基底上的上包覆層，其中，沉積犧牲襯墊包含沉積覆蓋在該上包覆層上的犧牲襯墊；以及平整化該約束材料以自覆蓋在該上包覆層上之該犧牲襯墊之上移除該約束材料，其中，移除至少一部分該犧牲襯墊包含移除覆蓋在該上包覆層上的該犧牲襯墊。
- 一種用於製造積體電路的方法，包含：提供半導體基底；形成覆蓋在該半導體基底上並且具有側壁的非平面電晶 體結構；形成鄰近該等側壁的包覆層同時將該包覆層侷限成具有均勻厚度的形狀。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層並且將該包覆層侷限成具有均勻厚度的形狀包含：形成鄰近該等側壁而具有與該均勻厚度實質相等之均勻寬度的空隙；以及以該包覆層填充該空隙。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層並且將該包覆層侷限成具有均勻厚度的形狀包含：沉積覆蓋在該半導體基底上並且以實質等於該均勻厚度之均勻距離偏離該等側壁的約束材料；以及在該等側壁與該約束材料之間沉積該包覆層。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層並且將該包覆層侷限成具有均勻厚度的形狀包含：沉積覆蓋在該半導體基底上的約束材料；在該等側壁與該約束材料之間形成空隙，其中，該空隙具有實質等於該均勻厚度的均勻寬度；以及以該包覆層填充該空隙。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層並且將該包覆層侷限成具有均勻厚度的形狀包含：沿著該非平面電晶體結構的該等側壁沉積犧牲襯墊；以及移除一部分該犧牲襯墊並且形成鄰近該非平面電晶體結構之該等側壁的空隙，其中，該空隙具有實質等於該均勻厚度 的均勻寬度；以及以該包覆層填充該空隙。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層並且將該包覆層侷限成具有均勻厚度的形狀包含：沿著該非平面電晶體結構的該等側壁沉積犧牲襯墊並且具有等於該均勻厚度的均勻襯墊厚度；以及將該犧性襯墊全部移除至所選擇深度並且形成鄰近該非平面電晶體結構之該等側壁的空隙；以及以該包覆層填充該空隙。
- 如申請專利範圍第9項所述的方法，其中，形成覆蓋在該半導體基底上的非平面電晶體結構包含在具有具<110>凹口之(100)平面的結晶半導體基底上形成非平面電晶體結構，其中，該等側壁與(110)平面平行。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層包含在該等側壁上磊晶沉積包覆層。
- 如申請專利範圍第9項所述的方法，其中，形成鄰近該等側壁的包覆層包含在該等側壁上磊晶沉積應變半導體材料。
- 如申請專利範圍第9項所述的方法，還包含於形成該非平面電晶體結構前沉積覆蓋在該半導體基底上的上包覆層，其中：形成覆蓋在該半導體基底上的非平面電晶體結構包含對該上包覆層形成側壁；以及形成包覆層包含形成鄰近該非平面電晶體結構和該上包覆層之該等側壁的包覆層。
- 一種積體電路，包含： 結晶半導體材料形成之半導體基底，包括形成在該半導體基底中的凹槽之間定義的鰭狀結構；其中該鰭狀結構包括與(110)平面平行之側壁的非平面電晶體結構；以及藉由鄰近該鰭狀結構之該等側壁具有實質均勻厚度的磊晶包覆材料形成的側通道區。
- 如申請專利範圍第19項所述的積體電路，其中，每個側壁具有下區域和上區域，其中，由磊晶包覆材料形成的該側通道區與該鰭狀結構的該側壁的該上區域直接接觸，並且其中該積體電路還包括直接接觸該鰭狀結構的該側壁的該下區域之電介質襯墊。
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