WO2014121752A1 - 多栅鳍式场效应管的制备方法 - Google Patents

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WO2014121752A1
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gate
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赵静
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华为技术有限公司
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes

Definitions

  • Embodiments of the present invention relate to semiconductor technology, and more particularly to a method of fabricating a multi-gate fin field effect transistor. Background technique
  • Fin Field-Effect Transistor is an emerging Field Effect Transistor (FET). It has the advantages of small device, high gate control capability and low power consumption, and is compatible with existing silicon processes, and is widely used in various ICs.
  • the FinFET method is to form a gate material on a substrate, grow a gate material on the substrate, and then etch the gate material to form a gate pattern by a patterning process such as photolithography to complete the gate preparation.
  • a patterning process such as photolithography to complete the gate preparation.
  • the patterning process used in the method is limited by the precision of the patterning process, causing the gate electrode to be aligned with the center position of the fin along the length direction, thereby causing the series resistance between the drain and the source to be unbalanced, resulting in leakage.
  • the extreme current is unstable, which seriously affects the stability of the FinFET device. Summary of the invention
  • Embodiments of the present invention provide a method for fabricating a multi-gate fin field effect transistor to achieve series resistance balance between a drain and a source, to stabilize a drain current, and to ensure device performance of the FinFET.
  • an embodiment of the present invention provides a method for fabricating a multi-gate fin field effect transistor, including: forming a channel layer and a gate dielectric layer on a substrate;
  • a source drain is formed on the substrate.
  • the substrate is a silicon substrate on a deep depletion channel substrate or a fully depleted insulating substrate.
  • the forming the channel layer on the substrate comprises: forming a first silicon layer and a second silicon layer by using an epitaxial process on the substrate as the channel Floor.
  • the crystal orientation of the substrate is ⁇ 100>.
  • the amorphous silicon layer is formed on the substrate, and the amorphous silicon layer is etched by an etching process, and the forming the at least one fin comprises:
  • An etch process is performed on the substrate to etch away the fin sidewalls to form an even number of fins, or an etch process is used to etch away the fin sidewalls and the outermost one of the fins to form an odd number of fins. article.
  • the fin sidewall and the fin satisfy the formula:
  • ⁇ is the spacing of adjacent fin sidewalls
  • the width of each of the fins is the width of the fin sidewall
  • the etching process of etching the first protective layer by an etching process is a selective etching process.
  • an embodiment of the present invention provides a method for preparing a multi-grid fin field effect transistor, including: Forming a channel layer and a gate dielectric layer on the substrate;
  • a source drain is formed on the substrate.
  • the substrate is a silicon substrate on a deep depletion channel substrate or a fully depleted insulating substrate.
  • the forming the channel layer on the substrate comprises: forming a first silicon layer and a second silicon layer by using an epitaxial process on the substrate as the channel Floor.
  • the crystal orientation of the substrate is ⁇ 100>.
  • an amorphous silicon layer is formed on the substrate, and the amorphous silicon layer is etched by an etching process, and forming at least one fin includes:
  • An etch process is performed on the substrate to etch away the fin sidewalls to form an even number of fins, or an etch process is used to etch away the fin sidewalls and the outermost one of the fins to form an odd number of fins. article.
  • the fin sidewall and the fin satisfy the formula:
  • n 2x W + W where is the spacing of adjacent fin sidewalls, for each of the fin widths, Ws ⁇ is the width of the fin side wall.
  • the first etching layer is etched by the etching process, and the etching is performed by etching the third protective layer by an etching process
  • the processes are all selective etching processes.
  • the first protective layer and the third protective layer are different materials.
  • the gate of the FinFET is formed by using an epitaxial process and an etching process, and the center position of the gate and the fin along the length direction is aligned to solve the drain and the source.
  • the problem of series resistance imbalance between the poles stabilizes the drain current and ensures the device performance of the FinFET.
  • FIG. 1 a to FIG. 1 g are process flow diagrams of a first embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention
  • FIG. 2 is a process flow diagram of a second embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention
  • FIG. 3 a to FIG. 3 e are process flow diagrams of a third embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention
  • FIGS. 5a to 5f are process flow diagrams of a fourth embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention.
  • FIG. 1a to FIG. 1G are process flow diagrams of a first embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention.
  • the method is applicable to fabricating a multi-gate FinFET.
  • the method of this embodiment may include:
  • Step 11 forming a channel layer and a gate dielectric layer on the substrate;
  • a channel layer 102 is formed on the substrate 101, and a gate dielectric layer 103 is formed on the channel layer 102.
  • the channel layer 102 may deposit a silicon layer on the substrate, form a channel region of the FinFET by ion implantation, or form a channel layer by ion implantation directly on the silicon substrate. 102, can be selected according to the actual process requirements.
  • the gate dielectric layer 103 may be grown on the channel layer 102 by a thermal oxidation process to form a gate dielectric, or may be formed on the channel layer 102 by a chemical vapor deposition (CVD) process.
  • the gate dielectric layer 103 is formed by depositing a high K material such as aluminum oxide ( ⁇ 1 ⁇ 3 ), but is not limited thereto.
  • Step 12 forming an amorphous silicon layer on the substrate, and etching the amorphous silicon layer by an etching process to form at least one fin;
  • FIG. 1b is a cross-sectional view along the XZ plane in the process of fabricating a multi-gate FinFET, and a deposition process is performed on the gate dielectric layer 103 to form an amorphous silicon layer, and an exposure mask is used to form a pattern.
  • the etch process forms at least one fin (Fin) 104, and the four fins are exemplified in the figure, but not limited thereto.
  • the process forms a first protective layer until a trench is formed at an intermediate position along the length of the at least one fin;
  • FIG. 1c is a cross-sectional view along the YZ plane in the process of fabricating a multi-gate FinFET
  • FIG. 1D is a top view of FIG. 1c, from the lining along the length direction of the at least one fin 104.
  • the first protective layer 105 is formed on the two sides of the bottom toward the middle (in the direction of the arrow in the figure) by an epitaxial process such as Selective Epitaxial Growth (SEG) process until the length along the at least one fin 104
  • SEG Selective Epitaxial Growth
  • the first protective layer 105 may be a protective material such as silicon dioxide or silicon nitride, but is not limited thereto.
  • the epitaxial process has the advantages of high process precision and strong controllability.
  • the size of the trench 106 can be precisely controlled, wherein the thickness of the trench 106, that is, the thickness of the first protective layer, can be preset by the thickness of the gate to be formed next; and the gate can be located in order to satisfy the next step.
  • the central position of the fin along the length direction requires that the first protective layer 105 extending from both sides of the substrate have the same process conditions to form the first protective layer 105 having the same size on both sides, and the trench 106 is located on the surface of the substrate.
  • the center position, as shown in Figure lc, and the width of the trench 106 is greater than or equal to the effective channel length of the FinFET to ensure gate control capability.
  • Step 14 forming a gate layer on the substrate, planarizing the gate layer to expose the first protective layer, and etching the first protective layer by an etching process to Forming a gate;
  • FIG. 1 is a cross-sectional view along the YZ plane in the process of fabricating a multi-gate FinFET
  • the electrode layer 107 has a thickness greater than the depth of the trench 106 to ensure that the gate thickness after the planarization process in the next step can meet the pre-design requirements.
  • the gate layer 107 is planarized to expose the first protective layer 105, and then the first protective layer 105 is etched away by an etching process to finally form a structure as shown in Fig.
  • planarization treatment may adopt a chemical mechanical polishing (CMP) process, but is not limited thereto.
  • CMP chemical mechanical polishing
  • the etching process may employ plasma etching, photo etching, or the like.
  • Step 15 Form a source and a drain on the substrate.
  • FIG. 1g is a cross-sectional view along the YZ plane in the process of fabricating a multi-gate FinFET, and the source region 108 and the drain region 109 may be formed by a process of ion implantation in a source/drain region on the substrate, but Other than this, the source and drain regions may be formed by other processes.
  • a passivation layer is deposited by a Complementary Metal Oxide Semiconductor (CMOS) process, a contact hole is etched, and metallization is performed to form a multi-gate FinFET.
  • the multi-gate FinFET may be an N-type FET or a P-type FET, which may be determined according to actual fabrication requirements.
  • the trench is formed by using the epitaxial first protective layer to achieve alignment between the gate and the fin in the longitudinal direction, thereby solving the problem of series resistance imbalance between the drain and the source, and making the drain The current is stable, ensuring the device performance of the FinFET.
  • the substrate may be a Deep Depleted Channel (DDC) substrate, which has the advantage that the DDC substrate can pass through CMOS process implementation; compared to traditional transistor technology, the substrate is a DDC substrate transistor, that is, DDC transistor is more conducive to low power operation, by reducing the threshold voltage by 50% (variation, DDC transistor can achieve 30% or More supply voltages are reduced while maintaining the same system clock speed and reducing overall leakage.
  • DDC transistors can increase the drive current by more than 10%.
  • the substrate may also be a silicon (Fully Depleted Silicon-On-Insulator, FD-SOI) substrate on a fully depleted insulating substrate.
  • FD-SOI Silicon-On-Insulator
  • the advantage of this is that the FD-SOI substrate has a large current drive capability, a steep sub-threshold slope, a small short-channel effect, a narrow channel effect, and a complete elimination of warpage (Kink effect). )Etc.
  • the crystal orientation of the substrate is ⁇ 100>.
  • the advantage of this is that the ⁇ 100> crystal orientation can increase the mobility of electrons or holes in the substrate. Taking holes as an example, the hole mobility can be increased by 62%-78 with ⁇ 100> crystal orientation. %.
  • the etching process for etching the first protective layer by the etching process is a selective etching process.
  • the advantage of this is that the selective etching process can selectively etch the first protective layer without etching the gate layer material, thereby ensuring accurate etching of the first protective layer.
  • the gate layer pattern is not damaged, further ensuring that the gate and the fin are aligned in the center of the length direction, and the one-step mask process can be omitted, the process steps are reduced, and the process cost is reduced.
  • the width, ⁇ is the height of the fin, and is the width of the fin.
  • the width W of the trench along the length direction of the fin is the width of the trench 106 in FIG. 1c (marked in the figure), the height of the fin and the width of the fin ⁇ « "Refer to the height and width of the fins in Figure lb.
  • the advantage of this is that the width of the trench 106 can be accurately controlled to be greater than or equal to the effective channel length of the fabricated multi-gate FinFET, ensuring the gate width, ensuring The gate control capability of a multi-gate FinFET.
  • forming a channel layer on a substrate includes: on the substrate The first silicon layer and the second silicon layer are formed as the channel layer by an epitaxial process.
  • a first silicon layer 201 is formed on the substrate 101 by an epitaxial process, the first The silicon layer 201 is a silicon layer having an ion concentration.
  • the first silicon layer 201 may be a silicon layer having boron ions for performing a threshold voltage adjustment;
  • the second silicon layer 202 having an ion concentration is epitaxially grown.
  • the second silicon layer 202 may have a doping concentration of lxl0 15 cm - 3 ⁇ lxl0 16 cm - 3 .
  • the epitaxial thickness may be 0.3 ⁇ -0.5 ⁇ , but not limited thereto.
  • the first silicon layer 201 and the second silicon layer 202 constitute the channel layer 102.
  • a series of problems such as rough interface, high lattice damage, and low activation rate caused by channel formation by the ion implantation process are solved by growing the channel layer by epitaxial process.
  • a thin sacrificial layer may be disposed between the first silicon layer and the second silicon layer, and the sacrificial layer may be a protective material such as silicon dioxide.
  • the advantage of this is that it can ensure the uniformity of doping of the channel layer and improve the channel conductivity of the FinFET.
  • FIG. 3a to 3e are process flow diagrams of a third embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention.
  • an amorphous silicon layer is formed on the substrate.
  • etching the amorphous silicon layer by an etching process, and forming at least one fin comprises:
  • Step 31 forming a second protective layer on the substrate by an epitaxial process, and etching the second protective layer by a patterning process to form a fin pattern;
  • FIG. 3a is a cross-sectional view along the XZ plane in the process of fabricating the multi-gate FinFET, and a second protective layer is epitaxially formed on the substrate on which the gate dielectric layer 103 is formed, and is patterned by a patterning process.
  • the second protective layer forms a fin pattern 301 as shown in FIG. 3a.
  • the patterning process etching may be etched by a mask, such as photolithography, plasma etching, etc., but not limited thereto.
  • Step 32 forming a fin sidewall layer by using an epitaxial process on the substrate, etching the fin sidewall layer by an anisotropic etching process, and etching the a fin pattern to form a fin sidewall;
  • FIG. 3b and FIG. 3c are cross-sectional views along the XZ plane in the process of fabricating a multi-gate FinFET, on which the epitaxial fin sidewall layer 302 is anisotropically applied.
  • Etching process etches the fin sidewall layer 302, leaving the fin sidewall layer 302 material at the sidewall of the fin pattern 301, and etching it by an etching process such as selective etching
  • the fin pattern 301 but not limited thereto, only the fin sidewall layer 302 material at the sidewall of the fin pattern 301 is left on the surface of the gate dielectric layer 103, that is, the fin side Wall 303.
  • the anisotropic etching process is an etching method exhibiting different etching rates along different crystallographic planes.
  • the utility model has the advantages of high level of process development, precise control of structural geometry, and the like, and is used in a manufacturing process with high precision; the anisotropic etching may be dry anisotropic etching or The wet anisotropic etching can be determined according to the actual fabrication process.
  • Step 33 forming an amorphous silicon layer by epitaxial process on the substrate, and etching the amorphous silicon layer by an anisotropic etching process;
  • FIG. 3d and FIG. 3e are cross-sectional views along the XZ plane in the process of fabricating a multi-gate FinFET, on which an amorphous silicon layer 304 is epitaxially grown, and anisotropy is used.
  • the amorphous silicon layer 304 is etched by an etching process to form amorphous silicon at only the sidewall of the fin sidewall 303 as shown in FIG. 3e.
  • Step 34 etching the fin sidewall on the substrate by an etching process to form an even number of fins, or etching the fin sidewall and the outermost fin by an etching process to form An odd number of fins.
  • an etching process is performed on the substrate, and the fin sidewall 303 is etched away by a selective etching process.
  • An even number of fins 104 are formed, such as four fins 104 in FIG. 1b; if an odd number of fins 104 are to be formed, the fin sidewalls 303 are etched away by etching on the substrate. Then, the outermost one of the fins 104 is etched away to form an odd number of fins 104.
  • the multi-fin strips are precisely grown by using a triple epitaxial process to achieve precise control of the fin size, and the channel control capability of the FinFET is improved.
  • the fin sidewall and the fin satisfy the formula:
  • FIG. 4 is a partial enlarged view of a third embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention.
  • four fins 104 are taken as an example to ensure that the fins 104 are equally spaced.
  • the spacing between the two fins 104 must be the same as the width of the fin sidewall 303, ie
  • Embodiment 4 5a to 5f are process flow diagrams of a fourth embodiment of a method for fabricating a multi-gate fin field effect transistor according to the present invention.
  • the method is applicable to fabricating a multi-gate FinFET.
  • the method of this embodiment may include:
  • Step 51 forming a channel layer and a gate dielectric layer on the substrate;
  • step 51 in this embodiment is similar to the process implementation process of step 11, and will not be described again here.
  • Step 52 forming an amorphous silicon layer on the substrate, and etching the amorphous silicon layer by an etching process to form at least one fin;
  • step 52 in this embodiment is similar to the process implementation process of step 12, and details are not described herein again.
  • Step 53 forming a gate layer on the substrate, planarizing the gate layer, and forming a first protective layer by epitaxial process from the two sides of the substrate to the middle of the fin length until the edge An intermediate position in the longitudinal direction of the at least one fin forms a groove;
  • FIG. 5a is a cross-sectional view along the XZ plane in the process of fabricating the multi-gate FinFET
  • FIG. 5b is a cross-sectional view along the YZ plane in the process of fabricating the multi-gate FinFET, on the substrate.
  • Step 54 Form a third protective layer on the substrate, planarize the third protective layer to expose the first protective layer, and etch away the first protective layer by an etching process ;
  • FIGS. 5c and 5d are cross-sectional views along the YZ plane in the process of fabricating a multi-gate FinFET, on which a third protective layer 501 is formed by, for example, a CVD process.
  • the planarization process of the CMP process exposes the first protective layer 105, and then the first protective layer 105 may be etched by an etching process such as plasma etching or photolithography to form the structure shown in FIG. 5d.
  • Step 55 etching the exposed gate layer by an anisotropic etching process, and etching the third protective layer by an etching process to form a gate electrode;
  • FIG. 5e is a cross-sectional view along the YZ plane in the process of fabricating the multi-gate FinFET
  • FIG. 5f is a cross-sectional view along the XZ plane of the structure diagram shown in FIG. 5e.
  • Step 56 Form a source and a drain on the substrate.
  • step 56 in this embodiment is similar to the process implementation process of step 15, and will not be described again here.
  • the trench is formed by using the epitaxial first protective layer to achieve alignment between the gate and the fin in the longitudinal direction, thereby solving the problem of series resistance imbalance between the drain and the source, and making the drain The current is stable, ensuring the device performance of the FinFET.
  • the substrate may be a Deep Depleted Channel (DDC) substrate, which has the advantage that the DDC substrate can be realized by a general conventional CMOS process; Compared with traditional transistor technology, a transistor with a DDC substrate as a DDC transistor is more advantageous for low-power operation. By reducing the threshold voltage by 50% (variation, DDC transistors can achieve 30% or more power supply voltage reduction). While maintaining the same system clock speed and reducing overall leakage, the DDC transistor can increase the drive current by more than 10% by increasing the carrier mobility of the channel.
  • DDC Deep Depleted Channel
  • the substrate may also be a silicon (Fully Depleted Silicon-On-Insulator, FD-SOI) substrate on a fully depleted insulating substrate.
  • FD-SOI Silicon-On-Insulator
  • the advantage of this is that the FD-SOI substrate has a large current drive capability, a steep sub-threshold slope, a small short-channel effect, a narrow channel effect, and a complete elimination of warpage (Kink effect). )Etc.
  • the crystal orientation of the substrate is ⁇ 100>.
  • the advantage of this is that the ⁇ 100> crystal orientation can increase the mobility of electrons or holes in the substrate. Taking holes as an example, the hole mobility can be increased by 62%-78 with ⁇ 100> crystal orientation. %.
  • the etching process of etching the third protective layer by etching the first protective layer and the etching process by using the etching process is Selective etching process.
  • the advantage of this is that the selective etching process can selectively etch the first protective layer and the third protective layer without etching the gate layer material, thereby ensuring accurate etching.
  • the first protective layer and the third protective layer simultaneously do not damage the gate layer pattern and the gate, further ensure alignment of the gate and the fin along the center of the length direction, and the mask process can be omitted, and the process steps can be reduced. And reduce the cost of the process.
  • the width, ⁇ is the height of the fin, is the width of the fin.
  • the width W of the trench along the length direction of the fin is the width of the trench 106 in FIG. 1c (marked in the figure), the height of the fin and the width of the fin ⁇ « "Refer to the height and width of the fins in Figure lb.
  • the advantage of this is that the width of the trench 106 can be accurately controlled to be greater than or equal to the effective channel length of the fabricated multi-gate FinFET, ensuring the gate width, ensuring The gate control capability of a multi-gate FinFET.
  • forming the channel layer on the substrate comprises: forming a first silicon layer and a second silicon layer as the channel layer by an epitaxial process on the substrate.
  • the specific process implementation is similar to that of the second embodiment, and details are not described herein again.
  • the advantage of this is that by using the epitaxial process to grow the channel layer, a series of problems such as interface roughness, high lattice damage, and low activation rate caused by the channel formed by the ion implantation process are solved.
  • a thin sacrificial layer may be disposed between the first silicon layer and the second silicon layer, and the sacrificial layer may be a protective material such as silicon dioxide. The advantage of this is that it can ensure the uniformity of doping of the channel layer and improve the channel conductivity of the FinFET.
  • an amorphous silicon layer is formed on the substrate, and the amorphous silicon layer is etched by an etching process, and forming at least one fin comprises: Forming a second protective layer by an epitaxial process, etching the second protective layer by a patterning process to form a fin pattern; forming a fin sidewall layer by using an epitaxial process on the substrate, Etching the fin sidewall layer by an etching process of an opposite polarity, and etching the fin pattern by an etching process to form a fin sidewall; forming an amorphous film on the substrate by an epitaxial process a crystalline silicon layer, and etching the amorphous silicon layer by an anisotropic etching process; etching the fin sidewalls on the substrate by an etching process to form an even number of fins, or using The etching process etches away the fin sidewall and the outermost one of the fins to form an odd number of fins.
  • the first protective layer and the third protective layer are different materials.
  • the third protective layer can be unaffected when the first protective layer is etched by a selective etching process, especially a maskless selective etching process, which ensures The protection of the gate layer and the reduction of process steps.
  • the fin sidewall and the fin satisfy the formula: wherein, the spacing of adjacent fin sidewalls, "for the width of each of the fins, The width of the fin sidewall.
  • the specific process is realized and the process shown in FIG. The process is similar and will not be described here.
  • the advantage of this is that the width and spacing of the fin sidewalls and fins can be pre-designed using the formula before making the multi-fin strips to ensure equal spacing of the multiple fins.

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Abstract

本发明实施例提供一种多栅鰭式场效应管FinFET的制备方法，包括：在衬底上形成沟道层和栅介质层；在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层形成至少一个鰭条；沿至少一个鰭条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鰭条长度方向的中间位置形成沟槽；在所述衬底上形成栅极层，对栅极层进行平坦化处理以露出第一保护层，并采用刻蚀工艺刻蚀掉第一保护层，以形成栅极；在所述衬底上形成源漏极。本发明实施例通过采用外延工艺和刻蚀工艺形成FinFET的栅极，实现栅极与鰭条沿长度方向的中心位置对齐，解决漏源之间的串联电阻不平衡的问题，保证FinFET的器件性能。

Description

多栅鳍式场效应管的制备方法
本申请要求于 2013年 02月 05 日 提交中 国专利局、 申请号为 201310046136.1 , 发明名称为 "多栅鰭式场效应管的制备方法" 的中国专利申 请的优先权， 其全部内容通过引用结合在本申请中。 技术领域
本发明实施例涉及半导体技术，尤其涉及一种多栅鰭式场效应管的制备方 法。 背景技术
随着集成电路（Integrated Circuit, 简称 IC )的广泛应用和快速发展， 鰭式 场效应管 （Fin Field-Effect Transistor, 简称 FinFET )作为一种新兴场效应管 ( Field Effect Transistor, 简称 FET ) , 由于其具有器件小、 栅控能力强和功耗 低等特点， 且与现有的硅工艺相兼容的优势， 被广泛应用到各类 IC中。
FinFET的制备方法的好坏直接影响着 FinFET的器件性能， 现有技术制备
FinFET的方法是在衬底上形成鰭条后，在衬底上生长栅极材料，再釆用如光刻 等构图工艺刻蚀栅极材料形成栅极图案， 完成栅极的制备。但该方法所釆用的 构图工艺由于受到构图工艺精度的限制，导致栅极^难与鰭条沿长度方向的中 心位置对齐，从而使漏极和源极之间的串联电阻不平衡，造成漏极电流不稳定， 严重影响 FinFET器件的稳定性。 发明内容
本发明实施例提供一种多栅鰭式场效应管的制备方法，以实现漏极和源极 之间的串联电阻平衡， 使漏极电流稳定， 保证 FinFET的器件性能。
第一方面， 本发明实施例提供一种多栅鰭式场效应管的制备方法， 包括： 在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至 少一个鰭条； 成第一保护层， 直至在沿所述至少一个鰭条长度方向的中间位置形成沟槽； 在所述衬底上形成栅极层 ,对所述栅极层进行平坦化处理以露出所述第一 保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层， 以形成栅极；
在所述衬底上形成源漏极。
在第一方面的第一种可能的实现方式中，所述衬底为深度耗尽沟道衬底或 全耗尽绝缘衬底上的硅衬底。
在第一方面的第二种可能的实现方式中，在衬底上形成沟道层包括： 在所 述衬底上釆用外延工艺形成第一硅层和第二硅层， 作为所述沟道层。
在第一方面的第三种可能的实现方式中， 所述衬底的晶向为 <100>。
在第一方面的第四种可能的实现方式中， 在所述衬底上形成所述非晶硅 层， 并釆用刻蚀工艺刻蚀非晶硅层， 形成至少一个鰭条包括：
在所述衬底上釆用外延工艺形成第二保护层，釆用构图工艺刻蚀所述第二 保护层， 以形成鰭条图案；
在所述衬底上釆用外延工艺形成鰭条边墙层，釆用各向异性的刻蚀工艺刻 蚀所述鰭条边墙层， 且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭条边墙； 在所述衬底上釆用外延工艺形成非晶硅层，并釆用各向异性刻蚀工艺刻蚀 所述非晶硅层；
在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻 蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。
根据第一方面的第四种可能的实现方式，在第五种可能的实现方式中， 所 述鰭条边墙和鰭条满足公式：
π = 2 x W + W
其中， ^^^为相邻所述鰭条边墙的间距， 为每个所述鰭条的宽度， 为所述鰭条边墙的宽度。
在第一方面的第六种可能的实现方式中，所述釆用刻蚀工艺刻蚀掉所述第 一保护层的刻蚀工艺为选择性刻蚀工艺。
在第一方面的第七种可能的实现方式中，所述沟槽沿所述至少一个鰭条长 度方向的宽度为： w = 2xH^ + w F 其中， W为沟槽沿所述至少一个鰭条长度 方向的宽度， ^为所述鰭条的高度， 为所述鰭条的宽度。
第二方面， 本发明实施例提供一种多栅鰭式场效应管的制备方法， 包括： 在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀非晶硅层， 形成至少一 个鰭条；
在所述衬底上形成栅极层， 平坦化处理栅极层， 并沿鰭条长度方向从所述 衬底的两侧向中间釆用外延工艺形成第一保护层，直至在沿所述至少一个鰭条 长度方向的中间位置形成沟槽；
在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处理以露出 所述第一保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层；
釆用各向异性刻蚀工艺刻蚀掉露出的所述栅极层，釆用刻蚀工艺刻蚀掉所 述第三保护层， 以形成栅极；
在所述衬底上形成源漏极。
在第二方面的第一种可能的实现方式中，所述衬底为深度耗尽沟道衬底或 全耗尽绝缘衬底上的硅衬底。
在第二方面的第二种可能的实现方式中，在衬底上形成沟道层包括： 在所 述衬底上釆用外延工艺形成第一硅层和第二硅层， 作为所述沟道层。
在第二方面的第三种可能的实现方式中， 所述衬底的晶向为 <100>。
在第二方面的第四种可能的实现方式中，在所述衬底上形成非晶硅层， 并 釆用刻蚀工艺刻蚀所述非晶硅层， 形成至少一个鰭条包括：
在所述衬底上釆用外延工艺形成第二保护层，并釆用构图工艺刻蚀所述第 二保护层， 以形成鰭条图案；
在所述衬底上釆用外延工艺形成鰭条边墙层，釆用各向异性的刻蚀工艺刻 蚀所述鰭条边墙层， 且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭条边墙； 在所述衬底上釆用外延工艺形成非晶硅层，并釆用各向异性刻蚀工艺刻蚀 所述非晶硅层；
在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻 蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。
根据第二方面的第四种可能的实现方式，在第五种可能的实现方式中， 所 述鰭条边墙和鰭条满足公式：
n = 2x W + W 其中， 为相邻所述鰭条边墙的间距， 为每个所述鰭条的宽度， Ws^为所述鰭条边墙的宽度。
在第二方面的第六种可能的实现方式中，所述釆用刻蚀工艺刻蚀掉所述第 一保护层和所述釆用刻蚀工艺刻蚀掉所述第三保护层的刻蚀工艺均为选择性 刻蚀工艺。
根据第二方面的第六种可能的实现方式，在第七种可能的实现方式中， 所 述第一保护层与第三保护层为不同材料。
在第二方面的第八种可能的实现方式中，所述沟槽沿所述至少一个鰭条长 度方向的宽度为： w = 2xH^ + w F 其中， W为沟槽沿所述至少一个鰭条长度 方向的宽度， ^为所述鰭条的高度， 为所述鰭条的宽度。
本发明实施例多栅鰭式场效应管的制备方法，通过釆用外延工艺和刻蚀工 艺来形成 FinFET的栅极， 实现栅极与鰭条沿长度方向的中心位置对齐，解决漏 极和源极之间的串联电阻不平衡的问题，使漏极电流稳定，保证 FinFET的器件 性能。 附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施 例或现有技术描述中所需要使用的附图作一简单地介绍， 显而易见地， 下面描 述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出 创造性劳动性的前提下， 还可以根据这些附图获得其他的附图。
图 1 a〜图 1 g为本发明多栅鰭式场效应管的制备方法实施例一的工艺流程 图；
图 2为本发明多栅鰭式场效应管的制备方法实施例二的工艺流程图； 图 3 a〜图 3 e为本发明多栅鰭式场效应管的制备方法实施例三的工艺流程 图；
图 4为本发明多栅鰭式场效应管的制备方法实施例三的局部放大图； 图 5a〜图 5f为本发明多栅鰭式场效应管的制备方法实施例四的工艺流程 图。 具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚， 下面将结合本发明 实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然， 所描述的实施例是本发明一部分实施例， 而不是全部的实施例。基于本发明中 的实施例 ,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其 他实施例， 都属于本发明保护的范围。
实施例一
图 1 a〜图 1 g为本发明多栅鰭式场效应管的制备方法实施例一的工艺流程 图， 所述方法适用于制作多栅 FinFET, 本实施例的方法可以包括：
步骤 11、 在衬底上形成沟道层和栅介质层；
具体地， 如图 la所示， 在衬底 101上形成沟道层 102, 再在沟道层 102上形 成栅介质层 103。 其中， 所述沟道层 102可以在衬底上淀积一硅层， 釆用离子注 入的方式形成 FinFET的沟道区域，也可以直接在硅衬底上釆用离子注入的方式 形成沟道层 102, 可根据实际工艺要求进行选择。 所述栅介质层 103可以釆用热 氧化工艺在沟道层 102上生长二氧化硅（ )形成栅介质， 也可以釆用化学 气相淀积（Chemical Vapor Deposition, CVD )工艺在沟道层 102上淀积如氧化 铝 ( ^1^3 )等高 K材料形成所述栅介质层 103 , 但不以此为限。
步骤 12、在所述衬底上形成非晶硅层，并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至少一个鰭条；
具体地， 如图 lb所示， 图 lb为制作多栅 FinFET过程中沿 XZ平面的截面图， 在所述栅介质层 103上淀积工艺形成非晶硅层， 釆用曝光掩膜等构图刻蚀工艺 形成至少一个鰭条（Fin ) 104, 图中以 4个鰭条为例说明， 但不以此为限。 工艺形成第一保护层，直至在沿所述至少一个鰭条长度方向的中间位置形成沟 槽；
具体地， 如图 lc及图 Id所示， 图 lc为制作多栅 FinFET过程中沿 YZ平面的 截面图， 图 Id为图 lc的俯视图， 沿所述至少一个鰭条 104长度方向从所述衬底 的两侧向中间（图中箭头方向）釆用如选择性外延 ( Selective Epitaxial Growth, 简称 SEG ) 工艺等的外延工艺形成第一保护层 105 , 直至在沿所述至少一个鰭 条 104长度方向的中间位置形成如图所示沟槽 106。
其中， 所述第一保护层 105可以为二氧化硅、 氮化硅等起保护作用的材料， 但不以此为限。 所述外延工艺由于其具有工艺精度高及可控性强等优点， 所形 成的沟槽 106的尺寸可以精确控制， 其中沟槽 106的厚度即第一保护层的厚度， 可由下一步要形成的栅极的厚度预先设定；同时为了满足下一步形成的栅极能 够位于鰭条沿长度方向的中心位置， 则要求从衬底两侧外延的第一保护层 105 具有相同的工艺条件以形成两侧尺寸一致的第一保护层 105,而使沟槽 106位于 衬底表面的中心位置， 如图 lc所示， 并且沟槽 106的宽度（即沟槽沿所述至少 一个鰭条 104长度方向的宽度 W )要大于等于 FinFET的有效沟道长度以保证栅 控能力。
步骤 14、在所述衬底上形成栅极层，对所述栅极层进行平坦化处理以露出 所述第一保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层， 以形成栅极；
具体地， 图 le为制作多栅 FinFET过程中沿 YZ平面的截面图， 图 If为制作 多栅 FinFET过程中沿 XZ平面的截面图， 如图 le所示， 在整个衬底上淀积一栅 极层 107, 其厚度要大于所述沟槽 106的深度， 来保证下一步平坦化处理后的栅 极厚度可以达到预先设计的要求。 对所述栅极层 107进行平坦化处理以露出所 述第一保护层 105, 然后釆用刻蚀工艺刻蚀掉第一保护层 105, 最终形成如图 If 所示的结构。
其中， 所述平坦化处理可以釆用化学机械抛光 （ Chemical Mechanical Planarization, CMP )工艺， 但不以此为限。 所述刻蚀工艺可以釆用等离子刻 蚀、 光刻蚀等。
步骤 15、 在所述衬底上形成源漏极。
具体地， 如图 lg所示， 图 lg为制作多栅 FinFET过程中沿 YZ平面的截面图， 可以在衬底上的源漏区域釆用离子注入的工艺形成源区 108及漏区 109,但不以 此为限，也可釆用其他工艺形成源漏区域。在源漏区制作完成后通过互补金属 匕物半导体 ( Complementary Metal Oxide Semiconductor, CMOS )工艺进行 淀积钝化层， 刻蚀接触孔以及金属化等， 最终形成多栅 FinFET。 所述多栅 FinFET可以为 N型 FET, 也可以为 P型 FET, 可根据实际制作要求而定。
本实施例， 通过釆用外延第一保护层形成沟槽， 以实现栅极与鰭条沿长度 方向的中心位置对齐，解决漏极和源极之间的串联电阻不平衡的问题，使漏极 电流稳定， 保证 FinFET的器件性能。
优选地， 在上述实施例的基础上， 所述衬底可以为深度耗尽沟道（Deeply Depleted Channel, DDC )衬底， 这样做的好处在于， DDC衬底可通过一般常 规的 CMOS工艺实现； 与传统的晶体管技术相比，衬底为 DDC衬底的晶体管即 DDC晶体管更利于低功耗工作， 通过减少 50%的阔值电压（ 变异， DDC晶体 管可以实现 30%或更多的电源电压降低， 同时保持相同的系统时钟速度并减少 整体泄漏。通过增加通道的载流子迁移率， DDC晶体管可以增加驱动电流 10% 以上。
优选地，在上述实施例的基础上， 所述衬底还可以为全耗尽绝缘衬底上的 硅（Fully Depleted Silicon-On-Insulator, FD-SOI )衬底。 这样做的好处在于， 衬底为 FD-SOI的晶体管具有较大电流驱动能力， 陡直的亚阔值斜率， 较小的 短沟道效应、 窄沟道效应及完全消除翘曲效应 ( Kink effect )等优点。
优选地， 在上述实施例的基础上， 所述衬底的晶向为 <100>。 这样做的好 处在于， 釆用 <100>晶向能够提高衬底的电子或空穴的迁移率， 以空穴为例， 釆用 <100>晶向可以使空穴迁移率增加 62%~78%。
优选地，在上述实施例的基础上， 所述釆用刻蚀工艺刻蚀掉所述第一保护 层的刻蚀工艺为选择性刻蚀工艺。这样做的好处在于， 由于选择性刻蚀工艺可 以对所述第一保护层进行选择刻蚀， 而不刻蚀所述栅极层材料， 这样可以保证 准确刻蚀所述第一保护层的同时不破坏栅极层图案，进一步保证栅极与鰭条沿 长度方向的中心位置对齐， 并且可以省去一步掩膜工艺， 减少工艺步骤且降低 工艺成本。
优选地，在上述实施例的基础上， 所述沟槽沿所述至少一个鰭条长度方向 的宽度为： w = 2xH^ + w , 其中， W为沟槽沿所述至少一个鰭条长度方向的 宽度， ^为所述鰭条的高度， 为所述鰭条的宽度。 具体地， 所述沟槽沿 鰭条长度方向的宽度 W即为图 lc中所述沟槽 106的宽度（图中已标出） ， 所述 鰭条的高度 及所述鰭条的宽度^«"可参照图 lb中的鰭条的高度和宽度。 这 样做的好处在于， 可以准确控制沟槽 106的宽度使其大于等于制作的多栅 FinFET的有效沟道长度， 确保栅极宽度， 保证所述多栅 FinFET的栅控能力。
实施例二
图 2为本发明多栅鰭式场效应管的制备方法实施例二的工艺流程图， 本实 施例在上述实施例的基础上，在衬底上形成沟道层包括： 在所述衬底上釆用外 延工艺形成第一硅层和第二硅层， 作为所述沟道层。
如图 2所示， 在所述衬底 101上釆用外延工艺形成第一硅层 201 , 所述第一 硅层 201为具有离子浓度的硅层， 以制作 P型 FinFET为例， 第一硅层 201可以为 具有硼离子 的硅层， 用于进行阔值电压调整； 在第一硅层 201上再釆用外延 工艺外延具有离子浓度的第二硅层 202 , 以 P型 FinFET为例， 所述第二硅层 202 的离子可以为 ， 其掺杂浓度可以为 lxl015 cm- 3 ~ lxl016 cm- 3 , 外延厚度可以为 0.3 ^ -0.5 ^ , 但不以此为限。 第一硅层 201和第二硅层 202构成所述沟道层 102。
本实施例， 通过釆用外延工艺生长沟道层，解决了由离子注入工艺形成沟 道所带来界面粗糙、 高晶格损伤、 低激活率等一系列问题。
优选地， 所述第一硅层和第二硅层之间可以设置一层薄的牺牲层， 所述牺 牲层可以为如二氧化硅等起保护作用的材料。这样做的好处在于， 能够保证沟 道层掺杂的均匀性， 提高 FinFET的沟道导电性能。
实施例三
图 3 a〜图 3 e为本发明多栅鰭式场效应管的制备方法实施例三的工艺流程 图， 本实施例在上述实施例的基础上， 在所述衬底上形成非晶硅层， 并釆用刻 蚀工艺刻蚀所述非晶硅层， 形成至少一个鰭条包括：
步骤 31、在所述衬底上釆用外延工艺形成第二保护层， 釆用构图工艺刻蚀 所述第二保护层， 以形成鰭条图案；
具体地， 如图 3a所示， 图 3a为制作多栅 FinFET过程中沿 XZ平面的截面图， 在形成所述栅介质层 103的衬底上外延形成第二保护层， 釆用构图工艺刻蚀第 二保护层， 形成如图 3a所示的鰭条图案 301。 其中， 所述构图工艺刻蚀可以为 釆用掩膜版刻蚀， 如光刻、 等离子刻蚀等， 但不以此为限。
步骤 32、在所述衬底上釆用外延工艺形成鰭条边墙层， 釆用各向异性的刻 蚀工艺刻蚀所述鰭条边墙层，且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭 条边墙；
具体地， 如图 3b及图 3c所示， 图 3b及图 3c为制作多栅 FinFET过程中沿 XZ 平面的截面图， 在所述衬底上外延鰭条边墙层 302 , 釆用各向异性的刻蚀工艺 刻蚀所述鰭条边墙层 302,留下所述鰭条图案 301侧墙处的鰭条边墙层 302材料， 再釆用如选择性刻蚀的刻蚀工艺刻蚀掉所述鰭条图案 301 , 但不以此为限， 在 所述栅介质层 103的表面只剩下所述鰭条图案 301侧墙处的鰭条边墙层 302材 料， 即所述鰭条边墙 303。 其中， 所述各向异性的刻蚀 （ anisotropic etching )工艺为沿着不同的结晶 学平面呈现不同腐蚀速率的腐蚀方法。 其具有工艺开发水平高、 结构几何尺寸 能够精确控制等优点，被使用于对精度要求高的制作工艺中； 所述各向异性的 刻蚀可以为干法各向异性的刻蚀，也可以为湿法各向异性的刻蚀， 可根据实际 制作工艺而定。
步骤 33、在所述衬底上釆用外延工艺形成非晶硅层， 并釆用各向异性刻蚀 工艺刻蚀所述非晶硅层；
具体地， 如图 3d及图 3e所示， 图 3d及图 3e为制作多栅 FinFET过程中沿 XZ 平面的截面图， 在所述衬底上外延生长非晶硅层 304, 釆用各向异性刻蚀工艺 刻蚀所述非晶硅层 304,形成如图 3e所示的只有所述鰭条边墙 303侧墙位置处的 非晶硅。
步骤 34、 在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。
具体地， 如图 3e及图 lb所示， 如果需要制作偶数个鰭条 104 , 则在所述衬 底上釆用刻蚀工艺， 如选择性刻蚀工艺刻蚀掉所述鰭条边墙 303 , 形成偶数个 鰭条 104, 如图 lb中的四个鰭条 104; 如果需要制作奇数个鰭条 104 , 则在所述 衬底上釆用刻蚀工艺刻蚀掉所述鰭条边墙 303， 然后再刻蚀掉最外侧的一个鰭 条 104, 形成奇数个鰭条 104。
本实施例， 通过釆用三次外延工艺精确生长形成多鰭条， 实现鰭条尺寸的 精确控制， 提高了 FinFET的沟道控制能力。
优选地， 在上述实施例的基础上， 所述鰭条边墙和鰭条满足公式：
= 2 X ^» + Spacer； 其中， 为相邻所述鰭条边墙的间距， "为每个所 述鰭条的宽度， 为所述鰭条边墙的宽度。
具体地， 图 4为本发明多栅鰭式场效应管的制备方法实施例三的局部放大 图， 如图 4所示， 以四个鰭条 104为例说明， 为了保证鰭条 104等间距， 则必须 使中间两个鰭条 104的间距 与所述鰭条边墙 303的宽度 相同， 即
DFm = Spacer , 为了满足这个条件， 只要满足公式： APa。CT = 2 x f^„ + pa。CT即可。 所以在制作多鰭条之前可以利用所述公式预先设计鰭条边墙 303和鰭条 104的 宽度及间距， 保证多鰭条等间距。
实施例四 图 5a〜图 5f为本发明多栅鰭式场效应管的制备方法实施例四的工艺流程 图， 所述方法适用于制作多栅 FinFET, 本实施例的方法可以包括：
步骤 51、 在衬底上形成沟道层和栅介质层；
本实施例步骤 51的具体工艺实现与步骤 11的工艺实现过程类似，此处不再 赘述。
步骤 52、在所述衬底上形成非晶硅层，并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至少一个鰭条；
本实施例步骤 52的具体工艺实现与步骤 12的工艺实现过程类似，此处不再 赘述。
步骤 53、 在所述衬底上形成栅极层， 平坦化处理栅极层， 并沿鰭条长度方 向从所述衬底的两侧向中间釆用外延工艺形成第一保护层，直至在沿所述至少 一个鰭条长度方向的中间位置形成沟槽；
具体地， 如图 5a及图 5b所示， 图 5a为制作多栅 FinFET过程中沿 XZ平面的 截面图， 图 5b为制作多栅 FinFET过程中沿 YZ平面的截面图， 在所述衬底上形 成栅极层 107 , 平坦化处理栅极层 107 , 并保证栅极层 107厚度满足制作多栅 FinFET的预先设计要求，再在衬底上沿所述至少一个鰭条长度方向从所述衬底 的两侧向中间（图中箭头方向)釆用外延工艺形成第一保护层 105 , 直至在沿所 述至少一个鰭条长度方向的中间位置形成沟槽 106；
步骤 54、在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处 理以露出所述第一保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层；
具体地， 如图 5c及 5d所示， 图 5c及图 5d为制作多栅 FinFET过程中沿 YZ平 面的截面图， 在所述衬底上釆用如 CVD工艺形成第三保护层 501 , 釆用如 CMP 工艺的平坦化处理露出第一保护层 105 , 之后可以釆用等离子刻蚀、 光刻蚀等 刻蚀工艺蚀掉所述第一保护层 105, 形成图 5d所示的结构。
步骤 55、釆用各向异性刻蚀工艺刻蚀掉露出的所述栅极层， 釆用刻蚀工艺 刻蚀掉所述第三保护层， 以形成栅极；
具体地， 如图 5e、 图 5f及图 If所示， 图 5e为制作多栅 FinFET过程中沿 YZ 平面的截面图， 图 5f为图 5e所示结构图沿 XZ平面的截面图，在所述衬底上釆用 各向异性刻蚀工艺刻蚀掉露出的所述栅极层 107, 然后釆用如等离子刻蚀、 光 刻蚀等刻蚀工艺或 CMP工艺刻蚀掉所述第三保护层 501 , 以形成栅极， 如图 If 所示。
步骤 56、 在所述衬底上形成源漏极。
本实施例步骤 56的具体工艺实现与步骤 15的工艺实现过程类似，此处不再 赘述。
本实施例， 通过釆用外延第一保护层形成沟槽， 以实现栅极与鰭条沿长度 方向的中心位置对齐，解决漏极和源极之间的串联电阻不平衡的问题，使漏极 电流稳定， 保证 FinFET的器件性能。
优选地， 在上述实施例的基础上， 所述衬底可以为深度耗尽沟道（Deeply Depleted Channel, DDC )衬底， 这样做的好处在于， DDC衬底可通过一般常 规的 CMOS工艺实现； 与传统的晶体管技术相比，衬底为 DDC衬底的晶体管即 DDC晶体管更利于低功耗工作， 通过减少 50%的阔值电压（ 变异， DDC晶体 管可以实现 30%或更多的电源电压降低， 同时保持相同的系统时钟速度并减少 整体泄漏。通过增加通道的载流子迁移率， DDC晶体管可以增加驱动电流 10% 以上。
优选地，在上述实施例的基础上， 所述衬底还可以为全耗尽绝缘衬底上的 硅（Fully Depleted Silicon-On-Insulator, FD-SOI )衬底。 这样做的好处在于， 衬底为 FD-SOI的晶体管具有较大电流驱动能力， 陡直的亚阔值斜率， 较小的 短沟道效应、 窄沟道效应及完全消除翘曲效应 ( Kink effect )等优点。
优选地， 在上述实施例的基础上， 所述衬底的晶向为 <100>。 这样做的好 处在于， 釆用 <100>晶向能够提高衬底的电子或空穴的迁移率， 以空穴为例， 釆用 <100>晶向可以使空穴迁移率增加 62%~78%。
优选地，在上述实施例的基础上， 所述釆用刻蚀工艺刻蚀掉所述第一保护 层和所述釆用刻蚀工艺刻蚀掉所述第三保护层的刻蚀工艺均为选择性刻蚀工 艺。这样做的好处在于， 由于选择性刻蚀工艺可以对所述第一保护层和所述第 三保护层进行选择刻蚀， 而不刻蚀所述栅极层材料， 这样可以保证准确刻蚀所 述第一保护层和所述第三保护层的同时不破坏栅极层图案及栅极，进一步保证 栅极与鰭条沿长度方向的中心位置对齐， 并且可以省去掩膜工艺， 减少工艺步 骤且降低工艺成本。
优选地，在上述实施例的基础上， 所述沟槽沿所述至少一个鰭条长度方向 的宽度为： W = 2 X H^ + WF 其中， W为沟槽沿所述至少一个鰭条长度方向的 宽度， ^为所述鰭条的高度， 为所述鰭条的宽度。 具体地， 所述沟槽沿 鰭条长度方向的宽度 W即为图 lc中所述沟槽 106的宽度（图中已标出） ， 所述 鰭条的高度 及所述鰭条的宽度^«"可参照图 lb中的鰭条的高度和宽度。 这 样做的好处在于， 可以准确控制沟槽 106的宽度使其大于等于制作的多栅 FinFET的有效沟道长度， 确保栅极宽度， 保证所述多栅 FinFET的栅控能力。
优选地， 在上述实施例的基础上， 在衬底上形成沟道层包括： 在所述衬底 上釆用外延工艺形成第一硅层和第二硅层，作为所述沟道层。具体工艺实现与 实施例二类似， 此处不再赘述。 这样做的好处在于， 通过釆用外延工艺生长沟 道层， 解决了由离子注入工艺形成沟道所带来界面粗糙、 高晶格损伤、 低激活 率等一系列问题。 同时， 优选地， 所述第一硅层和第二硅层之间可以设置一层 薄的牺牲层， 所述牺牲层可以为如二氧化硅等起保护作用的材料。这样做的好 处在于， 能够保证沟道层掺杂的均匀性， 提高 FinFET的沟道导电性能。
优选地， 在上述实施例的基础上， 在所述衬底上形成非晶硅层， 并釆用刻 蚀工艺刻蚀所述非晶硅层， 形成至少一个鰭条包括： 在所述衬底上釆用外延工 艺形成第二保护层， 釆用构图工艺刻蚀所述第二保护层， 以形成鰭条图案； 在 所述衬底上釆用外延工艺形成鰭条边墙层，釆用各向异性的刻蚀工艺刻蚀所述 鰭条边墙层， 且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭条边墙； 在所述 衬底上釆用外延工艺形成非晶硅层，并釆用各向异性刻蚀工艺刻蚀所述非晶硅 层； 在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻 蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。具体工艺实现 与实施例三类似， 此处不再赘述。 这样做的好处在于， 通过釆用三次外延工艺 精确生长形成多鰭条， 实现鰭条尺寸的精确控制，提高了 FinFET的沟道控制能 力。
优选地，在上述实施例的基础上， 所述第一保护层与第三保护层为不同材 料。 这样做的好处在于， 在釆用选择性刻蚀工艺， 尤其是无掩膜版的选择性刻 蚀工艺， 刻蚀所述第一保护层时， 第三保护层可以不受影响， 保证了对栅极层 的保护且可以减少工艺步骤。
优选地， 在所述实施例的基础上， 所述鰭条边墙和鰭条满足公式： ； 其中， 为相邻所述鰭条边墙的间距， "为每个所 述鰭条的宽度， 为所述鰭条边墙的宽度。 具体工艺实现与图 4所示的工艺 过程类似， 此处不再赘述。 这样做的好处在于， 在制作多鰭条之前可以利用所 述公式预先设计鰭条边墙和鰭条的宽度及间距， 保证多鰭条等间距。
最后应说明的是： 以上各实施例仅用以说明本发明的技术方案， 而非对其 限制； 尽管参照前述各实施例对本发明进行了详细的说明， 本领域的普通技术 人员应当理解： 其依然可以对前述各实施例所记载的技术方案进行修改， 或者 对其中部分或者全部技术特征进行等同替换； 而这些修改或者替换， 并不使相 应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims

权 利 要 求
1、 一种多栅鰭式场效应管的制备方法， 其特征在于， 包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至 少一个鰭条； 成第一保护层， 直至在沿所述至少一个鰭条长度方向的中间位置形成沟槽； 在所述衬底上形成栅极层 ,对所述栅极层进行平坦化处理以露出所述第一 保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层， 以形成栅极；
在所述衬底上形成源漏极。
2、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 所 述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
3、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 在 衬底上形成沟道层包括：
在所述衬底上釆用外延工艺形成第一硅层和第二硅层， 作为所述沟道层。
4、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述衬底的晶向为 < 100 >。
5、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 在 所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至少一个 鰭条包括：
在所述衬底上釆用外延工艺形成第二保护层，釆用构图工艺刻蚀所述第二 保护层， 以形成鰭条图案；
在所述衬底上釆用外延工艺形成鰭条边墙层，釆用各向异性的刻蚀工艺刻 蚀所述鰭条边墙层， 且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭条边墙； 在所述衬底上釆用外延工艺形成非晶硅层，并釆用各向异性刻蚀工艺刻蚀 所述非晶硅层；
在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻 蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。
6、 根据权利要求 5所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述鰭条边墙和鰭条满足公式：
π = x W + W ·
其中， 为相邻所述鰭条边墙的间距， f^.„为每个所述鰭条的宽度， wSpacei为所述鰭条边墙的宽度。
7、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述釆用刻蚀工艺刻蚀掉所述第一保护层的刻蚀工艺为选择性刻蚀工艺。
8、 根据权利要求 1所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述沟槽沿所述至少一个鰭条长度方向的宽度为： W = 2xHFm + WFm , 其中， W 为沟槽沿所述至少一个鰭条长度方向的宽度， HFm为所述鰭条的高度， WFm 所述鰭条的宽度。
9、 一种多栅鰭式场效应管的制备方法， 其特征在于， 包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至 少一个鰭条；
在所述衬底上形成栅极层， 平坦化处理栅极层， 并沿鰭条长度方向从所述 衬底的两侧向中间釆用外延工艺形成第一保护层，直至在沿所述至少一个鰭条 长度方向的中间位置形成沟槽；
在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处理以露出 所述第一保护层， 并釆用刻蚀工艺刻蚀掉所述第一保护层；
釆用各向异性刻蚀工艺刻蚀掉露出的所述栅极层，釆用刻蚀工艺刻蚀掉所 述第三保护层， 以形成栅极；
在所述衬底上形成源漏极。
10、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
11、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 在衬底上形成沟道层包括：
在所述衬底上釆用外延工艺形成第一硅层和第二硅层， 作为所述沟道层。
12、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述衬底的晶向为 < 100 >。
13、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 在所述衬底上形成非晶硅层， 并釆用刻蚀工艺刻蚀所述非晶硅层， 形成至少一 个鰭条包括：
在所述衬底上釆用外延工艺形成第二保护层，并釆用构图工艺刻蚀所述第 二保护层， 以形成鰭条图案；
在所述衬底上釆用外延工艺形成鰭条边墙层，釆用各向异性的刻蚀工艺刻 蚀所述鰭条边墙层， 且釆用刻蚀工艺刻蚀掉所述鰭条图案， 以形成鰭条边墙； 在所述衬底上釆用外延工艺形成非晶硅层，并釆用各向异性刻蚀工艺刻蚀 所述非晶硅层；
在所述衬底上釆用刻蚀工艺刻蚀掉鰭条边墙， 形成偶数个鰭条， 或釆用刻 蚀工艺刻蚀掉鰭条边墙及最外侧的一个鰭条， 形成奇数个鰭条。
14、根据权利要求 13所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述鰭条边墙和鰭条满足公式：
π = x W + W ·
其中， 为相邻所述鰭条边墙的间距， f^.„为每个所述鰭条的宽度， WSpacei为所述鰭条边墙的宽度。
15、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述釆用刻蚀工艺刻蚀掉所述第一保护层和所述釆用刻蚀工艺刻蚀掉所述第 三保护层的刻蚀工艺均为选择性刻蚀工艺。
16、 根据权利要求 15所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述第一保护层与第三保护层为不同材料。
17、 根据权利要求 9所述的多栅鰭式场效应管的制备方法， 其特征在于， 所述沟槽沿所述至少一个鰭条长度方向的宽度为： W = 2xHFm + WFm , 其中， W 为沟槽沿所述至少一个鰭条长度方向的宽度， HFm为所述鰭条的高度， WFm 所述鰭条的宽度。
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