CN101477986A - 鳍式场效应晶体管及其制造方法 - Google Patents

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Abstract

本发明提供一种鳍式场效应晶体管(FinFET)及其制造方法。FinFET可以包括至少一个有源鳍、至少一个栅极绝缘层图案、第一电极图案、第二电极图案和至少一对源极/漏极扩张区。至少一个有源鳍可以形成在衬底上。至少一个栅极绝缘层图案可以形成在至少一个有源鳍上。第一电极图案可以形成在至少一个栅极绝缘层图案上。此外，第一电极图案可以与至少一个有源鳍交叉。第二电极图案可以形成在第一电极图案上。进一步地，第二电极图案的宽度可以大于第一电极图案的宽度。至少一对源极/漏极扩张区可以形成在第一电极图案的两侧的至少一个有源鳍的表面上。因此，FinFET可以具有提高的容量和减小的GIDL电流。

Description

鳍式场效应晶体管及其制造方法
技术领域
本发明涉及一种场效应晶体管及其制造方法。具体地，本发明涉及一种鳍式场效应晶体管(FinFET)及其制造方法。
背景技术
为了提供具有更快运行速度和增加的集成度的半导体器件，MOS场效应晶体管(MOSFET)的沟道长度已经逐渐减小。但是，在平面MOSFET中，由于沟道长度变的较短，通过漏极电压电场将影响平面MOSFET。甚至，这会产生短沟道效应，由于栅极电极而引起沟道驱动能力恶化。为了控制平面MOSFET的阈值电压，可能需要增加沟道的杂质浓度。但是，这样会造成相对低的载流子迁移率和相对低的电流驱动力。因此，在平面MOSFET中，由于平面MOSFET具有更快的运行速度和增加的集成度，所以会难以抑制短沟道效应。
具有能够减小短沟道效应的结构的一类晶体管可以包括鳍式场效应晶体管(FinFET)。FinFET可包括具有三维鳍形形状的有源区域。该鳍可被栅电极围绕。因此，可以沿鳍的表面形成三维沟道。由于沟道形成在鳍的上表面和侧壁上，所以在相对小的水平区域内FinFET可以具有较大的效用沟道宽度。因此，具有FinFET的半导体器件可以具有相对小的尺寸和更快的运行速度。甚至，由于减小了漏极区域的电容，会减小短沟道效应。为了改善FinFET的操作特性，需要在三维鳍的表面上均匀形成源极/漏极区域。但是，由于鳍的体宽逐渐变窄并且具有三维形状，所以鳍的表面不容易掺杂杂质。
此外，FinFET可以具有大于平面MOSFET的栅致漏极泄漏(GIDL，gateinduced drain leakage)电流。这可以由提供栅电极和漏极区域之间的相对大的交叠区域的鳍的三维形状造成。为了减小GIDL电流，可能需要最小化或减小源极/漏极区域和栅电极之间的交叠区域。但是，用于形成源极/漏极区域的工艺包括掺杂杂质，并通过热处理激活杂质。热处理会导致杂质的水平和垂直扩散。杂质扩散会导致源极/漏极区域和栅电极之间的交叠区域的持续增加。结果，GIDL电流不会充分减小。
在减小GIDL电流的常规方法中，形成栅电极后，可在栅电极的侧壁上形成补偿分隔物(offset spacer)以减小源极/漏极区域和栅电极之间的交叠区域。但是，补偿分隔物既可以形成在栅电极的侧壁上又可以形成在将要被掺杂杂质的鳍的侧壁上。这样，在其中形成有补偿分隔物的鳍的侧壁中的杂质可以不同于其中未形成补偿分隔物的鳍的上表面中的杂质。甚至，可能需要较高的能量来通过补偿分隔物对鳍的侧壁掺杂杂质，这导致对鳍的表面的损伤。
发明内容
本发明提供一种既能增加容量又能够减少栅致漏极泄露(GIDL)电流的鳍式场效应晶体管(FinFET)。本发明也提供一种制造上述FinFET的方法。
根据本发明，FinFET可以包括至少一个有源鳍、至少一个栅极绝缘层图案、第一电极图案、第二电极图案和至少一对源极/漏极扩张区。至少一个有源鳍可以形成在衬底上。至少一个栅极绝缘层图案可以形成在至少一个有源鳍上。第一电极图案可以形成在至少一个栅极绝缘层图案上。此外，第一电极图案可以与至少一个有源鳍交叉。第二电极图案可以形成在第一电极图案上。此外，第二电极图案的宽度可以比第一电极图案的宽度大。至少一对源极/漏极扩张区可以形成在第一电极图案两侧的有源鳍的表面上。
根据本发明，第一电极图案和第二电极图案可以具有有不同蚀刻选择性的材料。第一电极图案可包括多晶硅锗。第二电极可包括多晶硅。第一电极图案和第二电极图案可掺杂具有与源极/漏极扩张区中的杂质实质相同的导电类型的杂质。可选地，第一电极图案可包括钛、氮化钛、钽和/或氮化钽。第二电极图案可包括多晶硅。
根据本发明，第一电极图案可具有约
Figure A200810136694D0008095027QIETU
到约的厚度。根据本发明，FinFET可进一步包括在第一电极图案和第二电极图案的侧壁上的分隔物，和在每个分隔物两侧的有源鳍的表面中的源极/漏极区域。源极/漏极区域的杂质浓度可以高于至少一对源极/漏极扩张区的杂质浓度。
根据本发明，FinFET还可以包括在至少一个有源鳍的两侧的衬底上的隔离层图案。根据本发明，至少一个源极/漏极扩张区可与第一电极图案的末端交叠。根据本发明，衬底可包括单晶硅衬底、绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底或者绝缘体上锗(GOI)衬底。
根据本发明，至少一个有源鳍可包括分别在衬底的NMOS区域和PMOS区域中的第一有源鳍和第二有源鳍，至少一个栅极绝缘层图案可包括分别在第一有源鳍和第二有源鳍的表面上的第一栅极绝缘层图案和第二栅极绝缘层图案，至少一对源极/漏极扩张区可包括第一源极/漏极扩张区和第二源极/漏极扩张区，FinFET可包括在第一电极图案两侧的第一有源鳍的表面中的第一源极/漏极扩张区，第一源极/漏极扩张区掺杂n型杂质；第二栅极绝缘层图案上的第三电极图案，第三电极图案与第二有源鳍交叉；第三电极图案上的第四电极图案，第四电极图案的宽度大于第三电极图案的宽度；以及在第三电极图案两侧的第二有源鳍的表面中的第二源极/漏极扩张区，第二源极/漏极扩张区掺杂p型杂质。
此外，第三电极图案可包括与第一电极图案实质上相同的材料。第四电极图案可形成在第三电极图案上。进一步地，第四电极图案的宽度可大于第三电极图案的宽度。第二源极/漏极扩张区可形成在第三电极图案两侧的第二有源鳍的表面中。进一步地，第二源极/漏极区域可掺杂p型杂质。
根据本发明，第一电极图案和第三电极图案可具有不同的功函数。第一电极图案可包括掺杂n型杂质的多晶硅锗。第三电极图案可包括掺杂p型杂质的多晶硅锗。可选地，第一电极图案和第三电极图案可以具有实质上相同的功函数约4.0eV到约5.2eV。第一电极图案和第三电极图案可包括钛、氮化钛、钽和/或氮化钽。
根据本发明的制造FinFET的方法，在衬底上可以形成有源鳍。栅极绝缘层图案可以形成在有源鳍上。第一电极层和第二电极层可以依次形成在栅极绝缘层图案上。第一电极层和第二电极层可以被图案化形成第一初始电极图案和第二电极图案。第一初始电极图案可以与有源鳍交叉。可以在第一初始电极图案和第二电极图案两侧的有源鳍的表面中注入杂质，形成源极/漏极扩张区。第一初始电极图案的侧壁可以被部分去除以形成第一电极图案，第一电极图案的宽度小于第二电极图案的宽度。
根据本发明，第一电极层和第二电极层可以具有有不同蚀刻选择性的材料。第一电极层可包括多晶硅锗。第二电极层可包括多晶硅。在本发明中，图案化第一电极层和第二电极层可包括在第二电极层上形成掩模图案，使用该掩模图案作为蚀刻掩膜干法蚀刻第二电极层形成第二电极图案，及湿法蚀刻第二电极图案下方的第一电极层形成第一初始电极图案。
第一电极层可以被湿法蚀刻，使用可包括硝酸、氟酸、醋酸以及去离子水的蚀刻溶液。根据本发明，部分去除第一初始电极图案的侧壁可以包括使用蚀刻溶液的湿法蚀刻工艺。蚀刻溶液可以包括氢氧化铵、过氧化氢以及去离子水。可选地，蚀刻溶液可以包括硝酸、氟酸、醋酸以及去离子水。可选地，第一电极层可以包括钛、氮化钛、钽和/或氮化钽。第二电极层可以包括多晶硅。
根据本发明，形成第一电极图案可以包括部分蚀刻第一初始电极图案以使源极/漏极扩张区的末端与第一电极图案交叠。根据本发明，形成源极/漏极扩张区可以包括等离子体离子注入工艺和/或倾斜角离子注入工艺。根据本发明，该方法还可以包括在第一电极图案和第二电极图案的侧壁上形成分隔物，以及对在每个分隔物的两侧的有源鳍的表面掺杂杂质形成源极/漏极区域。形成源极/漏极区域可以包括等离子体离子注入工艺和/或倾斜角离子注入工艺。
根据本发明的制造FinFET的方法中，从衬底突出的有源鳍可以形成。栅极绝缘层图案可以形成在有源鳍的表面上。第一电极层和第二电极层可以依次形成在栅极绝缘层图案上。第二电极层可以被图案化形成第二电极图案，第二电极图案与有源鳍交叉。可以蚀刻被第二电极图案暴露的第一电极层以形成第一初始电极图案。第一初始电极图案的侧壁可以被部分蚀刻以形成第一电极图案，该第一电极图案的宽度小于第二电极图案的宽度。可以掺杂被第一电极图案和第二电极图案暴露的有源鳍的表面以形成源极/漏极扩张区。
根据本发明，第一初始电极图案和第一电极图案可以通过湿法蚀刻工艺形成。根据本发明，该方法还可以包括部分去除第一电极图案的侧壁，以减少第一电极图案和源极/漏极扩张区之间的交叠区域。
根据本发明的制造FinFET的方法，第一有源鳍可以形成在衬底的NMOS区域中。第二有源鳍可以形成在衬底的PMOS区域中。第一栅极绝缘层图案可以形成在第一有源鳍上。第二栅极绝缘层图案可以形成在第二有源鳍上。第一电极层可以形成在第一栅极绝缘层图案上。第二电极层可以形成在第一电极层上。第一电极层和第二电极层可以被图案化以形成第一初始电极图案、第二电极图案、第三初始电极图案和第四电极图案。第一初始电极图案可以与第一有源鳍交叉。第三初始电极图案可以与第二有源鳍交叉。可以在第一初始电极图案和第二电极图案两侧的第一有源鳍的表面中注入N型杂质。可以在第三初始电极图案和第四电极图案两侧的第二有源鳍的表面中注入P型杂质。可以部分去除第一初始电极图案和第三初始电极图案的侧壁，以形成第一电极图案和第三电极图案。
根据本发明，在有源鳍的表面中，FinFET可以具有有均匀掺杂浓度的源极/漏极扩张区。这样，FinFET可以具有提高的容量。甚至，源极/漏极扩张区不会过度渗入到第一电极图案的边缘。这样，栅电极和源极/漏极扩张区的区域不会彼此交叠很多，使得可以减小GIDL电流。
附图说明
从以下结合附图的详细描述中将更清楚地理解实例实施例。图1-17表示了在此描述的非限制性的实例实施例。其中：
图1是示出根据实例实施例的FinFET的透视图；
图2是沿图1的I-I’线剖取的截面图；
图3到图13是示出根据实例实施例制造图1和图2中的FinFET的方法的透视图和截面图；
图14到图16是示出根据实例实施例制造图1和图2中的FinFET的方法的透视图和截面图；及
图17是示出根据实例实施例的CMOS FinFET的透视图。
应该注意的是，这些图都旨在说明在确定的实例实施例中采用的方法、结构和/或材料的通常特征并且旨在对下面给出的所述描述进行补充。但是，这些图并不是按比例绘制的并且可能也不能精确地反映任何给出的实施例的准确结构或性能特征，也不应当被解释为限定或者限制由实例实施例所包括的值或者特性的范围。例如，为了清楚起见，分子、层、区域和/或结构元件的布置以及相对厚度会被减小或放大。在各种图中使用相似或相同的附图标记用于指示相似或相同的元件或特征。
具体实施方式
下面将根据示出实例实施例的附图更全面地描述本发明。但是，本发明可以采用许多不同方式实施，并且不应当被解释为限于在此阐明的实例实施例。相反地，给出这些实例实施例，使得本发明公开得彻底和完全，并向本领域的技术人员充分传达本发明的范围。在图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被夸大。
可以理解的是，当提及元件或层在另一元件或层“上”、“连接到”或者“藕接到”另一元件或层时，其可以直接在另一元件或层上、直接连接到或藕接到另一元件或层或可以存在中间元件或层。相反地，当提及一个元件“直接在其上”、“直接连接到”或“直接藕接到”另一元件或层时，将不存在中间元件或层。相同的附图标记始终表示相同的元件。如这里所使用的，术语“和/或”包括一个或多个相关所列项目的任何和所有组合。
可以理解的是，虽然术语第一、第二、第三等在此可以用来描述不同的元件、组分、区域、层和/或部分，但是这些元件、组分、区域、层和/或部分不应当受这些术语的限制。这些术语只用于将一个元件、组分、区域、层或部分与另一区域、层或部分区别。这样，下面谈及的第一元件、组分、区域、层或部分可以被称为第二元件、组分、区域、层或部分，而不偏离本发明的教导。
为了便于描述，此处可以使用空间相对性术语，如“在...之下”、“在...下面”、“下(lower)”、“在...之上”、“上”等等以描述如图中所示的一个元件或特征与另一元件或特征的关系。可以理解的是，这些空间相对性术语是用来描述器件在使用或操作中除了图中描述的取向外的不同取向。例如，如果图中的器件被翻转了，描述为在其他元件或特征“之下”或“下面”的元件此时将被取向为在其他元件或特征“上方”。这样，示例性术语“在...下面”能涵盖之上和之下两种取向。器件可以采取其他取向(旋转90度或其他取向)，在此使用的空间相对性描述作相应说明。
此处使用的术语仅用于描述特定实施例，不用来限制本发明。如在此使用的，单数形式“一”和“该(the)”也旨在包括复数形式，除非上下文另有明确指示。需要进一步理解的是，当在说明书中使用时，术语“包括(comprises)”和/或“包括(comprising)”时，指定了所述特征、整体、步骤、操作、元件、和/或组件的存在，但不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合。
在此根据为理想化实例实施例(及中间结构)的示意图的截面图来描述本发明。这样，举例说来，由制造技术和/或公差引起插图形状的改变是可能发生的。因此，实例实施例不应当被解释为仅限于在此示出的区域的具体形状，而是包括如在制造中产生的形状偏差。例如，图示为矩形的注入区域典型地具有修圆或者弯曲的特征和/或在其边缘具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，由注入形成的埋入区也能导致在埋入区和通过其进行注入的表面之间的区域中的一些注入。这样，图中示出的区域实质上是示意性的，其形状不旨在示出器件区域的真实形状，也不旨在限制本发明的范围。
除非另行定义，此处使用的所有术语(包括技术术语和科学术语)与本发明所属领域的普通技术人员通常理解的含义一样。可以进一步理解的是，诸如通用字典中所定义的术语，应当被解释为具有与相关领域上下文中含义一致的含义，而不应被解释为理想化的或过度形式化的意义，除非在此清楚定义了。下面，将参考附图详细说明一些实例实施例。
图1是示出根据示范性实施例的FinFET的透视图，图2是沿图1中的I-I’线剖取的截面图。参考图1和图2，有源鳍102可以形成在半导体衬底100上。半导体衬底100可以包括单晶硅衬底、绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底和/或绝缘体上锗(GOI)衬底。在实例实施例中，半导体衬底100可以包括单晶硅衬底。有源鳍102可以具有在第一方向延伸的形状。在实例实施例中，有源鳍102可以包括单晶硅。
隔离层图案101可以设置在有源鳍102的两侧。有源鳍102可以具有比隔离层图案101更高的上表面。这样，有源鳍102可以从隔离层图案101的上表面突出。在实例实施例中，有源鳍102从隔离层图案101突出的高度可以小于有源鳍102的上表面的宽度，例如有源鳍102的鳍体(fin body)的宽度。可选地，如图所示，有源鳍102从隔离层图案101突出的高度可以与有源鳍102上表面的宽度基本相同。
栅极绝缘层图案104可以形成在有源鳍102的上表面上。在实例实施例中，栅极绝缘层图案104可以通过热氧化工艺利用氧化硅形成。第一电极图案106b可以形成在栅极绝缘层图案104上。第一电极图案106b可以与有源鳍102交叉。第一电极图案106b可以作为FinFET的栅电极。这样，FinFET的阈值电压可以根据第一电极图案106b的功函数而改变。
这样，第一电极图案106b可以包括适用于N型晶体管或P型晶体管的栅电极的材料。例如，第一电极图案106b可以包括具有可以由掺杂杂质控制的功函数的导电材料。可选地，第一电极图案106b可以包括具有中间带隙(mid-gap)功函数的导电材料，功函数可以是N型晶体管和P型晶体管的栅电极的功函数的中间值。在实例实施例中，中间带隙功函数可以包括约4.0eV到约5.2eV的功函数。
例如，第一电极图案106b可以包括多晶硅锗。多晶硅锗可以被掺杂具有与源极/漏极区中杂质实质上相同的导电类型的杂质。当FinFET是P型时，多晶硅锗可以被掺杂p型杂质，如硼。相反地，当FinFET是N型时，多晶硅锗可以被掺杂n型杂质，如砷和/或磷。
可选地，第一电极图案106b可以包括钛、氮化钛、钽和/或氮化钽。这些可单独使用或将它们组合使用。上述金属可以具有中间带隙功函数，使得这些金属可用于N型晶体管和P型晶体管的栅电极。当第一电极图案106b的厚度低于约
Figure A200810136694D0014095124QIETU
时，第一电极图案106b不足以起栅电极的作用。相反地，当第一电极图案106b的厚度高于约
Figure A200810136694D0014095130QIETU
时，蚀刻工艺会不容易控制。因此，第一电极图案106b的厚度可以为约
Figure A200810136694D0014095124QIETU
到约
Figure A200810136694D0014095130QIETU
，如约
Figure A200810136694D0014095134QIETU
。
第二电极图案108a可以形成在第一电极图案106b上。在实例实施例中，第二电极图案108a的宽度可以大于第一电极图案106b的宽度。例如，包括依次层叠的第一电极图案106b和第二电极图案108a的结构可以具有“T”形形状。因此，第二电极图案108a可以具有被构建为完全覆盖第一电极图案106b的上表面的形状。
第二电极图案108a可以用于减小栅电极的电阻。例如，当栅电极仅包括第一电极图案106b时，由于第一电极图案106b可以具有相对薄的厚度如约
Figure A200810136694D0014095147QIETU
到约，所以栅电极会具有相对高的电阻。这样，通过在第一电极图案106b上堆叠第二电极图案108a，栅电极电阻可以被减小。
在实例实施例中，第二电极图案108a可以包括相对于第一电极图案106b的材料的具有蚀刻选择性的材料。例如，第二电极图案108a可以包括在蚀刻第一电极图案106b的工艺中不会被蚀刻太多的材料。此外，第二电极图案108a可以包括具有对于第一电极图案106b的相对较强的附着力的材料。此外，第二电极图案108a可以包括利用蚀刻气体容易被蚀刻的材料。
例如，第二电极图案108a可以包括多晶硅。甚至，该多晶硅可以掺杂有与源极/漏极区域中的杂质实质上相同的导电类型的杂质。可选地，第二电极图案108a可以包括金属，如钨。甚至，尽管在图中未示出，第二电极图案108a可以具有多晶硅层图案与金属图案或金属硅化物层图案可以依次堆叠的结构。
源极/漏极扩张区110可以形成在第一电极图案106b两侧的有源鳍102的表面下方的半导体衬底100的表面中。在实例实施例中，源极/漏极扩张区110可以具有与第一电极图案106b的两端部分交叠的端部。可选地，源极/漏极扩张区110的每个的末端可以接触第一电极图案106b的两端。但是，第一电极图案106b的宽度可以小于第二电极图案108a的宽度，第一电极图案106b和源极/漏极扩张区110之间的交叠区域会减少。这样，可以由第一电极图案106b和源极/漏极扩张区110之间的相对大的交叠区域产生的栅致漏极泄漏(GIDL)电流会减小。
在第一电极图案106b和第二电极图案108a的侧壁上可以形成分隔物112。在实例实施例中，分隔物112可以包括氮化硅。源极/漏极区域114可以形成在分隔物112两侧的有源鳍102的下面的半导体衬底100的表面中。源极/漏极区域114的杂质浓度可以高于源极/漏极扩张区110的杂质浓度。
图3到图13是示出根据实例实施例制造图1和图2中的FinFET的方法的透视图和截面图。参照图3，包括单晶硅的半导体衬底100可以被处理以形成从隔离层图案101的上表面突出的有源鳍102。形成有源鳍102的工艺可以在下文中详细叙述。蚀刻掩模图案(未示出)可以形成在半导体衬底100上以选择性地覆盖半导体衬底100的将要形成有源鳍102的区域。除了该区域之外，可以通过该蚀刻掩模图案对半导体衬底100进行蚀刻而形成隔离沟槽(未示出)。绝缘层(未示出)可以形成在半导体衬底100上以填充沟槽。可以平面化该绝缘层直到暴露蚀刻掩模图案的上表面以在沟槽中形成初始隔离层。
初始隔离层的上部分可以被部分蚀刻以形成隔离层图案101。通过进行上述工艺，可以暴露沟槽的侧面以形成从隔离层图案101突出的有源鳍102。在实例实施例中，初始隔离层可以被湿法蚀刻工艺去除。然后蚀刻掩模图案可以被去除以暴露有源鳍102的上表面。
可选地，半导体衬底100可以包括绝缘体上硅(SOI)衬底、绝缘体上硅锗(SGOI)衬底和/或绝缘体上锗(GOI)衬底。在实例实施例中，有源鳍102可以通过简单图案化工艺形成。参考图4，栅极绝缘层图案104可以形成在有源鳍102的表面上。在实例实施例中，有源鳍102的表面可以通过热氧化形成包括氧化硅的栅极绝缘层图案104。栅极绝缘层图案104的厚度可以根据期望的晶体管特性而改变。
参考图5，第一电极层106可以形成在栅极绝缘层图案104上。在实例实施例中，第一电极层106的厚度可以为约
Figure A200810136694D0015095208QIETU
到约，如约
Figure A200810136694D0015095211QIETU
。由于第一电极层106可以相对较薄，所以第一电极层106可以沿有源鳍102的轮廓形成。在实例实施例中，第一电极层106可以包括多晶硅锗。可选地，第一电极层106可包括钛、氮化钛、钽和/或氮化钽。这些可以单独使用或将它们组合使用。可以详细叙述用于采用多晶硅锗形成第一电极层106的工艺。
硅种子层(未示出)可以形成在栅极绝缘层图案104和隔离层图案101上。硅种子层可以包括多晶硅和/或非晶硅。此外，硅种子层的厚度可以不大于约
Figure A200810136694D0016095223QIETU
。此外，硅种子层可以通过低压化学气相沉积(LPCVD)工艺形成。硅种子层可以作为种子用于通过后续工艺形成多晶硅锗层。
多晶硅锗层可以通过利用硅源气体和锗源气体的LPCVD工艺形成在硅种子层上。例如，硅源气体可以包括SiH4。锗源气体可以包括GeH4。载气可以包括H2。进一步地，LPCVD工艺可以在约10mTorr到约100mTorr的压强和约500℃到约600℃的温度下进行。硅锗层中的硅和锗的原子浓度可以通过控制硅源气体和锗源气体的流速调整。相反地，第一电极层106可包括氮化钛。例如，第一电极层106可以通过化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成，其可以使用包括TiCl4的钛源气体和包括NH3的氮源气体。
参考图6，第二电极层108可以形成在第一电极层106上。在实例实施例中，第二电极层108可以具有不同于第一电极层106的蚀刻选择性。通过以下工艺可以将第二电极层108转变成电极图案用于减小栅电极电阻。这样，为了充分减小栅电极的电阻，第二电极层108可以相对较厚。在实例实施例中，第二电极层108可以具有高于有源鳍102的上表面。
此外，第二电极层108可以包括具有对于第一电极层106的较强的附着力的材料。进一步地，第二电极层108可以包括利用蚀刻气体容易被蚀刻的材料。在实例实施例中，第二电极层108可以包括多晶硅。可选地，第二电极层108可以包括可以通过干法蚀刻工艺被蚀刻的金属。例如，第二电极层108可以包括钨。在实例实施例中，欧姆层(未示出)和金属阻挡层(未示出)可以形成在第一电极层106和第二电极层108之间。
尽管未在图中说明，当第二电极层108包括多晶硅时，金属层(未示出)或金属硅化物层(未示出)可进一步形成在多晶硅层上以减小栅电极的电阻。形成第二电极层108后，可以对第二电极层108进行抛光工艺以使第二电极层108的上表面平面化。
进一步地，可以在第一电极层106和第二电极层108中注入杂质。在实例实施例中，杂质可以具有与源极/漏极区域中的杂质实质上相同的导电类型。例如，当第一电极层106包括多晶硅锗时，FinFET可以通过掺杂杂质而具有合适的功函数，这可以提供所期望的阈值电压。
参考图7，掩模图案(未示出)可以形成在第二电极层108上以覆盖第二电极层108的其中会形成栅电极的区域。在实例实施例中，掩模图案可以包括光致抗蚀剂图案和/或硬掩模图案。此外，掩模图案可以具有线形形状，其沿着基本上垂直于有源鳍102的延伸方向的方向延伸。第二电极层108可以通过使用掩模图案作为蚀刻掩模蚀刻以形成第二电极图案108a。在实例实施例中，第二电极层108可以通过干法蚀刻工艺蚀刻。
参考图8，通过第二电极图案108a暴露的第一电极层106可以被蚀刻形成第一初始电极图案106a。当第一电极层106包括多晶硅或具有中间带隙功函数的金属时，第一电极层106会不容易被蚀刻。例如，通过干法蚀刻工艺蚀刻包含上述材料的第一电极层106时，可能需要相对长的时间。此外，有源鳍102在干法蚀刻工艺中可能被损坏。因此，第一电极层106可以通过湿法蚀刻工艺被蚀刻。
在实例实施例中，当第一电极层106包括多晶硅锗时，可以在第一电极层106上使用包括硝酸、氟酸(fluoric acid)、醋酸以及去离子水的蚀刻溶液进行湿法蚀刻工艺以形成第一初始电极图案106a。可选地，当第一电极层106包括氮化钛时，可以在第一电极层106上使用硫磺酸(sulfuric acid)进行湿法蚀刻工艺以形成第一初始电极图案106a。
如图中所示，第一初始电极图案106a和第二电极图案108a可以具有线形形状，其沿着基本上垂直于有源鳍102的延伸方向的方向延伸。进一步地，栅极绝缘层图案104可以由第一初始电极图案106a和第二电极图案108a暴露。
参考图9和图12，在第一初始电极图案106a和第二电极图案108a的两侧的有源鳍102的表面，可以注入杂质形成源极/漏极扩张区110。在实例实施例中，杂质注入工艺可以包括倾斜角注入工艺和/或等离子体离子掺杂工艺。
等离子体离子掺杂工艺可以包括在半导体衬底100上产生等离子鞘(plasma sheath)，在其上设置有半导体衬底100的阴极和阳极间施加电压。杂质可以穿过等离子鞘，然后注入半导体衬底100。依据等离子体离子掺杂工艺，在有源鳍102的表面中可以形成具有浅且均匀的掺杂深度的源极/漏极扩张区110。
在将杂质注入到半导体衬底100后，可能需要执行激活工艺以激活杂质。激活工艺可包括热处理半导体衬底100。进一步地，通过另外的热处理工艺可以实施激活工艺。可选地，激活工艺可以同可以实施热处理的其他工艺一起实施。源极/漏极扩张区110中的杂质可以在激活工艺期间沿侧向扩散，使得源极/漏极扩张区110和第一初始电极图案106a之间的区域交叠。
根据常规方法，为了减小栅电极和杂质区域之间的交叠区域，杂质注入前可以在栅电极的侧壁上形成补偿分隔物(未示出)。但是，补偿分隔物既可以形成在有源鳍的侧壁上又可以形成在栅电极的侧壁上。这样，由于杂质可以通过补偿分隔物和栅极绝缘层图案进入有源鳍，所以可能需要增加的能量来使有源鳍的侧壁掺杂杂质。进一步地，虽然完成了离子注入工艺，但是杂质不会在有源鳍的上表面和侧壁中均匀分布。
相反地，实例实施例的方法可以不包括在形成源极/漏极扩张区110之前用于形成补偿分隔物的工艺。这样，其上形成有具有均匀厚度的栅极绝缘层图案104的有源鳍102可以被第一初始电极图案106a和第二电极图案108a暴露，使得有源鳍102的表面中的源极/漏极扩张区110可以具有均匀的掺杂深度。进一步地，由于用于形成补偿分隔物的复杂工艺可以不执行，所以实例实施例的方法会包括简单的工艺。
当进行杂质注入工艺时，第一初始电极图案106a和第二电极图案108a可以掺杂有具有与源极/漏极扩张区110中的杂质基本相同的导电类型的杂质。参考图10和13，第一初始电极图案106a的侧壁可以被部分移除以形成具有宽度小于第二电极图案108a的第一电极图案106b。
源极/漏极扩张区110可以形成而不执行用于在第一初始电极图案106a的侧壁上形成补偿分隔物的工艺，使得源极/漏极扩张区110可以在第一初始电极图案106a下方延伸。这样，在第一初始电极图案106a和源极/漏极扩张区110之间的交叠区域会较大。因此，可以通过部分去除第一初始电极图案106a的侧壁来减小第一初始电极图案106a和源极/漏极扩张区110之间的交叠区域。
但是，当通过蚀刻第一初始电极图案106a，第一电极图案106b不与源极/漏极扩张区110交叠时，FinFET会具有相对低的驱动电流和不期望的开关特性。这样，交叠第一电极图案106b和源极/漏极扩张区110或使第一电极图案106b和源极/漏极扩张区110接触变得必要。在实例实施例中，第一初始电极图案106a的侧壁可以通过湿法蚀刻工艺被去除。
例如，当第一初始电极层106a包括多晶硅锗时，在第一初始电极层106a上可以使用包括氢氧化铵(ammonium hydroxide)、过氧化氢(hydrogenperoxide)和去离子水或包括硝酸、氟酸、醋酸和去离子水的蚀刻溶液进行湿法蚀刻工艺以形成第一电极图案106b。包括氢氧化铵、过氧化氢和去离子水的蚀刻溶液可以以约
Figure A200810136694D0019095256QIETU
/分钟的较低速度蚀刻多晶硅锗。因此，可以控制湿法蚀刻工艺以便去除第一初始电极层106a的相对薄的部分。可选地，当第一初始电极层106a包括氮化钛时，可以在第一初始电极图案106a上使用包括硫磺酸的蚀刻溶液进行湿法蚀刻工艺以形成第一电极图案106b。
参考图11，绝缘层(未示出)可以在第一电极图案106b、第二电极图案108a和栅极绝缘层图案104的轮廓上形成。在实例实施例中，绝缘层可以包括通过LPCVD工艺形成的氮化硅。绝缘层可以被各向异性蚀刻以在第一电极图案106b和第二电极图案108a的侧壁上形成分隔物112。进一步地，分隔物112可以形成在有源鳍102的侧壁上。
杂质可以被注入到具有分隔物112的半导体衬底100中以形成源极/漏极区域114(见图2)。在实例实施例中，源极/漏极区域114可以具有高于源极/漏极扩张区110的杂质浓度。根据实例实施例，FinFET可以具有栅电极和漏极区之间的减小的交叠区域。这样，GIDL电流会减小。此外，FinFET可以包括具有均匀且浅结深度的源极/漏极扩张区，使得FinFET可以具有改善的操作特性。
图14到图16是根据实例实施例的图1和图2中的FinFET的制造方法的透视图和截面图。实例实施例的方法可以包括基本上与参考图3到13示出的相同的工艺，除了第一电极图案和源极/漏极扩张区的工艺次序。可以执行实质上与参考图3到6示出的相同的工艺以在有源鳍102上形成栅极绝缘层图案104、第一电极层106和第二电极层108。
参考图14，可以在第二电极层108上形成掩模图案(未示出)以覆盖第二电极层108上形成栅电极的区域。在实例实施例中，掩模图案可以包括光致抗蚀剂图案和/或硬掩模图案。进一步地，掩模图案可以具有线形形状，其沿着基本上垂直于有源鳍102的延伸方向的方向延伸。第二电极层108可以利用掩模图案被干法蚀刻形成第二电极图案108a。在实例实施例中，第二电极层108可以通过干法蚀刻工艺被各向异性蚀刻。
参考图15，被第二电极图案108a暴露的第一电极层106可以被湿法蚀刻形成宽度比第二电极图案108a小的第一电极层图案106b。通过湿法蚀刻工艺，被第二电极图案108a暴露的第一电极层106的一部分可以被初始蚀刻。然后，第一电极层106的侧壁可以被蚀刻以形成第一电极图案106b，其宽度小于第二电极图案108a的宽度。
在实例实施例中，当第一电极层106包括多晶硅锗时，可以使用包括硝酸、氟酸、醋酸以及去离子水或包括氢氧化铵、过氧化氢和去离子水的蚀刻溶液蚀刻第一电极层106。可选地，当第一电极层106包括氮化钛时，可以使用包括硫磺酸的蚀刻溶液蚀刻第一电极层106。
参考图16，杂质可以注入到具有第一电极图案106b和第二电极图案108a的半导体衬底100中，从而在有源鳍102的表面中形成源极/漏极扩张区110。在实例实施例中，杂质注入工艺可以包括倾斜角注入工艺和/或等离子体离子掺杂工艺。在杂质注入工艺中，第二电极图案108a可以作为离子注入掩模。这样，在第二电极图案108a两侧的半导体衬底100的表面可以主要掺杂杂质。结果，虽然杂质会扩散，但是第一电极图案106b和源极/漏极扩张区110之间的交叠区域不会显著增加。
虽然未在图中示出，形成源极/漏极扩张区110后，可以另外执行用于部分去除第一电极图案106b的侧壁的工艺，以进一步减少第一电极图案106b和源极/漏极扩张区110之间的交叠区域。可以实施实质上与参考图11示出的相同的工艺，以完成FinFET。例如，在第一电极图案106b、第二电极图案108a和有源鳍102的侧壁上可以形成分隔物。杂质可以被注入到半导体衬底100中形成源极/漏极区域。根据实例实施例，第一电极图案可以通过一个湿法蚀刻工艺形成。这样，可以通过简单的方法制造FinFET。
图17是示出根据实例实施例的CMOS FinFET的透视图。参考图17，可以制备具有NMOS区域和PMOS区域的半导体衬底200。第一有源鳍202可以形成在半导体衬底200的NMOS区域中。第二有源鳍204可以形成在半导体衬底200的PMOS区域中。隔离层图案201可以设置在第一有源鳍202和第二有源鳍204的两侧。进一步地，隔离层图案201的上表面可以低于第一有源鳍202和第二有源鳍204的上表面。这样，第一有源鳍202和第二有源鳍204可以从隔离层图案201突出。
第一栅极绝缘层图案206a可以形成在第一有源鳍202的表面上。第二栅极绝缘层图案206b可以形成在第二有源鳍204的表面上。在实例实施例中，第一栅极绝缘层图案206a和第二栅极绝缘层图案206b可以包括通过热氧化工艺形成的氧化硅。
第一电极图案208a可以形成在第一栅极绝缘层图案206a上。第一电极图案208a可以与第一有源鳍202交叉。进一步地，第一电极图案208a可以具有第一功函数。在实例实施例中，第一电极图案208a可以包括掺杂n型杂质的多晶硅锗。可选地，第一电极图案208a可以包括具有中间带隙功函数的钛、氮化钛、钽和/或氮化钽。这些可单独使用或将它们组合使用。
第二电极图案210a可以形成在第一电极图案208a上。第二电极图案210a的宽度可以大于第一电极图案208a的宽度。进一步地，第二电极图案210a可以包含具有不同于第一电极图案208a的材料的蚀刻选择性的材料。包括n型杂质的第一源极/漏极扩张区212a可以形成在第一电极图案208a两侧的第一有源鳍202的表面中。第一源极/漏极扩张区212a可以与第一电极图案208a部分交叠。
第三电极图案208b可以形成在第二栅极绝缘层图案206b上。第三电极图案208b可以与第二有源鳍204交叉。在实例实施例中，第三电极图案208b可以包括与第一电极图案208a的材料实质上相同的材料。进一步地，第三电极图案208b可以具有高于或实质上等于第一电极图案208a的第一功函数的第二功函数。例如，当第一电极图案208a包括掺杂n型杂质的多晶硅锗时，第三电极图案208b可以包括掺杂有p型杂质的多晶硅锗。在实例实施例中，第三电极图案208b的第二功函数可以大于第一电极图案208a的第一功函数。
相反地，第一电极图案208a和第三电极图案208b可包括具有中间带隙功函数的钛、氮化钛、钽和/或氮化钽。这些可单独使用或将它们组合使用。在实例实施例中，第一电极图案208a和第三电极图案208b的功函数可以为约4.0eV到约5.2eV。
第四电极图案210b可以形成在第三电极图案208b上。在实例实施例中，第四电极图案210b的宽度可以大于第三电极图案208b的宽度。进一步地，第四电极图案210b的材料可以实质上与第二电极图案210a的材料相同。包括p型杂质的第二源极/漏极扩张区212b可以形成在第三电极图案208b两侧的第二有源鳍204的表面中。第二源极/漏极扩张区212b可以与第三电极图案208b部分交叠。
尽管图中未示出，分隔物可以设置在第一电极图案208a、第二电极图案210a、第三电极图案208b和第四电极图案210b的两侧。进一步地，第一源极/漏极区域和第二源极/漏极区域可以形成在分隔物的两侧的有源鳍的表面中。图17中的CMOS FinFET可以通过上述方法中的任意一个制造。
在制造参考图17的CMOS FinFET的方法中，可以制备具有NMOS区域和PMOS区域的半导体衬底200。第一有源鳍202可以形成在半导体衬底200的NMOS区中。第二有源鳍204可以形成在半导体衬底200的PMOS区中。第一栅极绝缘层图案206a可以形成在第一有源鳍202的表面上。第二栅极绝缘层图案206b可以形成在第二有源鳍204的表面上。第一栅极层和第二栅极层可以依次形成在第一栅极绝缘层图案206a和第二栅极绝缘层图案206b上。第一电极层和第二电极层可以被图案化形成第一初始电极图案、第二电极图案210a、第三初始电极图案和第四电极图案210b。第一初始电极图案可以与第一有源鳍202交叉。
此外，第三初始电极图案可以与第二有源鳍204交叉。N型杂质可以注入到被第一初始电极图案和第二电极图案210a暴露的第一有源鳍202的表面中，以形成第一源极/漏极扩张区212a。P型杂质可以注入到被第三初始电极图案和第四电极图案210b暴露的第二有源鳍204的表面中，以形成第二源极/漏极扩张区212b。第一初始电极图案和第三初始电极图案的侧壁可以被部分去除形成第一电极图案208a和第三电极图案208b。
分隔物(未示出)可以形成在第一电极图案208a、第二电极图案210a、第三电极图案208b和第四电极图案210b的侧壁上。N型杂质可以被选择性地注入到分隔物两侧的第一有源鳍202的表面中，以形成第一源极/漏极区域(未示出)。进一步地，p型杂质可以被选择性地注入到分隔物两侧的第二有源鳍204的表面中，以形成第二源极/漏极区域(未示出)。
根据实例实施例的晶体管可用于需要增加的集成度的半导体器件中。例如，实例实施例可以用作存储器件的单元晶体管，如DRAM或逻辑器件的开关晶体管。进一步地，由于减小的GIDL电流，实例实施例可以在需要高容量的晶体管的半导体器件中使用。
以上是对实例实施例的说明，其不应当被解释为对本发明的限制。虽然已经描述了几个实例实施例，但是对本领域的技术人员而言很容易理解的是，在实质上不脱离实例实施例的新教导和优点的前提下可以对实例实施例进行许多修改。相应地，所有这些修改旨在被包括在权利要求书中定义的本发明的范围内。在权利要求书中，手段加功能的句子旨在覆盖在此描述的作为实施所叙述的功能的结构，并且不仅是结构性的等价而且也是等价结构。因此，应当理解的是，上述是对本发明的说明，不应当被解释为限于所公开的具体实例实施例，并且和其他实例实施例一样，对所公开的实例实施例的修改旨在被包括在所附权利要求书的范围内。由下面的权利要求书定义本发明，并具有被包括在此的权利要求书的等价物。
本申请要求于2007年8月31日向韩国知识产权局提交的韩国专利申请No.2007-88162的优先权，其全部内容以引用方式合并在此。

Claims (31)

1、一种鳍式场效应晶体管，包括：
至少一个有源鳍，其在衬底上；
至少一个栅极绝缘层图案，其在所述至少一个有源鳍的表面上；
第一电极图案，其在所述至少一个栅极绝缘层图案上，所述第一电极图案与所述至少一个有源鳍交叉；
第二电极图案，其在所述第一电极图案上，所述第二电极图案的宽度大于所述第一电极图案的宽度；以及
至少一对源极/漏极扩张区，其在所述至少一个第一电极图案两侧的所述至少一个有源鳍的表面中。
2、如权利要求1所述的鳍式场效应晶体管，其中所述第一电极图案和所述第二电极图案包括具有不同蚀刻选择性的材料。
3、如权利要求1所述的鳍式场效应晶体管，其中所述第一电极图案包括多晶硅锗，所述第二电极图案包括多晶硅。
4、如权利要求3所述的鳍式场效应晶体管，其中所述第一电极图案和所述第二电极图案掺杂有杂质，所述杂质具有与所述至少一对源极/漏极扩张区中的杂质实质上相同的导电类型。
5、如权利要求1所述的鳍式场效应晶体管，其中所述第一电极图案包括选自由钛、氮化钛、钽和氮化钽组成的组中的至少一种，所述第二电极图案包括多晶硅。
6、如权利要求1所述的鳍式场效应晶体管，其中所述第一电极图案的厚度为约100
Figure A200810136694C0002105752QIETU
到约400
Figure A200810136694C0002105752QIETU
。
7、如权利要求1所述的鳍式场效应晶体管，还包括：
分隔物，其设置在所述第一电极图案和所述第二电极图案的两侧；以及
源极/漏极区域，其在所述分隔物的两侧的所述至少一个有源鳍的表面中，所述源极/漏极区域的杂质浓度高于所述至少一对源极/漏极扩张区的杂质浓度。
8、如权利要求1所述的鳍式场效应晶体管，还包括：
隔离层图案，其在所述至少一个有源鳍的两侧的衬底上。
9、如权利要求1所述的鳍式场效应晶体管，其中所述至少一对源极/漏极扩张区与所述第一电极图案的末端交叠。
10、如权利要求1所述的鳍式场效应晶体管，其中所述衬底包括单晶硅衬底、绝缘体上硅衬底、绝缘体上硅锗衬底或者绝缘体上锗衬底。
11、如权利要求1所述的鳍式场效应晶体管，其中所述至少一个有源鳍包括分别在所述衬底的NMOS区域和PMOS区域中的第一有源鳍和第二有源鳍；
所述至少一个栅极绝缘层图案包括分别在所述第一有源鳍和所述第二有源鳍的表面上的第一栅极绝缘层图案和第二栅极绝缘层图案；
所述至少一对源极/漏极扩张区包括第一源极/漏极扩张区和第二源极/漏极扩张区，所述第一源极/漏极扩张区在所述第一电极图案的两侧的所述第一有源鳍的表面中，所述第一源极/漏极扩张区掺杂n型杂质，所述鳍式场效应晶体管还包括：
第三电极图案，其在所述第二栅极绝缘层图案上，所述第三电极图案与所述第二有源鳍交叉；
第四电极图案，其在所述第三电极图案上，所述第四电极图案的宽度大于所述第三电极图案的宽度；以及
第二源极/漏极扩张区，其在所述第三电极图案两侧的所述第二有源鳍的表面中，所述第二源极/漏极扩张区掺杂p型杂质。
12、如权利要求11所述的鳍式场效应晶体管，其中所述第一电极图案和所述第三电极图案具有不同的功函数。
13、如权利要求12所述的鳍式场效应晶体管，其中所述第一电极图案包括掺杂n型杂质的多晶硅锗，所述第三电极图案包括掺杂p型杂质的多晶硅锗。
14、如权利要求11所述的鳍式场效应晶体管，其中所述第一电极图案和所述第三电极图案具有实质上相同的约4.0eV到5.2eV的功函数。
15、如权利要求14所述的鳍式场效应晶体管，其中所述第一电极图案和所述第三电极图案包括选自由钛、氮化钛、钽和氮化钽组成的组中的至少一种，所述第二电极图案和所述第四电极图案包括多晶硅。
16、一种制造鳍式场效应晶体管的方法，所述方法包括：
在衬底上形成至少一个有源鳍；
在所述至少一个有源鳍的表面上形成栅极绝缘层图案；
在所述栅极绝缘层图案上依次形成第一电极层和第二电极层；
图案化所述第一电极层和所述第二电极层以形成第一初始电极图案和第二电极图案，所述第一初始电极图案与所述至少一个有源鳍交叉；
掺杂由所述第一初始电极图案和所述第二电极图案暴露的所述至少一个有源鳍的表面以形成至少一对源极/漏极扩张区；以及
部分去除所述第一初始电极图案的侧壁以形成第一电极图案，所述第一电极图案的宽度小于所述第二电极图案的宽度。
17、如权利要求16所述的方法，其中所述第一电极图案和所述第二电极图案包括具有不同蚀刻选择性的材料。
18、如权利要求16所述的方法，其中所述第一电极图案包括多晶硅锗，所述第二电极图案包括多晶硅。
19、如权利要求18所述的方法，其中图案化所述第一电极层和所述第二电极层包括：
在所述第二电极层上形成掩模图案；
利用所述掩模图案干法蚀刻所述第二电极层形成所述第二电极图案；以及
湿法蚀刻所述第二电极图案下方的所述第一电极层形成所述第一初始电极图案。
20、如权利要求19所述的方法，其中使用包括硝酸、氟酸、醋酸和去离子水的蚀刻溶液湿法蚀刻所述第一电极层。
21、如权利要求18所述的方法，其中通过使用包括氢氧化铵、过氧化氢和去离子水或者包括硝酸、氟酸、醋酸和去离子水的蚀刻溶液进行湿法蚀刻工艺，部分去除所述第一初始电极图案的侧壁。
22、如权利要求16所述的方法，其中所述第一电极层包括选自由钛、氮化钛、钽和氮化钽组成的组中的至少一种，所述第二电极层包括多晶硅。
23、如权利要求16所述的方法，其中形成所述第一电极图案包括部分去除所述第一初始电极图案，以使所述第一电极图案与所述源极/漏击扩张区交叠。
24、如权利要求16所述的方法，其中通过等离子体离子注入工艺或倾斜角离子注入工艺形成所述源极/漏极扩张区。
25、如权利要求16所述的方法，还包括：
在所述第一电极图案和所述第二电极图案的侧壁上形成分隔物；以及
对所述分隔物的两侧的所述有源鳍的表面掺杂杂质，形成源极/漏极区域。
26、如权利要求25所述的方法，其中通过等离子体离子注入工艺或倾斜角离子注入工艺形成所述源极/漏极区域。
27、如权利要求16所述的方法，其中所述衬底包括单晶硅衬底、绝缘体上硅衬底、绝缘体上硅锗衬底或者绝缘体上锗衬底。
28、一种制造鳍式场效应晶体管的方法，该方法包括：
形成从衬底突出的有源鳍；
在所述有源鳍的表面上形成栅极绝缘层图案；
在所述栅极绝缘层图案上依次形成第一电极层和第二电极层；
图案化所述第二电极层以形成第二电极图案，所述第二电极图案与所述有源鳍交叉；
蚀刻被所述第二电极图案暴露的所述第一电极层以形成第一初始电极图案；
部分去除所述第一初始电极图案的侧壁，形成第一电极图案，所述第一电极图案的宽度小于所述第二电极图案的宽度；以及
掺杂由所述第一电极图案和所述第二电极图案暴露的所述有源鳍的表面以形成源极/漏极扩张区。
29、如权利要求28所述的方法，其中所述第一初始电极图案和所述第一电极图案通过实质上相同的湿法蚀刻工艺形成。
30、如权利要求28所述的方法，还包括：
形成所述源极/漏极扩张区后，部分去除所述第一电极图案的侧壁，以减小所述第一电极图案和所述源极/漏极扩张区之间的交叠区域。
31、一种制造鳍式场效应晶体管的方法，该方法包括：
在衬底的NMOS区域中形成第一有源鳍；
在所述衬底的PMOS区域中形成第二有源鳍；
在所述第一有源鳍和所述第二有源鳍上形成栅极绝缘层图案；
在所述栅极绝缘层图案上依次形成第一电极层和第二电极层；
图案化所述第一电极层和所述第二电极层以形成第一初始电极图案、第二电极图案、第三初始电极图案和第四电极图案，所述第一初始电极图案与所述第一有源鳍交叉，所述第三初始电极图案与所述第二有源鳍交叉；
对由所述第一初始电极图案和所述第二电极图案暴露的所述第一有源鳍的表面掺杂n型杂质，形成第一源极/漏极扩张区；
对由所述第三初始电极图案和所述第四电极图案暴露的所述第二有源鳍的表面掺杂p型杂质形成第二源极/漏极扩张区；以及
部分去除所述第一初始电极图案和所述第三初始电极图案的侧壁，形成第一电极图案和第三电极图案。
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