CN103117227A - 多栅鳍式场效应管的制备方法 - Google Patents
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Abstract
本发明实施例提供一种多栅鳍式场效应管FinFET的制备方法，包括：在衬底上形成沟道层和栅介质层；在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层形成至少一个鳍条；沿至少一个鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；在所述衬底上形成栅极层，对栅极层进行平坦化处理以露出第一保护层，并采用刻蚀工艺刻蚀掉第一保护层，以形成栅极；在所述衬底上形成源漏极。本发明实施例通过采用外延工艺和刻蚀工艺形成FinFET的栅极，实现栅极与鳍条沿长度方向的中心位置对齐，解决漏源之间的串联电阻不平衡的问题，保证FinFET的器件性能。
Description
技术领域
本发明实施例涉及半导体技术，尤其涉及一种多栅鳍式场效应管的制备方法。
背景技术
随着集成电路（Integrated Circuit，简称IC）的广泛应用和快速发展，鳍式场效应管（Fin Field-Effect Transistor，简称FinFET）作为一种新兴场效应管（Field Effect Transistor，简称FET），由于其具有器件小、栅控能力强和功耗低等特点，且与现有的硅工艺相兼容的优势，被广泛应用到各类IC中。
FinFET的制备方法的好坏直接影响着FinFET的器件性能，现有技术制备FinFET的方法是在衬底上形成鳍条后，在衬底上生长栅极材料，再采用如光刻等构图工艺刻蚀栅极材料形成栅极图案，完成栅极的制备。但该方法所采用的构图工艺由于受到构图工艺精度的限制，导致栅极很难与鳍条沿长度方向的中心位置对齐，从而使漏极和源极之间的串联电阻不平衡，造成漏极电流不稳定，严重影响FinFET器件的稳定性。
发明内容
本发明实施例提供一种多栅鳍式场效应管的制备方法，以实现漏极和源极之间的串联电阻平衡，使漏极电流稳定，保证FinFET的器件性能。
第一方面，本发明实施例提供一种多栅鳍式场效应管的制备方法，包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条；
沿所述至少一个鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
在所述衬底上形成栅极层，对所述栅极层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层，以形成栅极；
在所述衬底上形成源漏极。
在第一方面的第一种可能的实现方式中，所述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
在第一方面的第二种可能的实现方式中，在衬底上形成沟道层包括：在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。
在第一方面的第三种可能的实现方式中，所述衬底的晶向为<100>。
在第一方面的第四种可能的实现方式中，在所述衬底上形成所述非晶硅层，并采用刻蚀工艺刻蚀非晶硅层，形成至少一个鳍条包括：
在所述衬底上采用外延工艺形成第二保护层，采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；
在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；
在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；
在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。
根据第一方面的第四种可能的实现方式，在第五种可能的实现方式中，
所述鳍条边墙和鳍条满足公式：
DSpacer=2×WFin+WSpacer；
其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。
在第一方面的第六种可能的实现方式中，所述采用刻蚀工艺刻蚀掉所述第一保护层的刻蚀工艺为选择性刻蚀工艺。
在第一方面的第七种可能的实现方式中，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W=2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。
第二方面，本发明实施例提供一种多栅鳍式场效应管的制备方法，包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀非晶硅层，形成至少一个鳍条；
在所述衬底上形成栅极层，平坦化处理栅极层，并沿鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层；
采用各向异性刻蚀工艺刻蚀掉露出的所述栅极层，采用刻蚀工艺刻蚀掉所述第三保护层，以形成栅极；
在所述衬底上形成源漏极。
在第二方面的第一种可能的实现方式中，所述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
在第二方面的第二种可能的实现方式中，在衬底上形成沟道层包括：在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。
在第二方面的第三种可能的实现方式中，所述衬底的晶向为<100>。
在第二方面的第四种可能的实现方式中，在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条包括：
在所述衬底上采用外延工艺形成第二保护层，并采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；
在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；
在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；
在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。
根据第二方面的第四种可能的实现方式，在第五种可能的实现方式中，所述鳍条边墙和鳍条满足公式：
DSpacer=2×WFin+WSpacer；
其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。
在第二方面的第六种可能的实现方式中，所述采用刻蚀工艺刻蚀掉所述第一保护层和所述采用刻蚀工艺刻蚀掉所述第三保护层的刻蚀工艺均为选择性刻蚀工艺。
根据第二方面的第六种可能的实现方式，在第七种可能的实现方式中，所述第一保护层与第三保护层为不同材料。
在第二方面的第八种可能的实现方式中，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W=2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。
本发明实施例多栅鳍式场效应管的制备方法，通过采用外延工艺和刻蚀工艺来形成FinFET的栅极，实现栅极与鳍条沿长度方向的中心位置对齐，解决漏极和源极之间的串联电阻不平衡的问题，使漏极电流稳定，保证FinFET的器件性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1a～图1g为本发明多栅鳍式场效应管的制备方法实施例一的工艺流程图；
图2为本发明多栅鳍式场效应管的制备方法实施例二的工艺流程图；
图3a~图3e为本发明多栅鳍式场效应管的制备方法实施例三的工艺流程图；
图4为本发明多栅鳍式场效应管的制备方法实施例三的局部放大图；
图5a~图5f为本发明多栅鳍式场效应管的制备方法实施例四的工艺流程图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1a～图1g为本发明多栅鳍式场效应管的制备方法实施例一的工艺流程图，所述方法适用于制作多栅FinFET，本实施例的方法可以包括：
步骤11、在衬底上形成沟道层和栅介质层；
具体地，如图1a所示，在衬底101上形成沟道层102，再在沟道层102上形成栅介质层103。其中，所述沟道层102可以在衬底上淀积一硅层，采用离子注入的方式形成FinFET的沟道区域，也可以直接在硅衬底上采用离子注入的方式形成沟道层102，可根据实际工艺要求进行选择。所述栅介质层103可以采用热氧化工艺在沟道层102上生长二氧化硅（SiO2）形成栅介质，也可以采用化学气相淀积（Chemical Vapor Deposition，CVD）工艺在沟道层102上淀积如氧化铝（Al2O3）等高K材料形成所述栅介质层103，但不以此为限。
步骤12、在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条；
具体地，如图1b所示，图1b为制作多栅FinFET过程中沿XZ平面的截面图，在所述栅介质层103上淀积工艺形成非晶硅层，采用曝光掩膜等构图刻蚀工艺形成至少一个鳍条（Fin）104，图中以4个鳍条为例说明，但不以此为限。
步骤13、沿所述至少一个鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
具体地，如图1c及图1d所示，图1c为制作多栅FinFET过程中沿YZ平面的截面图，图1d为图1c的俯视图，沿所述至少一个鳍条104长度方向从所述衬底的两侧向中间（图中箭头方向）采用如选择性外延（SelectiveEpitaxial Growth，简称SEG）工艺等的外延工艺形成第一保护层105，直至在沿所述至少一个鳍条104长度方向的中间位置形成如图所示沟槽106。
其中，所述第一保护层105可以为二氧化硅、氮化硅等起保护作用的材料，但不以此为限。所述外延工艺由于其具有工艺精度高及可控性强等优点，所形成的沟槽106的尺寸可以精确控制，其中沟槽106的厚度即第一保护层的厚度，可由下一步要形成的栅极的厚度预先设定；同时为了满足下一步形成的栅极能够位于鳍条沿长度方向的中心位置，则要求从衬底两侧外延的第一保护层105具有相同的工艺条件以形成两侧尺寸一致的第一保护层105，而使沟槽106位于衬底表面的中心位置，如图1c所示，并且沟槽106的宽度（即沟槽沿所述至少一个鳍条104长度方向的宽度W）要大于等于FinFET的有效沟道长度以保证栅控能力。
步骤14、在所述衬底上形成栅极层，对所述栅极层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层，以形成栅极；
具体地，图1e为制作多栅FinFET过程中沿YZ平面的截面图，图1f为制作多栅FinFET过程中沿XZ平面的截面图，如图1e所示，在整个衬底上淀积一栅极层107，其厚度要大于所述沟槽106的深度，来保证下一步平坦化处理后的栅极厚度可以达到预先设计的要求。对所述栅极层107进行平坦化处理以露出所述第一保护层105，然后采用刻蚀工艺刻蚀掉第一保护层105，最终形成如图1f所示的结构。
其中，所述平坦化处理可以采用化学机械抛光（Chemical MechanicalPlanarization，CMP）工艺，但不以此为限。所述刻蚀工艺可以采用等离子刻蚀、光刻蚀等。
步骤15、在所述衬底上形成源漏极。
具体地，如图1g所示，图1g为制作多栅FinFET过程中沿YZ平面的截面图，可以在衬底上的源漏区域采用离子注入的工艺形成源区108及漏区109，但不以此为限，也可采用其他工艺形成源漏区域。在源漏区制作完成后通过互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）工艺进行淀积钝化层，刻蚀接触孔以及金属化等，最终形成多栅FinFET。所述多栅FinFET可以为N型FET，也可以为P型FET，可根据实际制作要求而定。
本实施例，通过采用外延第一保护层形成沟槽，以实现栅极与鳍条沿长度方向的中心位置对齐，解决漏极和源极之间的串联电阻不平衡的问题，使漏极电流稳定，保证FinFET的器件性能。
优选地，在上述实施例的基础上，所述衬底可以为深度耗尽沟道（DeeplyDepleted Channel，DDC）衬底，这样做的好处在于，DDC衬底可通过一般常规的CMOS工艺实现；与传统的晶体管技术相比，衬底为DDC衬底的晶体管即DDC晶体管更利于低功耗工作，通过减少50%的阈值电压(VT)变异，DDC晶体管可以实现30%或更多的电源电压降低，同时保持相同的系统时钟速度并减少整体泄漏。通过增加通道的载流子迁移率，DDC晶体管可以增加驱动电流10%以上。
优选地，在上述实施例的基础上，所述衬底还可以为全耗尽绝缘衬底上的硅（Fully Depleted Silicon-On-Insulator，FD-SOI）衬底。这样做的好处在于，衬底为FD-SOI的晶体管具有较大电流驱动能力，陡直的亚阈值斜率，较小的短沟道效应、窄沟道效应及完全消除翘曲效应（Kink effect）等优点。
优选地，在上述实施例的基础上，所述衬底的晶向为<100>。这样做的好处在于，采用<100>晶向能够提高衬底的电子或空穴的迁移率，以空穴为例，采用<100>晶向可以使空穴迁移率增加62%~78%。
优选地，在上述实施例的基础上，所述采用刻蚀工艺刻蚀掉所述第一保护层的刻蚀工艺为选择性刻蚀工艺。这样做的好处在于，由于选择性刻蚀工艺可以对所述第一保护层进行选择刻蚀，而不刻蚀所述栅极层材料，这样可以保证准确刻蚀所述第一保护层的同时不破坏栅极层图案，进一步保证栅极与鳍条沿长度方向的中心位置对齐，并且可以省去一步掩膜工艺，减少工艺步骤且降低工艺成本。
优选地，在上述实施例的基础上，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W=2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。具体地，所述沟槽沿鳍条长度方向的宽度W即为图1c中所述沟槽106的宽度（图中已标出），所述鳍条的高度HFin及所述鳍条的宽度WFin可参照图1b中的鳍条的高度和宽度。这样做的好处在于，可以准确控制沟槽106的宽度使其大于等于制作的多栅FinFET的有效沟道长度，确保栅极宽度，保证所述多栅FinFET的栅控能力。
实施例二
图2为本发明多栅鳍式场效应管的制备方法实施例二的工艺流程图，本实施例在上述实施例的基础上，在衬底上形成沟道层包括：在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。
如图2所示，在所述衬底101上采用外延工艺形成第一硅层201，所述第一硅层201为具有离子浓度的硅层，以制作P型FinFET为例，第一硅层201可以为具有硼离子B+的硅层，用于进行阈值电压调整；在第一硅层201上再采用外延工艺外延具有离子浓度的第二硅层202，以P型FinFET为例，所述第二硅层202的离子可以为B+，其掺杂浓度可以为1×1015cm-3~1×1016cm-3，外延厚度可以为0.3μm~0.5μm，但不以此为限。第一硅层201和第二硅层202构成所述沟道层102。
本实施例，通过采用外延工艺生长沟道层，解决了由离子注入工艺形成沟道所带来界面粗糙、高晶格损伤、低激活率等一系列问题。
优选地，所述第一硅层和第二硅层之间可以设置一层薄的牺牲层，所述牺牲层可以为如二氧化硅等起保护作用的材料。这样做的好处在于，能够保证沟道层掺杂的均匀性，提高FinFET的沟道导电性能。
实施例三
图3a~图3e为本发明多栅鳍式场效应管的制备方法实施例三的工艺流程图，本实施例在上述实施例的基础上，在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条包括：
步骤31、在所述衬底上采用外延工艺形成第二保护层，采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；
具体地，如图3a所示，图3a为制作多栅FinFET过程中沿XZ平面的截面图，在形成所述栅介质层103的衬底上外延形成第二保护层，采用构图工艺刻蚀第二保护层，形成如图3a所示的鳍条图案301。其中，所述构图工艺刻蚀可以为采用掩膜版刻蚀，如光刻、等离子刻蚀等，但不以此为限。
步骤32、在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；
具体地，如图3b及图3c所示，图3b及图3c为制作多栅FinFET过程中沿XZ平面的截面图，在所述衬底上外延鳍条边墙层302，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层302，留下所述鳍条图案301侧墙处的鳍条边墙层302材料，再采用如选择性刻蚀的刻蚀工艺刻蚀掉所述鳍条图案301，但不以此为限，在所述栅介质层103的表面只剩下所述鳍条图案301侧墙处的鳍条边墙层302材料，即所述鳍条边墙303。
其中，所述各向异性的刻蚀（anisotropic etching）工艺为沿着不同的结晶学平面呈现不同腐蚀速率的腐蚀方法。其具有工艺开发水平高、结构几何尺寸能够精确控制等优点，被使用于对精度要求高的制作工艺中；所述各向异性的刻蚀可以为干法各向异性的刻蚀，也可以为湿法各向异性的刻蚀，可根据实际制作工艺而定。
步骤33、在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；
具体地，如图3d及图3e所示，图3d及图3e为制作多栅FinFET过程中沿XZ平面的截面图，在所述衬底上外延生长非晶硅层304，采用各向异性刻蚀工艺刻蚀所述非晶硅层304，形成如图3e所示的只有所述鳍条边墙303侧墙位置处的非晶硅。
步骤34、在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。
具体地，如图3e及图1b所示，如果需要制作偶数个鳍条104，则在所述衬底上采用刻蚀工艺，如选择性刻蚀工艺刻蚀掉所述鳍条边墙303，形成偶数个鳍条104，如图1b中的四个鳍条104；如果需要制作奇数个鳍条104，则在所述衬底上采用刻蚀工艺刻蚀掉所述鳍条边墙303，然后再刻蚀掉最外侧的一个鳍条104，形成奇数个鳍条104。
本实施例，通过采用三次外延工艺精确生长形成多鳍条，实现鳍条尺寸的精确控制，提高了FinFET的沟道控制能力。
优选地，在上述实施例的基础上，所述鳍条边墙和鳍条满足公式：DSpacer=2×WFin+WSpacer；其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。
具体地，图4为本发明多栅鳍式场效应管的制备方法实施例三的局部放大图，如图4所示，以四个鳍条104为例说明，为了保证鳍条104等间距，则必须使中间两个鳍条104的间距DFin与所述鳍条边墙303的宽度WSpacer相同，即DFin=WSpacer，为了满足这个条件，只要满足公式：DSpacer=2×WFin+WSpacer即可。所以在制作多鳍条之前可以利用所述公式预先设计鳍条边墙303和鳍条104的宽度及间距，保证多鳍条等间距。
实施例四
图5a~图5f为本发明多栅鳍式场效应管的制备方法实施例四的工艺流程图，所述方法适用于制作多栅FinFET，本实施例的方法可以包括：
步骤51、在衬底上形成沟道层和栅介质层；
本实施例步骤51的具体工艺实现与步骤11的工艺实现过程类似，此处不再赘述。
步骤52、在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条；
本实施例步骤52的具体工艺实现与步骤12的工艺实现过程类似，此处不再赘述。
步骤53、在所述衬底上形成栅极层，平坦化处理栅极层，并沿鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
具体地，如图5a及图5b所示，图5a为制作多栅FinFET过程中沿XZ平面的截面图，图5b为制作多栅FinFET过程中沿YZ平面的截面图，在所述衬底上形成栅极层107，平坦化处理栅极层107，并保证栅极层107厚度满足制作多栅FinFET的预先设计要求，再在衬底上沿所述至少一个鳍条长度方向从所述衬底的两侧向中间(图中箭头方向)采用外延工艺形成第一保护层105，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽106；
步骤54、在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层；
具体地，如图5c及5d所示，图5c及图5d为制作多栅FinFET过程中沿YZ平面的截面图，在所述衬底上采用如CVD工艺形成第三保护层501，采用如CMP工艺的平坦化处理露出第一保护层105，之后可以采用等离子刻蚀、光刻蚀等刻蚀工艺蚀掉所述第一保护层105，形成图5d所示的结构。
步骤55、采用各向异性刻蚀工艺刻蚀掉露出的所述栅极层，采用刻蚀工艺刻蚀掉所述第三保护层，以形成栅极；
具体地，如图5e、图5f及图1f所示，图5e为制作多栅FinFET过程中沿YZ平面的截面图，图5f为图5e所示结构图沿XZ平面的截面图，在所述衬底上采用各向异性刻蚀工艺刻蚀掉露出的所述栅极层107，然后采用如等离子刻蚀、光刻蚀等刻蚀工艺或CMP工艺刻蚀掉所述第三保护层501，以形成栅极，如图1f所示。
步骤56、在所述衬底上形成源漏极。
本实施例步骤56的具体工艺实现与步骤15的工艺实现过程类似，此处不再赘述。
本实施例，通过采用外延第一保护层形成沟槽，以实现栅极与鳍条沿长度方向的中心位置对齐，解决漏极和源极之间的串联电阻不平衡的问题，使漏极电流稳定，保证FinFET的器件性能。
优选地，在上述实施例的基础上，所述衬底可以为深度耗尽沟道（DeeplyDepleted Channel，DDC）衬底，这样做的好处在于，DDC衬底可通过一般常规的CMOS工艺实现；与传统的晶体管技术相比，衬底为DDC衬底的晶体管即DDC晶体管更利于低功耗工作，通过减少50%的阈值电压(VT)变异，DDC晶体管可以实现30%或更多的电源电压降低，同时保持相同的系统时钟速度并减少整体泄漏。通过增加通道的载流子迁移率，DDC晶体管可以增加驱动电流10%以上。
优选地，在上述实施例的基础上，所述衬底还可以为全耗尽绝缘衬底上的硅（Fully Depleted Silicon-On-Insulator，FD-SOI）衬底。这样做的好处在于，衬底为FD-SOI的晶体管具有较大电流驱动能力，陡直的亚阈值斜率，较小的短沟道效应、窄沟道效应及完全消除翘曲效应（Kink effect）等优点。
优选地，在上述实施例的基础上，所述衬底的晶向为<100>。这样做的好处在于，采用<100>晶向能够提高衬底的电子或空穴的迁移率，以空穴为例，采用<100>晶向可以使空穴迁移率增加62%~78%。
优选地，在上述实施例的基础上，所述采用刻蚀工艺刻蚀掉所述第一保护层和所述采用刻蚀工艺刻蚀掉所述第三保护层的刻蚀工艺均为选择性刻蚀工艺。这样做的好处在于，由于选择性刻蚀工艺可以对所述第一保护层和所述第三保护层进行选择刻蚀，而不刻蚀所述栅极层材料，这样可以保证准确刻蚀所述第一保护层和所述第三保护层的同时不破坏栅极层图案及栅极，进一步保证栅极与鳍条沿长度方向的中心位置对齐，并且可以省去掩膜工艺，减少工艺步骤且降低工艺成本。
优选地，在上述实施例的基础上，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W＝2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。具体地，所述沟槽沿鳍条长度方向的宽度W即为图1c中所述沟槽106的宽度（图中已标出），所述鳍条的高度HFin及所述鳍条的宽度WFin可参照图1b中的鳍条的高度和宽度。这样做的好处在于，可以准确控制沟槽106的宽度使其大于等于制作的多栅FinFET的有效沟道长度，确保栅极宽度，保证所述多栅FinFET的栅控能力。
优选地，在上述实施例的基础上，在衬底上形成沟道层包括：在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。具体工艺实现与实施例二类似，此处不再赘述。这样做的好处在于，通过采用外延工艺生长沟道层，解决了由离子注入工艺形成沟道所带来界面粗糙、高晶格损伤、低激活率等一系列问题。同时，优选地，所述第一硅层和第二硅层之间可以设置一层薄的牺牲层，所述牺牲层可以为如二氧化硅等起保护作用的材料。这样做的好处在于，能够保证沟道层掺杂的均匀性，提高FinFET的沟道导电性能。
优选地，在上述实施例的基础上，在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条包括：在所述衬底上采用外延工艺形成第二保护层，采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。具体工艺实现与实施例三类似，此处不再赘述。这样做的好处在于，通过采用三次外延工艺精确生长形成多鳍条，实现鳍条尺寸的精确控制，提高了FinFET的沟道控制能力。
优选地，在上述实施例的基础上，所述第一保护层与第三保护层为不同材料。这样做的好处在于，在采用选择性刻蚀工艺，尤其是无掩膜版的选择性刻蚀工艺，刻蚀所述第一保护层时，第三保护层可以不受影响，保证了对栅极层的保护且可以减少工艺步骤。
优选地，在所述实施例的基础上，所述鳍条边墙和鳍条满足公式：DSpacer=2×WFin+WSpacer；其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。具体工艺实现与图4所示的工艺过程类似，此处不再赘述。这样做的好处在于，在制作多鳍条之前可以利用所述公式预先设计鳍条边墙和鳍条的宽度及间距，保证多鳍条等间距。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (17)
1.一种多栅鳍式场效应管的制备方法，其特征在于，包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条；
沿所述至少一个鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
在所述衬底上形成栅极层，对所述栅极层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层，以形成栅极；
在所述衬底上形成源漏极。
2.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，所述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
3.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，在衬底上形成沟道层包括：
在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。
4.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，所述衬底的晶向为<100>。
5.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条包括：
在所述衬底上采用外延工艺形成第二保护层，采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；
在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；
在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；
在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。
6.根据权利要求5所述的多栅鳍式场效应管的制备方法，其特征在于，所述鳍条边墙和鳍条满足公式：
DSpacer=2×WFin+WSpacer；
其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。
7.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，所述采用刻蚀工艺刻蚀掉所述第一保护层的刻蚀工艺为选择性刻蚀工艺。
8.根据权利要求1所述的多栅鳍式场效应管的制备方法，其特征在于，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W=2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。
9.一种多栅鳍式场效应管的制备方法，其特征在于，包括：
在衬底上形成沟道层和栅介质层；
在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条；
在所述衬底上形成栅极层，平坦化处理栅极层，并沿鳍条长度方向从所述衬底的两侧向中间采用外延工艺形成第一保护层，直至在沿所述至少一个鳍条长度方向的中间位置形成沟槽；
在所述衬底上形成第三保护层，对所述第三保护层进行平坦化处理以露出所述第一保护层，并采用刻蚀工艺刻蚀掉所述第一保护层；
采用各向异性刻蚀工艺刻蚀掉露出的所述栅极层，采用刻蚀工艺刻蚀掉所述第三保护层，以形成栅极；
在所述衬底上形成源漏极。
10.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，所述衬底为深度耗尽沟道衬底或全耗尽绝缘衬底上的硅衬底。
11.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，在衬底上形成沟道层包括：
在所述衬底上采用外延工艺形成第一硅层和第二硅层，作为所述沟道层。
12.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，所述衬底的晶向为<100>。
13.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，在所述衬底上形成非晶硅层，并采用刻蚀工艺刻蚀所述非晶硅层，形成至少一个鳍条包括：
在所述衬底上采用外延工艺形成第二保护层，并采用构图工艺刻蚀所述第二保护层，以形成鳍条图案；
在所述衬底上采用外延工艺形成鳍条边墙层，采用各向异性的刻蚀工艺刻蚀所述鳍条边墙层，且采用刻蚀工艺刻蚀掉所述鳍条图案，以形成鳍条边墙；
在所述衬底上采用外延工艺形成非晶硅层，并采用各向异性刻蚀工艺刻蚀所述非晶硅层；
在所述衬底上采用刻蚀工艺刻蚀掉鳍条边墙，形成偶数个鳍条，或采用刻蚀工艺刻蚀掉鳍条边墙及最外侧的一个鳍条，形成奇数个鳍条。
14.根据权利要求13所述的多栅鳍式场效应管的制备方法，其特征在于，所述鳍条边墙和鳍条满足公式：
DSpacer=2×WFin+WSpacer；
其中，DSpacer为相邻所述鳍条边墙的间距，WFin为每个所述鳍条的宽度，WSpacer为所述鳍条边墙的宽度。
15.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，所述采用刻蚀工艺刻蚀掉所述第一保护层和所述采用刻蚀工艺刻蚀掉所述第三保护层的刻蚀工艺均为选择性刻蚀工艺。
16.根据权利要求15所述的多栅鳍式场效应管的制备方法，其特征在于，所述第一保护层与第三保护层为不同材料。
17.根据权利要求9所述的多栅鳍式场效应管的制备方法，其特征在于，所述沟槽沿所述至少一个鳍条长度方向的宽度为：W=2×HFin+WFin，其中，W为沟槽沿所述至少一个鳍条长度方向的宽度，HFin为所述鳍条的高度，WFin为所述鳍条的宽度。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425284A (zh) * | 2013-08-21 | 2015-03-18 | 格罗方德半导体公司 | 基体鳍式场效晶体管不依赖栅极长度的气孔上覆硅架构 |
| CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484250B2 (en) * | 2015-03-10 | 2016-11-01 | International Business Machines Corporation | Air gap contact formation for reducing parasitic capacitance |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050255643A1 (en) * | 2004-05-14 | 2005-11-17 | Samsung Electronics Co., Ltd. | Method of forming fin field effect transistor using damascene process |
| US20070065990A1 (en) * | 2005-09-16 | 2007-03-22 | Bart Degroote | Recursive spacer defined patterning |
| CN1988116A (zh) * | 2005-12-20 | 2007-06-27 | 韩国科学技术院 | 制造场效应晶体管的方法以及由此制造的晶体管结构 |
| CN101477986A (zh) * | 2007-08-31 | 2009-07-08 | 三星电子株式会社 | 鳍式场效应晶体管及其制造方法 |
| US20120104472A1 (en) * | 2010-10-18 | 2012-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (finfet) device and method of manufacturing same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202142B2 (en) * | 2004-05-03 | 2007-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for producing low defect density strained -Si channel MOSFETS |
| US7629220B2 (en) | 2006-06-30 | 2009-12-08 | Freescale Semiconductor, Inc. | Method for forming a semiconductor device and structure thereof |
| JP5410666B2 (ja) * | 2007-10-22 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN100550326C (zh) | 2007-10-24 | 2009-10-14 | 北京大学 | 一种制作FinFET晶体管的方法 |
| JP2009194068A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | 半導体装置 |
| CN102130014B (zh) | 2011-01-05 | 2012-11-07 | 北京大学深圳研究生院 | 一种FinFET晶体管的制作方法 |
| US20130270638A1 (en) * | 2012-04-13 | 2013-10-17 | International Business Machines Corporation | Strained soi finfet on epitaxially grown box |
-
2013
- 2013-02-05 CN CN201310046136.1A patent/CN103117227B/zh active Active
-
2014
- 2014-02-07 EP EP14749414.0A patent/EP2937895A4/en not_active Withdrawn
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- 2014-12-30 US US14/585,615 patent/US9362387B2/en active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050255643A1 (en) * | 2004-05-14 | 2005-11-17 | Samsung Electronics Co., Ltd. | Method of forming fin field effect transistor using damascene process |
| US20070065990A1 (en) * | 2005-09-16 | 2007-03-22 | Bart Degroote | Recursive spacer defined patterning |
| CN1988116A (zh) * | 2005-12-20 | 2007-06-27 | 韩国科学技术院 | 制造场效应晶体管的方法以及由此制造的晶体管结构 |
| CN101477986A (zh) * | 2007-08-31 | 2009-07-08 | 三星电子株式会社 | 鳍式场效应晶体管及其制造方法 |
| US20120104472A1 (en) * | 2010-10-18 | 2012-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (finfet) device and method of manufacturing same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104425284A (zh) * | 2013-08-21 | 2015-03-18 | 格罗方德半导体公司 | 基体鳍式场效晶体管不依赖栅极长度的气孔上覆硅架构 |
| CN104425284B (zh) * | 2013-08-21 | 2017-10-13 | 格罗方德半导体公司 | 基体鳍式场效晶体管不依赖栅极长度的气孔上覆硅架构 |
| CN111952185A (zh) * | 2020-08-21 | 2020-11-17 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
| CN111952185B (zh) * | 2020-08-21 | 2024-03-29 | 中国科学院上海微系统与信息技术研究所 | 可降低对准难度的soi器件及其制备方法 |
Also Published As
| Publication number | Publication date |
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| EP2937895A1 (en) | 2015-10-28 |
| CN103117227B (zh) | 2015-11-25 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |