CN102790005A - 一种选择性刻蚀制备全隔离混合晶向soi的方法 - Google Patents
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Abstract
本发明公开了一种选择性刻蚀制备全隔离混合晶向SOI的方法，以及基于该方法的CMOS集成电路制备方法。本发明提出的制备方法，采用SiGe层作为第一晶向外延的虚拟衬底层，从而可以形成第一晶向的顶层应变硅；采用从窗口直接外延覆盖至第一硬掩膜表面的Si作为连接窗口内第一晶向的应变硅与窗口外顶层硅的支撑，从而可去除第一晶向顶层应变硅下方的SiGe层，填充绝缘材料形成绝缘埋层，且还可以防止顶层硅有应变存在时的应变弛豫。该方法形成的顶层硅和绝缘埋层厚度均匀、可控，窗口内形成的应变硅与窗口外的顶层硅具有不同晶向，可分别为NMOS及PMOS提供更高的迁移率，从而提升了CMOS集成电路的性能。
Description
技术领域
本发明涉及一种半导体器件衬底的制备方法，尤其涉及一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，属于半导体器件制造领域。
背景技术
互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)器件是将N沟道金属氧化物半导体晶体管(NMOS)与P沟道金属氧化物半导体晶体管(PMOS)集成在同一块衬底上的半导体器件。随着CMOS技术的不断发展，如何控制器件稳定性、提高器件性能已成为器件尺寸不断缩小所面临的日益严重的挑战。SOI(Silicon On Insulator)是指绝缘体上硅技术，由于SOI技术减小了源漏的寄生电容，SOI电路的速度相对传统体硅电路的速度有显著的提高，同时SOI还具有短沟道效应小，很好的抗闭锁性，工艺简单等一系列优点，因此SOI技术已逐渐成为制造高速、低功耗、高集成度和高可靠超大规模硅集成电路的主流技术。SOI通常由以下三层构成：薄的单晶硅顶层，在其上形成集成电路；相当薄的埋层氧化层(BOX，buried oxide)，即绝缘二氧化硅中间层；非常厚的体型衬底硅衬底层，其主要作用是为上面的两层提供机械支撑。由于SOI结构中氧化层把其上的硅膜层与体型衬底硅衬底层分隔开来，因此大面积的p-n结将被介电隔离(dielectric isolation)取代。源极(source region)和漏极(drain region)向下延伸至埋层氧化层，有效减少了漏电流和结电容。
此外，在Si材料中，空穴迁移率在(110)晶面Si衬底中与传统的(100)晶面Si衬底相比增加一倍以上；而电子迁移率在(100)晶面Si衬底中是最高的。当前CMOS集成电路的NMOS和PMOS都制作在(100)晶面的硅衬底上，由于(100)晶面Si衬底具有最高的电子迁移率，比其空穴迁移率约高2-4倍，这就需要设计较大栅宽的PMOS以平衡NMOS，难以得到更高性能的CMOS器件与电路。为了充分利用载流子迁移率依赖于Si表面晶向的优势，IBM公司的Yang等人开发出一种采用混合晶体取向Si衬底制造CMOS电路的新技术。YangM，leong M，Shi L等人于2003年在《Digest of Technical Paper of International Electron DevicesMeeting》杂志上发表的文章《High performance CMOS fabricated on hybrid substrate withdifferent crystal orientations》中介绍了他们的技术。其通过键合和选择性外延技术，NMOS器件制作在具有埋层氧化层的(100)晶面Si表面上，而PMOS器件制作在(110)晶面Si上，使PMOS器件性能取得极大提高。当Ioff＝100nA/μm，(110)衬底上的PMOS器件驱动电流提高了45％。其缺点是制作在外延层上的PMOS器件没有埋层氧化层将其与衬底隔离，因而器件性能还是受到影响。美国专利号为US2007/0281446A1的专利文献公开了一种混合晶向SOI衬底的制作方法，通过刻蚀沟槽暴露底层硅，采用横向外延选择性工艺从底层硅外延出与原(100)顶层硅不同晶向的(110)硅材料，从而得到具有混合晶向的SOI衬底，该方法制作工艺复杂，其(110)硅材料是通过底层硅直接外延得到。然而，随着器件的特征尺寸进一步缩小，普通硅材料较低的空穴迁移率将成为提高器件性能的瓶颈之一。
为了进一步提升CMOS集成电路的性能，本发明将提出一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，在实现混合晶向SOI衬底的同时提供应变硅材料，可分别为NMOS及PMOS提供更高迁移率的衬底。
发明内容
本发明要解决的技术问题在于提供一种采用选择性刻蚀技术制备全隔离混合晶向SOI的方法，以及基于该方法的CMOS集成电路制备方法。
为了解决上述技术问题，本发明采用如下技术方案：
一种选择性刻蚀制备全隔离混合晶向SOI的方法，包括以下步骤：
步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；
步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层硅暴露，然后在所述窗口的四周侧壁形成侧墙隔离结构；
步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；
步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；
步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；
步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬底。
作为本发明的优选方案，所述第一晶向是指(11O)晶向，所述第二晶向是指(100)晶向；所述第一晶向是指(100)晶向，所述第二晶向是指(110)晶向。
作为本发明的优选方案，步骤五通过化学气相沉积的方法在窗口内的第一晶向的顶层硅下方填充绝缘材料形成第二绝缘埋层。
作为本发明的优选方案，步骤五通过两步化学机械抛光工艺，先去除第一硬掩膜之上多余的绝缘材料，并通过湿法腐蚀使绝缘材料低于第一晶向的顶层硅高度，再去除第一硬掩膜之上多余的部分第一晶向的顶层硅。
作为本发明的优选方案，步骤六先去除所述第一硬掩膜，再制作第二硬掩膜覆盖SOI衬底表面，然后通过刻蚀去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，在窗口内第一晶向的顶层硅四周制作浅沟槽隔离结构，并通过热磷酸腐蚀去除第二硬掩膜，最终得到全隔离混合晶向SOI衬底。
作为本发明的优选方案，所述第一晶向顶层硅可以是具有第一晶向的应变硅或非应变硅，取决于外延生长的厚度，其外延至第一硬掩膜之上的硅层部分可以是单晶硅、多晶硅或非晶硅。
一种基于全隔离混合晶向SOI衬底的CMOS集成电路的制备方法，包括以下步骤：
步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；
步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层硅暴露，然后在所述窗口的四周侧壁形成侧墙隔离结构；
步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；
步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；
步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；
步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬底；
步骤七、在所得全隔离混合晶向SOI衬底的第一晶向的顶层硅上制作第一导电型MOS器件；在所得全隔离混合晶向SOI衬底的第二晶向的顶层硅上制作第二导电型MOS器件。
作为本发明的优选方案，所述第一晶向为(110)晶向则所述第一导电型MOS器件为PMOS器件；所述第二晶向为(100)晶向则所述第二导电型MOS器件为NMOS器件。
作为本发明的优选方案，所述第一晶向为(100)晶向则所述第一导电型MOS器件为NMOS器件，所述第二晶向为(110)晶向则所述第二导电型MOS器件为PMOS器件。
本发明的有益效果在于：
本发明提出的选择性刻蚀制备全隔离混合晶向SOI衬底的方法，采用SiGe层作为第一晶向外延的虚拟衬底层，从而可以形成第一晶向的应变硅；采用从窗口直接外延覆盖至第一硬掩膜表面的Si作为连接窗口内第一晶向的应变硅与窗口外顶层硅的支撑，从而可去除第一晶向应变硅下方的SiGe层，填充绝缘材料形成绝缘埋层，且还可以防止顶层硅有应变存在时的应变弛豫。该方法形成的顶层硅和绝缘埋层厚度均匀、可控，窗口内形成的应变硅与窗口外的顶层硅具有不同晶向，可分别为NMOS及PMOS提供更高的迁移率，从而提升了CMOS集成电路的性能。
附图说明
图1-12为本发明实施例一中选择性刻蚀制备全隔离混合晶向SOI衬底方法的流程示意图；其中，图5b是沿图5a中A-A’方向的剖视图；图6b是沿图6a中A-A’方向的剖视图；图7b是沿图7a中A-A’方向的剖视图；图8b是沿图8a中A-A’方向的剖视图；图9b是沿图9a中A-A’方向的剖视图；图10b是沿图10a中A-A’方向的剖视图；
图13为本发明实施例二中CMOS集成电路制备的示意图。
具体实施方式
下面结合附图进一步说明本发明的具体实施步骤，为了示出的方便附图并未按照比例绘制。
实施例一
参阅图1-12，本发明提出的选择性刻蚀制备全隔离混合晶向SOI衬底的方法，具体实施步骤如下：
步骤一、如图1所示，提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅10、位于所述底层硅10之上的绝缘埋层20以及位于所述绝缘埋层20之上的第二晶向的顶层硅30；所述SOI衬底即混合晶向的SOI衬底，其中所述第一晶向和第二晶向可以分别为(110)晶向和(100)晶向，或者(100)晶向和(110)晶向，在本实施例中，第一晶向优选为(110)晶向；第二晶向优选为(100)晶向。
步骤二、如图2-3所示，在所述SOI衬底上形成第一硬掩膜40，第一硬掩膜40优先选用氮化硅，然后刻蚀出窗口，所述窗口使部分底层硅10暴露，然后在所述窗口的四周侧墙形成侧墙隔离结构50，其材料优选二氧化硅或氮化硅。
步骤三、如图4所示，在形成有侧墙隔离结构50的窗口内外延第一晶向的SiGe层60，然后在所述SiGe层60上继续外延第一晶向的顶层硅70，并使该第一晶向的顶层硅70外延延伸出窗口并覆盖第一硬掩膜40的表面。
步骤四、如图5a和图5b所示，从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅70和所述窗口的部分侧墙隔离结构50，露出部分底层硅10；然后如图6a和图6b所示，采用选择性腐蚀工艺通过该沟槽去除所述SiGe层60，使窗口内的第一晶向的顶层硅70下方悬空。而窗口内的第一晶向的顶层硅通过未被刻蚀的延伸出窗口的硅材料支撑。
步骤五、如图7a和图7b所示，通过化学气相沉积等方法，经由所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅70下方和沟槽处形成第二绝缘埋层80，然后如图8a和图8b所示，进行化学机械抛光(CMP)至第一晶向的顶层硅70表面停止，并通过湿法腐蚀使绝缘材料低于第一晶向顶层硅70高度，以去除第一硬掩膜40之上多余的绝缘材料，再如图9a和图9b所示，进行化学机械抛光至第一硬掩膜40表面停止，以去除第一硬掩膜40之上多余的部分第一晶向的顶层硅70。
步骤六、如图10a和图10b所示，用热磷酸腐蚀先去除所述第一硬掩膜40，再制作第二硬掩膜90覆盖SOI衬底表面，然后如图11和图12所示，通过刻蚀去除在窗口内第一晶向的顶层硅70四周剩余的侧墙隔离结构50和绝缘材料，形成浅沟槽STI，并通过高密度等离子沉积(HDP)的方法在所述浅沟槽内沉积绝缘材料100’，最后通过化学机械抛光去除第二硬掩膜90之上的绝缘材料100’，并通过热磷酸腐蚀去除第二硬掩膜90，在窗口内第一晶向的顶层硅70四周得到浅沟槽隔离结构100，最终得到全隔离混合晶向SOI衬底。
实施例二
在实施例一的基础上，制备基于上述全隔离混合晶向SOI衬底的CMOS集成电路，包括以下步骤：
如图13所示，在所得全隔离混合晶向SOI衬底的第一晶向的顶层硅70上制作第一导电型MOS器件；在所得全隔离混合晶向SOI衬底的第二晶向的顶层硅30上制作第二导电型MOS器件。其中，所述第一晶向优选为(110)晶向则所述第一导电型MOS器件为PMOS器件；所述第二晶向优选为(100)晶向则所述第二导电型MOS器件为NMOS器件。而当第一晶向为(100)晶向时则所述第一导电型MOS器件应为NMOS器件，当第二晶向为(110)晶向时则所述第二导电型MOS器件应为PMOS器件，这样能分别为NMOS及PMOS提供更高的迁移率，从而提升CMOS集成电路的性能。
上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。
Claims (9)
1.一种选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于，包括以下步骤：
步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；
步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层硅暴露，然后在所述窗口的四周侧壁形成侧墙隔离结构；
步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；
步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；
步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方和沟槽处形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；
步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬底。
2.根据权利要求1所述的选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于：所述第一晶向是指(110)晶向，所述第二晶向是指(100)晶向；或所述第一晶向是指(100)晶向，所述第二晶向是指(110)晶向。
3.根据权利要求1所述的选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于：步骤五通过化学气相沉积的方法在窗口内的第一晶向的顶层硅下方填充绝缘材料形成第二绝缘埋层。
4.根据权利要求1所述的选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于：步骤五通过两步化学机械抛光工艺，先去除第一硬掩膜之上多余的绝缘材料，并通过湿法腐蚀使绝缘材料低于第一晶向的顶层硅高度，再去除第一硬掩膜之上多余的部分第一晶向的顶层硅。
5.根据权利要求1所述的选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于：步骤六先去除所述第一硬掩膜，再制作第二硬掩膜覆盖SOI衬底表面，然后通过刻蚀去除在窗口内所述第一晶向顶层硅四周剩余的侧墙隔离结构和绝缘材料，在窗口内所述第一晶向顶层硅四周制作浅沟槽隔离结构，并通过热磷酸腐蚀去除第二硬掩膜，最终得到全隔离混合晶向SOI衬底。
6.根据权利要求1所述的选择性刻蚀制备全隔离混合晶向SOI的方法，其特征在于：所述第一晶向顶层硅是具有第一晶向的应变硅或非应变硅。
7.一种基于全隔离混合晶向SOI衬底的CMOS集成电路的制备方法，其特征在于，包括以下步骤：
步骤一、提供一片SOI衬底，所述SOI衬底包括第一晶向的底层硅、位于所述底层硅之上的绝缘埋层以及位于所述绝缘埋层之上的第二晶向的顶层硅；
步骤二、在所述SOI衬底上形成第一硬掩膜，再刻蚀出窗口，所述窗口使部分底层硅暴露，然后在所述窗口的四周侧壁形成侧墙隔离结构；
步骤三、在形成有侧墙隔离结构的窗口内外延第一晶向的SiGe层，然后在所述SiGe层上继续外延第一晶向的顶层硅，并使该第一晶向的顶层硅外延延伸出窗口并覆盖第一硬掩膜的表面；
步骤四、从所述窗口相对两侧的位置上方向下刻蚀，形成沟槽，去除部分第一晶向的顶层硅和所述窗口的部分侧墙隔离结构，露出部分底层硅，然后采用选择性腐蚀工艺通过该沟槽去除所述SiGe层，使窗口内的第一晶向的顶层硅下方悬空；
步骤五、通过所述沟槽填充绝缘材料，在窗口内的第一晶向的顶层硅下方形成第二绝缘埋层，然后进行化学机械抛光至第一硬掩膜表面停止，以去除第一硬掩膜之上多余的绝缘材料和第一晶向的顶层硅；
步骤六、去除在窗口内第一晶向的顶层硅四周剩余的侧墙隔离结构和绝缘材料，并在所述第一晶向的顶层硅四周制作浅沟槽隔离结构，最终得到全隔离混合晶向SOI衬底；
步骤七、在所得全隔离混合晶向SOI衬底的第一晶向的顶层硅上制作第一导电型MOS器件；在所得全隔离混合晶向SOI衬底的第二晶向的顶层硅上制作第二导电型MOS器件。
8.根据权利要求7所述的基于全隔离混合晶向SOI衬底的CMOS集成电路的制备方法，其特征在于：所述第一晶向为(110)晶向则所述第一导电型MOS器件为PMOS器件，所述第二晶向为(100)晶向则所述第二导电型MOS器件为NMOS器件。
9.根据权利要求7所述的基于全隔离混合晶向SOI衬底的CMOS集成电路的制备方法，其特征在于：所述第一晶向为(100)晶向则所述第一导电型MOS器件为NMOS器件，所述第二晶向为(110)晶向则所述第二导电型MOS器件为PMOS器件。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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Granted publication date: 20140409 Termination date: 20150516 |
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