CN108962918A - 一种基于soi cmos的电子器件、制备方法以及剥离方法 - Google Patents
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Abstract
本发明提供一种基于SOI CMOS的电子器件、制备方法以及剥离方法，基于SOI CMOS的电子器件上设有多个剥离槽，所述剥离槽贯穿所述基于SOI CMOS的电子器件，不仅便于基于SOI CMOS的电子器件的制造，而且在减少弯折时的应力，防止基于SOI CMOS的电子器件损坏，通过开设剥离槽且将剥离槽贯通至埋氧化层，并对埋氧化层进行腐蚀处理，将埋氧化层腐蚀，进而使得基于SOI CMOS的电子器件脱离衬底基板，基于SOI CMOS的电子器件在支撑架的支撑下形成悬空结构，降低了制造工艺难度、减少制造成本，通过PDMS印章将电子器件剥离至目标基底。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种基于SOI CMOS的电子器件、制备方法以及剥离方法。
背景技术
随着半导体制造技术的发展，能够贴合生物体表面三维(3D)形貌的电子器件具有独特的物理属性，因此得到了学术界和工业界的青睐。首先，此类电子器件具有物理结构上的超薄属性，从而此类电子器件具有柔性甚至可弯折属性，因此在可穿戴电子领域和医疗诊断领域具有极大的应用前景；而且，这类电子器件受到外界应力场刺激会发生几何形变，而这类几何形变又会耦合进电子器件的电输运特性中，是对微电子物理学属性和技术领域的一次拓展和升华，是对半导体摩尔定律走向极限的重新诠释和超越摩尔定律的更新发展；除此之外，超薄可变形电子器件是对传统刚性高速电子器件核心理念的颠覆和发展，引导消费电子器件向更轻、更薄和可穿戴方向发展，例如在植入医疗、智能穿戴、柔性显示、人工智能和环境友好的绿色电子等领域的广阔应用。然而在现有技术中，此类电子器件存在着制造工艺复杂、不易制造、成本较高以及良品率低的问题。
发明内容
鉴于以上所述现有技术的技术需求和不足，本发明的目的在于提供一种基于SOICMOS的电子器件、制备方法以及剥离方法，并提出一种用于硅纳米膜层瞬态电子器件和能够贴合生物体表面三维形貌电子器件的制造工艺复杂、不易制造、成本较高以及良品率低的方法。
为实现上述目的及其他相关目的，一种基于SOI CMOS的电子器件，包括：外延层和堆叠在外延层上的淀积层，所述外延层包括有源区和无源区，所述淀积层堆叠在所述有源区和无源区上，在所述有源区、所述无源区以及所述淀积层上堆叠保护层，所述基于SOICMOS的电子器件具有多个剥离槽，每个所述剥离槽贯穿所述基于SOI CMOS的电子器件。
进一步的，所述保护层上设有预留有源区，所述预留有源区远离淀积层设置，且所述剥离槽贯穿所述预留有源区。
进一步的，所述剥离槽将基于SOI CMOS的电子器件隔离成若干个功能单元，每个功能单元均包括源极、漏极、栅极以及电极。
一种基于SOI CMOS的电子器件制备方法，包括：
提供衬底基板，所述衬底基板具有埋氧化层，在所述衬底基板上进行SOI CMOS工艺制程；
进行淀积并形成淀积层，所述淀积层堆叠在所述衬底基板上，并在衬底基板和淀积层上堆叠保护层；
对保护层和衬底基板进行开槽处理并形成剥离槽，所述剥离槽贯穿所述保护层且贯通至埋氧化层；
通过剥离槽对埋氧化层进行腐蚀处理，埋氧化层被腐蚀并脱离衬底基板，制成所述基于SOI CMOS的电子器件。
进一步的，所述剥离槽内设有用于防止坍塌的支撑架，所述支撑架贯穿所述剥离槽并延伸至所述埋氧化层。
进一步的，所述SOI CMOS工艺制程包括：在衬底基板上进行光刻、刻蚀、淀积、氧化以及注入并形成电子器件部件。
进一步的，在淀积层、有源区以及无源区上堆叠保护层，所述保护层上下表面之间的距离为100纳米至2000纳米之间，且保护层由多晶硅制成。
进一步的，所述开槽处理通过光刻刻蚀形成剥离槽，所述光刻的关键尺寸为0.5微米至5微米之间。
进一步的，腐蚀处理的化学方程式：SiO2+6HF＝H2SiF6+2H2O。
一种电子器件剥离方法，用于剥离电子器件，其特征在于，包括：
提供用于剥离电子器件的PDMS印章，所述PDMS印章与所述电子器件相匹配，将所述电子器件附着在PDMS印章上；
将附着在PDMS印章上的电子器件转移至目标基底上。
进一步的，所述PDMS印章通过粘合剂与临时基底固定连接，所述PDMS印章通过范德瓦尔斯力将所述电子器件附着在PDMS印章上。
进一步的，所述电子器件与所述PDMS印章之间的粘滞系数小于电子器件与目标基底之间的粘滞系数。
如上所述，本发明的基于SOI CMOS的电子器件、制备方法以及剥离方法，具有以下有益效果：
1、基于SOI CMOS的电子器件厚度较薄且具有良好的柔性，能够应用在硅纳米膜层瞬态电子器件和能够贴合生物体表面三维形貌电子器件的制造及应用中；
2、基于SOI CMOS的电子器件单元由剥离槽隔离，所述剥离槽贯穿所述基于CMOS的电子器件预留有源区，基于SOI CMOS的电子器件由于采用剥离槽分割为多个功能单元，能够有效减少弯折时的应力，防止基于CMOS的电子器件损坏，而且所述功能单元便于转印，提升制作效率；
3、通过开设剥离槽且将剥离槽贯通至埋氧化层，并对埋氧化层进行腐蚀处理，将埋氧化层腐蚀并脱离衬底基板，降低了制造工艺难度、减少制造成本，而且提高了良品率；
4、通过PDMS印章将制成的电子器件转移至目标基底，防止电子器件损坏，便于电子器件的保存。
附图说明
图1为本发明提供的基于SOI CMOS的电子器件结构示意图。
图2为本发明提供的衬底基板结构示意图。
图3为图2中衬底基板的LOCOS结构示意图。
图4为本发明提供的衬底基板中P阱和N阱结构示意图。
图5为本发明提供的源极和漏极结构示意图。
图6为本发明提供的淀积层结构示意图。
图7为本发明提供的保护层结构示意图。
图8为本发明提供的剥离槽结构示意图。
图9为本发明提供的PDMS印章结构示意图。
图10为本发明提供的目标基底结构示意图。
零件标号说明
1 衬底硅片
2 埋氧化层
3 器件层
4 外延层
5 LOCOS结构
6 p阱
7 n阱
8 栅极
9 源极
10 漏极
11 NLDD
12 PLDD
13 电极
14 保护层
15 预留有源区
16 剥离槽
17 电子器件
18 黏附层
19 PDMS印章
20 临时基底
21 目标基底
22 淀积层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
在对本发明实施例进行详细叙述之前，先对本发明的应用环境进行描述。本发明的技术主要是应用于基于SOI CMOS工艺的超薄电子器件制造中，随着半导体技术的发展，柔性电子器件或者能够降解的电子器件在智能穿戴设备、医疗器械等领域得到越来越广泛的应用，本发明提出一种基于SOI CMOS的电子器件、制备方法以及剥离方法，以应用在植入医疗、智能穿戴、柔性显示、人工智能和环境友好的绿色电子等领域。
请参阅图1，首先，发明人提出了一种基于SOI CMOS的电子器件，所述基于SOICMOS的电子器件的厚度不超过5微米，包括：外延层4和堆叠在外延层4上的淀积层22，所述外延层4包括有源区和无源区，所述淀积层22堆叠在所述有源区和无源区上，在所述有源区、所述无源区以及所述淀积层22上堆叠保护层14，所述基于SOI CMOS的电子器件具有多个剥离槽16且由剥离槽16分割为多个功能单元，所述功能单元便于转印，提升制作效率，所述保护层14具有预留有源区15，所述预留有源区15远离淀积层22设置，每个所述剥离槽16贯穿所述预留有源区15以及外延层4，无源区和有源区用于通过CMOS工艺制程制成电子器件部件，通过设置剥离槽16不仅便于制造、剥离和保存所述基于CMOS的电子器件，能够减少所述基于CMOS的电子器件在弯折时的应力，防止发生结构损坏，而且通过剥离槽16将基于SOI CMOS的电子器件隔离成多个功能单元，每个功能单元都包括源极、漏极、栅极、电极以及实现电路功能的电阻、电容等器件。
所述淀积层22为完成SOI CMOS工艺后的介质层(二氧化硅制成)，电子器件部件互连形成满足设计需要的功能单元，通过在淀积层22上开孔形成电极13，电极13接触源极9、漏极10以及栅极8。基于SOI CMOS的电子器件的厚度小于5微米，能够较好地应用在智能穿戴设备、医疗器械等领域。
基于SOI CMOS工艺制程，发明人还提供一种基于SOI CMOS的电子器件制备方法，包括：
请参阅图2，提供衬底基板，其中选取顶层器件层厚度不超过5微米的衬底1并在衬底基板上进行浅结或超浅结CMOS工艺制程，具体的，浅结或超浅结CMOS工艺制程包括：在衬底基板上进行光刻、刻蚀、淀积、氧化以及注入并形成电子器件部件；
请参阅图3，在外延层4上进行光刻掩模，制成CMOS器件中的PMOS和NMOS有源区，并形成LOCOS结构5(硅局部氧化隔离/Local Oxidation of Silicon)；
请参阅图4，在LOCOS结构5有源区内进行PMOS和NMOS器件的N阱7和P阱6结构掩模，并进行注入掺杂形成N阱7和P阱6，在N阱7和P阱6结构中分别进行氧化、扩散、光刻、刻蚀等过程制作栅极8(多晶栅)，优选地，选用阱深2～3微米左右的CMOS工艺流程；
请参阅图5，完成栅极8后再通过氧化、扩散、光刻、刻蚀等过程制作PMOS和NMOS器件源极9、漏极10、PLDD12及NLDD11；
请参阅图6，在淀积层22上通过曝光、刻蚀工艺形成最终的淀积层22以及电极13，电极13与源极9、漏极10以及栅极8电路连接，并形成电子器件部件(即CMOS器件的晶圆)；
请参阅图7，在形成CMOS器件的晶圆表面上，即在外延层4以及淀积层22上淀积一层保护层14，所述保护层14的上下面之间的厚度为100纳米至2000纳米，并由多晶硅制成；
请参阅图8，保护层14上的预留有源区15上进行光刻掩模，利用光刻胶作为掩蔽层在预留有源区15上进行深槽刻蚀，并形成剥离槽16，深槽光刻的关键尺寸(Criticaldimension)值为0.5至5微米，经发明人试验得出：当深槽光刻的关键尺寸小于0.5微米时，不利于后续腐蚀处理中的腐蚀液充分浸入剥离槽16；当深槽光刻的关键尺寸大于5微米时，会导致无源区的大面积区域浪费以及腐蚀处理后电子器件结构的坍塌；
在完成深槽刻蚀后，进行腐蚀处理，本实施例采用基于HF的湿法腐蚀，具体的，将含有HF的腐蚀液从剥离槽16中浸入埋氧化层2，由于保护层14、外延层4以及器件槽3均为多晶硅或者单晶硅，埋氧化层2为二氧化硅，因此腐蚀液与埋氧化层2进行反应(反应式为：SiO2+6HF＝H2SiF6+2H2O)，H2SiF6可以溶于H2O中，便于埋氧化层2被腐蚀后的副产品清洗和流出，直至埋氧化层2被腐蚀脱离衬底基板，本实施例首先通过在衬底基板上进行浅结或超浅结CMOS工艺制程并形成电子器件部件，然后通过深槽刻蚀将剥离槽16贯通至埋氧化层2，然后通过将埋氧化层2腐蚀并脱离衬底基板，制成电子器件，实质上埋氧化层3在腐蚀处理过程中充当牺牲层结构，利用二氧化硅与硅之间超高的腐蚀选择比使电子器件形成悬空的、薄膜状的结构。
更进一步的，为了防止悬空的、薄膜状的电子器件坍塌，在剥离槽16中设置支撑架，所述支撑架贯穿剥离槽16并且延伸至埋氧化层2，支撑架用于支撑腐蚀处理后形成悬空的、薄膜状的电子器件，提高了良品率，更具体的所述支撑架能够抵抗HF腐蚀。
请参阅图9和图10，本发明还提供了一种电子器件剥离方法，包括：
提供用于剥离电子器件17的PDMS印章19，所述PDMS印章19与所述电子器件17的形状和尺寸相匹配，将所述电子器件17附着在PDMS印章19上；
然后将附着在PDMS印章19上的电子器件17转移至目标基底21上。
更进一步的，所述PDMS印章19通过黏附层18与临时基底20固定连接，所述PDMS印章19通过范德瓦尔斯力将所述电子器件17附着在PDMS印章19上，所述电子器件17与所述PDMS印章19之间的粘滞系数小于电子器件17与目标基底21之间的粘滞系数，便于将PDMS印章19上的电子器件17剥离至目标基底21。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (12)
1.一种基于SOI CMOS的电子器件，其特征在于，包括：外延层和堆叠在外延层上的淀积层，所述外延层包括有源区和无源区，所述淀积层堆叠在有源区和无源区上，在所述有源区、所述无源区以及所述淀积层上堆叠保护层，所述基于SOI CMOS的电子器件具有多个剥离槽，每个所述剥离槽贯穿所述基于SOI CMOS的电子器件。
2.根据权利要求1所述的基于SOI CMOS的电子器件，其特征在于：所述保护层上设有预留有源区，所述预留有源区远离淀积层设置，且所述剥离槽贯穿所述预留有源区。
3.根据权利要求1所述的基于SOI CMOS的电子器件，其特征在于：所述剥离槽将基于SOICMOS的电子器件隔离成若干个功能单元，每个功能单元均包括源极、漏极、栅极以及电极。
4.一种基于SOI CMOS的电子器件制备方法，其特征在于，包括：
提供衬底基板，所述衬底基板具有埋氧化层，在所述衬底基板上进行SOI CMOS工艺制程；
进行淀积并形成淀积层，所述淀积层堆叠在所述衬底基板上，并在衬底基板和淀积层上堆叠保护层；
对保护层和衬底基板进行开槽处理并形成剥离槽，所述剥离槽贯穿所述保护层且贯通至埋氧化层；
通过剥离槽对埋氧化层进行腐蚀处理，埋氧化层被腐蚀并脱离衬底基板，制成基于SOICMOS的电子器件。
5.如权利要求4所述的基于SOI CMOS的电子器件制备方法，其特征在于：所述剥离槽内设有用于防止坍塌的支撑架，所述支撑架贯穿所述剥离槽并延伸至所述埋氧化层。
6.如权利要求4所述的基于SOI CMOS的电子器件制备方法，其特征在于：所述SOI CMOS工艺制程包括：在衬底基板上进行光刻、刻蚀、淀积、氧化以及注入并形成电子器件部件。
7.如权利要求4所述的基于CMOS的电子器件制备方法，其特征在于：在淀积层、有源区以及无源区上堆叠保护层，所述保护层上下表面之间的距离为100纳米至2000纳米之间，且保护层由多晶硅制成。
8.如权利要求4所述的基于SOI CMOS的电子器件制备方法，其特征在于：所述开槽处理通过光刻刻蚀形成剥离槽，所述光刻的关键尺寸为0.5微米至5微米之间。
9.如权利要求4所述的基于SOI CMOS的电子器件制备方法，其特征在于：腐蚀处理的化学方程式：SiO2+6HF＝H2SiF6+2H2O。
10.一种电子器件剥离方法，用于剥离电子器件，其特征在于，包括：
提供用于剥离电子器件的PDMS印章，所述PDMS印章与所述电子器件相匹配，将所述电子器件附着在PDMS印章上；
将附着在PDMS印章上的电子器件转移至目标基底上。
11.如权利要求10所述的电子器件剥离方法，其特征在于：所述PDMS印章通过粘合剂与临时基底固定连接，所述PDMS印章通过范德瓦尔斯力将所述电子器件附着在PDMS印章上。
12.如权利要求10所述的电子器件剥离方法，其特征在于：所述电子器件与所述PDMS印章之间的粘滞系数小于电子器件与目标基底之间的粘滞系数。
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