CN107425078A - 一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法 - Google Patents

一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法 Download PDF

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Abstract

一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法，晶体管包括在柔性介电层的上表面设置由硅纳米薄膜构成的第一至第三N型掺杂区和第一至第二未掺杂区，第一N型掺杂区电连接设置在柔性介电层上的第一源极，第三N型掺杂区电连接柔性介电层上的第二源极，第二N型掺杂区电连接设置在柔性介电层上的漏极，柔性介电层上的栅极通过互连线分别贯穿柔性介电层连接柔性导电层。方法是利用磁控溅射低温技术在镀有ITO的柔性塑料衬底上形成均匀的氧化锌介质层，再利用光刻、湿法刻蚀和薄膜转移技术将硅纳米薄膜转移到氧化锌介质层上，再通过光刻对准工艺在硅纳米薄膜上层的特定位置淀积金属形成电极和互连线。本发明制作简便，透光性好，驱动性能优良。

Description

一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法
技术领域
本发明涉及一种柔性纳米级薄膜晶体管。特别是涉及一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法。
背景技术
近年来，柔性电子器件以其结构轻薄、可弯曲折叠、机械性能稳定、高效及更轻的质量和低成本制造工艺等特点得到国内外广泛关注和研究。各种各样的电子产品被开发出来，低频领域包括柔性显示、电子标签以及一些低成本集成电路，高频领域的应用包括仿真皮肤、柔性光电探测器、太阳能阵列电路，生物医学传感器等。柔性薄膜晶体管是组成这些柔性电路的必不可少的元件之一。传统的顶栅薄膜晶体管在制作栅层时需要采用高温PECVD技术，因而对柔性衬底的耐高温等要求很高，制作工艺复杂。本发明采用低温真空电子束蒸镀技术，研究设计一种基于柔性PEN衬底的金属型底栅薄膜晶体管，有望应用在可折叠相控阵列天线、远程射频识别、生物医学遥感和军事通信等领域。结合硅纳米薄膜的优良特性及强大的双底栅驱动能力实现高性能的柔性薄膜晶体管。
发明内容
本发明所要解决的技术问题是，提供一种可应用在柔性射频领域的基于硅纳米膜的柔性金属型双底栅晶体管及制造方法。
本发明所采用的技术方案是：一种基于硅纳米膜的柔性金属型双底栅晶体管，包括由下至上依次设置的柔性衬底、柔性导电层和柔性介电层，所述的柔性介电层上下贯通的形成有直通到柔性导电层上表面的第一通孔和第二通孔，所述柔性介电层的上表面，依次并排设置有由硅纳米薄膜构成的第一N型掺杂区、第一未掺杂区、第二N型掺杂区、第二未掺杂区和第三N型掺杂区，其中，所述第一N型掺杂区通过互连线连接设置在柔性介电层上表面的第一源极，所述第三N型掺杂区通过互连线连接设置在柔性介电层上表面的第二源极，所述第二N型掺杂区通过互连线连接设置在柔性介电层上表面的漏极，所述柔性介电层的上表面还设置有栅极，所述栅极通过互连线分别贯穿所述的第一通孔和第二通孔连接柔性导电层。
所述的柔性衬底为塑料PEN基底。
所述的柔性导电层为ITO透明导电薄膜。
所述的柔性介电层为氧化锌介电层。
所述的第一源极、第二源极、栅极、漏极和互连线均是由铬金形成。
所述的第一通孔和第二通孔在介电层上为中间位置对称的两个通孔。
一种基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，包括如下步骤：
1)衬底准备：选用PEN作为衬底，用氢氟酸和等离子水清洗；
2)用磁控溅射镀膜机在清洗过的PEN基底上依次淀积70nm厚的ITO透明导电薄膜层和200nm厚的氧化锌介电层；
3)在SOI片子上依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域；
4)在SOI上光刻孔；
5)硅薄膜转移；
6)在氧化锌介电层上且位于硅薄膜两侧对称形成有两个直通ITO透明导电薄膜层上表面的通孔；
7)形成互连线和电极，包括：
在转移的硅薄膜表面旋涂负性光刻胶，对准第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域进行光刻，然后采用真空电子束蒸镀方式在硅薄膜表面镀30nm/400nm厚度的Cr/Au金属，用丙酮对残余的光刻胶进行剥离后形成互连线和电极，进而形成基于硅纳米膜的柔性金属型双底栅晶体管。
步骤3)包括：
(1)用划片刀切割得到5mm×5mm尺寸的SOI片子，依次用丙酮、异丙醇和等离子水清洗；
(2)在所述的SOI表面旋涂正性光刻胶后曝光显影；
(3)在曝光显影后的SOI表面中的25μm×100μm的矩形区域内并排依次形成第一至第五共5个5μm×100μm尺寸的矩形图案；
(4)将第一、第三和第五个矩形图案形成不涂光刻胶部分，将第二和第四个矩形图案形成涂光刻胶的图案，并做好第一层光刻对准标记，在SOI表面上除所述的25μm×100μm的矩形区域和光刻对准标记以外的其他区域，全部旋涂有光刻胶；
(5)采用25Kev能量和4×1015㎝2的注入剂量进行磷离子注入，实现对第一、第三和第五个不涂光刻胶的矩形图案的N型掺杂，从而依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域。
步骤4)包括：将SOI用热丙酮浸泡去除表面的光刻胶，吹干经过退火后继续在表面旋涂正性光刻胶，曝光前通过移动掩膜版，在SOI表面第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域以外的地方形成多个10μm×10μm的透光方孔图案，任意两个方孔图案之间的距离为40μm，并用掩膜版上黑色不透光部分覆盖除多个10μm×10μm的方孔图案以外的其它地方，对准第一层光刻对准标记，进行曝光显影。
步骤5)包括：
(1)把做好第二次光刻的SOI片放入等离子体刻蚀机的RIE腔中，通入SF6和O2气体，气体流量比为3:1，对SOI片上未涂光刻胶的多个10μm×10μm的方孔进行硅刻蚀；
(2)迅速将SOI片放入氢氟酸溶液中，将硅薄膜下层的埋氧层刻蚀掉后，掺杂的5mm×5mm硅薄膜从SOI片上被剥离掉漂浮在氢氟酸溶液中；
(3)取出硅薄膜用等离子水反复清洗后再用丙酮浸泡去除光刻胶；
(4)运用薄膜转移技术将厚度为190～210nm的硅薄膜转移到氧化锌介电层表面形成紧密接触。
本发明的一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法，制作简便，柔韧性较好，驱动性能优良。本发明克服传统的高温制作栅的电介质层的复杂工艺，低温制作铬金两层金属极大地改善器件的导电性能，采用底双栅的结构大幅提升薄膜晶体管的驱动能力，并且制作工艺能够与目前的柔性电路兼容。
附图说明
图1是本发明一种基于硅纳米膜的柔性金属型双底栅晶体管的侧视结构示意图；
图2是本发明一种基于硅纳米膜的柔性金属型双底栅晶体管的俯视结构示意图；
图3是本发明一种基于硅纳米膜的柔性金属型双底栅晶体管的工作机理图。
图中
1：第一N型掺杂区域 2：第一未掺杂区域
3：第二N型掺杂区域 4：第二未掺杂区域
5：第三N型掺杂区域 6：柔性衬底
7：柔性导电层 8：柔性介电层
9：第一源极 10：第二源极
11：栅极 12：第一通孔
13：第二通孔 14：互连线
15：漏极
具体实施方式
下面结合实施例和附图对本发明的一种基于硅纳米膜的柔性金属型双底栅晶体管及制造方法做出详细说明。
如图1、图2所示，本发明的一种基于硅纳米膜的柔性金属型双底栅晶体管，包括由下至上依次设置的柔性衬底6、柔性导电层7和柔性介电层8，所述的柔性衬底6为塑料PEN基底，所述的柔性导电层7为ITO透明导电薄膜，所述的柔性介电层8为氧化锌介电层。柔性衬底6、柔性导电层7和柔性介电层8用来支撑基于硅纳米膜的柔性金属型双底栅晶体管的主体部分，并且能够使贴附的器件实现弯曲变形。
所述的柔性介电层8上下贯通的形成有直通到柔性导电层7上表面的第一通孔12和第二通孔13，所述的第一通孔12和第二通孔13在介电层8上为中间位置对称的两个通孔。，通过位置不同的第一通孔12和第二通孔13，使柔性导电层7与介电层8上的栅电极层11相接触，从而实现硅薄膜晶体管独特的双底栅结构。
所述柔性介电层8的上表面，依次并排设置有由硅纳米薄膜构成的第一N型掺杂区1、第一未掺杂区2、第二N型掺杂区3、第二未掺杂区4和第三N型掺杂区5，其中，所述第一N型掺杂区1通过互连线14连接设置在柔性介电层8上表面的第一源极9，所述第三N型掺杂区5通过互连线14连接设置在柔性介电层8上表面的第二源极10，所述第二N型掺杂区3通过互连线14连接设置在柔性介电层8上表面的漏极15，所述柔性介电层8的上表面还设置有栅极11，所述栅极11通过互连线14分别贯穿所述的第一通孔12和第二通孔13连接柔性导电层7。所述的第一源极9、第二源极10、栅极11、漏极15和互连线14均是由铬金形成。由于铬金的电阻率极小，因而由其作为薄膜晶体管的互连线和电极层，器件的导电性能较好。
本发明的一种基于硅纳米膜的柔性金属型双底栅晶体管，正常工作时需要将第一源极9和第二源极10接地端，在漏极15和栅极11分别加载一定的电压。
附图3为本发明的一种基于硅纳米膜的柔性金属型双底栅晶体管的工作机理图。由于该薄膜晶体管两侧的栅源漏空间结构对称且电路结构性能完全等效，因而仅以右侧部分结构加以解释。当在栅极11加载一定的电压时，栅极会通过ITO柔性导电层7在氧化锌柔性介电层8形成电场，进而在第二未掺杂区4靠近柔性介电层8的地方形成导电沟道。此时如果在第二源极10和漏极15之间加载一定的电压，则电子能够从源极流入漏极，生成电流形成一个完整的闭合回路，进而器件能够正常工作。
本发明的基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，包括如下步骤：
1)衬底准备：选用PEN作为衬底，用氢氟酸和等离子水清洗；
2)用磁控溅射镀膜机在清洗过的PEN基底上依次淀积70nm厚的ITO透明导电薄膜层和200nm厚的氧化锌介电层；
3)在SOI片子上依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域；包括：
(1)用划片刀切割得到5mm×5mm尺寸的SOI片子，依次用丙酮、异丙醇和等离子水清洗；
(2)在所述的SOI表面旋涂正性光刻胶后曝光显影；
(3)在曝光显影后的SOI表面中的25μm×100μm的矩形区域内并排依次形成第一至第五共5个5μm×100μm尺寸的矩形图案；
(4)将第一、第三和第五个矩形图案形成不涂光刻胶部分，将第二和第四个矩形图案形成涂光刻胶的图案，并做好第一层光刻对准标记，在SOI表面上除所述的25μm×100μm的矩形区域和光刻对准标记以外的其他区域，全部旋涂有光刻胶；
(5)采用25Kev能量和4×1015㎝2的注入剂量进行磷离子注入，实现对第一、第三和第五个不涂光刻胶的矩形图案的N型掺杂，从而依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域。
4)在SOI上光刻孔；包括：将SOI用热丙酮浸泡去除表面的光刻胶，吹干经过退火后继续在表面旋涂正性光刻胶，曝光前通过移动掩膜版，在SOI表面第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域以外的地方形成多个10μm×10μm的透光方孔图案，任意两个方孔图案之间的距离为40μm，并用掩膜版上黑色不透光部分覆盖除多个10μm×10μm的方孔图案以外的其它地方，对准第一层光刻对准标记，进行曝光显影。
5)硅薄膜转移；包括：
(1)把做好第二次光刻的SOI片放入等离子体刻蚀机的RIE腔中，通入SF6和O2气体，气体流量比为3:1，对SOI片上未涂光刻胶的多个10μm×10μm的方孔进行硅刻蚀；
(2)迅速将SOI片放入氢氟酸溶液中，将硅薄膜下层的埋氧层刻蚀掉后，掺杂的5mm×5mm硅薄膜从SOI片上被剥离掉漂浮在氢氟酸溶液中；
(3)取出硅薄膜用等离子水反复清洗后再用丙酮浸泡去除光刻胶；
(4)运用薄膜转移技术将厚度为190～210nm的硅薄膜转移到氧化锌介电层表面形成紧密接触。
6)在氧化锌介电层上且位于硅薄膜两侧对称形成有两个直通ITO透明导电薄膜层上表面的通孔；
7)形成互连线和电极，包括：
在转移的硅薄膜表面旋涂负性光刻胶，对准第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域进行光刻，然后采用真空电子束蒸镀方式在硅薄膜表面镀30nm/400nm厚度的Cr/Au金属，用丙酮对残余的光刻胶进行剥离后形成互连线和电极，进而形成基于硅纳米膜的柔性金属型双底栅晶体管。

Claims (10)

1.一种基于硅纳米膜的柔性金属型双底栅晶体管，包括由下至上依次设置的柔性衬底(6)、柔性导电层(7)和柔性介电层(8)，其特征在于，所述的柔性介电层(8)上下贯通的形成有直通到柔性导电层(7)上表面的第一通孔(12)和第二通孔(13)，所述柔性介电层(8)的上表面，依次并排设置有由硅纳米薄膜构成的第一N型掺杂区(1)、第一未掺杂区(2)、第二N型掺杂区(3)、第二未掺杂区(4)和第三N型掺杂区(5)，其中，所述第一N型掺杂区(1)通过互连线(14)连接设置在柔性介电层(8)上表面的第一源极(9)，所述第三N型掺杂区(5)通过互连线(14)连接设置在柔性介电层(8)上表面的第二源极(10)，所述第二N型掺杂区(3)通过互连线(14)连接设置在柔性介电层(8)上表面的漏极(15)，所述柔性介电层(8)的上表面还设置有栅极(11)，所述栅极(11)通过互连线(14)分别贯穿所述的第一通孔(12)和第二通孔(13)连接柔性导电层(7)。
2.根据权利要求1所述的一种基于硅纳米膜的柔性金属型双底栅晶体管，其特征在于，所述的柔性衬底(6)为塑料PEN基底。
3.根据权利要求1所述的一种基于硅纳米膜的柔性金属型双底栅晶体管，其特征在于，所述的柔性导电层(7)为ITO透明导电薄膜。
4.根据权利要求1所述的一种基于硅纳米膜的柔性金属型双底栅晶体管，其特征在于，所述的柔性介电层(8)为氧化锌介电层。
5.根据权利要求1所述的一种基于硅纳米膜的柔性金属型双底栅晶体管，其特征在于，所述的第一源极(9)、第二源极(10)、栅极(11)、漏极(15)和互连线(14)均是由铬金形成。
6.根据权利要求1所述的一种基于硅纳米膜的柔性金属型双底栅晶体管，其特征在于，所述的第一通孔(12)和第二通孔(13)在介电层(8)上为中间位置对称的两个通孔。
7.一种权利要求1所述的基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，其特征在于，包括如下步骤：
1)衬底准备：选用PEN作为衬底，用氢氟酸和等离子水清洗；
2)用磁控溅射镀膜机在清洗过的PEN基底上依次淀积70nm厚的ITO透明导电薄膜层和200nm厚的氧化锌介电层；
3)在SOI片子上依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域；
4)在SOI上光刻孔；
5)硅薄膜转移；
6)在氧化锌介电层上且位于硅薄膜两侧对称形成有两个直通ITO透明导电薄膜层上表面的通孔；
7)形成互连线和电极，包括：
在转移的硅薄膜表面旋涂负性光刻胶，对准第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域进行光刻，然后采用真空电子束蒸镀方式在硅薄膜表面镀30nm/400nm厚度的Cr/Au金属，用丙酮对残余的光刻胶进行剥离后形成互连线和电极，进而形成基于硅纳米膜的柔性金属型双底栅晶体管。
8.根据权利要求7所述的基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，其特征在于，步骤3)包括：
(1)用划片刀切割得到5mm×5mm尺寸的SOI片子，依次用丙酮、异丙醇和等离子水清洗；
(2)在所述的SOI表面旋涂正性光刻胶后曝光显影；
(3)在曝光显影后的SOI表面中的25μm×100μm的矩形区域内并排依次形成第一至第五共5个5μm×100μm尺寸的矩形图案；
(4)将第一、第三和第五个矩形图案形成不涂光刻胶部分，将第二和第四个矩形图案形成涂光刻胶的图案，并做好第一层光刻对准标记，在SOI表面上除所述的25μm×100μm的矩形区域和光刻对准标记以外的其他区域，全部旋涂有光刻胶；
(5)采用25Kev能量和4×1015㎝2的注入剂量进行磷离子注入，实现对第一、第三和第五个不涂光刻胶的矩形图案的N型掺杂，从而依次并排形成第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域。
9.根据权利要求7所述的基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，其特征在于，步骤4)包括：将SOI用热丙酮浸泡去除表面的光刻胶，吹干经过退火后继续在表面旋涂正性光刻胶，曝光前通过移动掩膜版，在SOI表面第一N型掺杂区域、第一未掺杂区域、第二N型掺杂区域、第二未掺杂区域和第三N型掺杂区域以外的地方形成多个10μm×10μm的透光方孔图案，任意两个方孔图案之间的距离为40μm，并用掩膜版上黑色不透光部分覆盖除多个10μm×10μm的方孔图案以外的其它地方，对准第一层光刻对准标记，进行曝光显影。
10.根据权利要求7所述的基于硅纳米膜的柔性金属型双底栅晶体管的制作方法，其特征在于，步骤5)包括：
(1)把做好第二次光刻的SOI片放入等离子体刻蚀机的RIE腔中，通入SF6和O2气体，气体流量比为3:1，对SOI片上未涂光刻胶的多个10μm×10μm的方孔进行硅刻蚀；
(2)迅速将SOI片放入氢氟酸溶液中，将硅薄膜下层的埋氧层刻蚀掉后，掺杂的5mm×5mm硅薄膜从SOI片上被剥离掉漂浮在氢氟酸溶液中；
(3)取出硅薄膜用等离子水反复清洗后再用丙酮浸泡去除光刻胶；
(4)运用薄膜转移技术将厚度为190～210nm的硅薄膜转移到氧化锌介电层表面形成紧密接触。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108565290A (zh) * 2018-05-04 2018-09-21 天津大学 硅纳米膜柔性平面栅双沟道薄膜晶体管及制造方法
CN108630550A (zh) * 2018-05-04 2018-10-09 天津大学 锗纳米膜柔性透明多沟道薄膜晶体管及其制造方法
CN108831929A (zh) * 2018-05-04 2018-11-16 天津大学 硅纳米膜柔性平面栅单沟道薄膜晶体管及制造方法
CN108987281A (zh) * 2018-08-28 2018-12-11 天津大学 硅纳米膜具反相器功能柔性薄膜晶体管及制造方法
CN109326678A (zh) * 2018-10-11 2019-02-12 西安电子科技大学 柔性二硫化钼光电晶体管及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013114072A (ja) * 2011-11-29 2013-06-10 Sony Corp 薄膜トランジスタアレイおよびその製造方法、並びに表示装置
CN103367638A (zh) * 2013-07-23 2013-10-23 黑龙江大学 基于纳米结构开关忆阻器的非易失存储器单元电路
CN104576744A (zh) * 2013-10-24 2015-04-29 中国科学院苏州纳米技术与纳米仿生研究所 碳纳米管薄膜晶体管、amoled像素柔性驱动电路及制作方法
CN105590932A (zh) * 2014-10-24 2016-05-18 中国科学院苏州纳米技术与纳米仿生研究所 一种基于柔性薄膜晶体管的cmos电路及其制作方法
CN106449764A (zh) * 2016-11-23 2017-02-22 天津大学 一种柔性薄膜底栅双沟道晶体管

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013114072A (ja) * 2011-11-29 2013-06-10 Sony Corp 薄膜トランジスタアレイおよびその製造方法、並びに表示装置
CN103367638A (zh) * 2013-07-23 2013-10-23 黑龙江大学 基于纳米结构开关忆阻器的非易失存储器单元电路
CN104576744A (zh) * 2013-10-24 2015-04-29 中国科学院苏州纳米技术与纳米仿生研究所 碳纳米管薄膜晶体管、amoled像素柔性驱动电路及制作方法
CN105590932A (zh) * 2014-10-24 2016-05-18 中国科学院苏州纳米技术与纳米仿生研究所 一种基于柔性薄膜晶体管的cmos电路及其制作方法
CN106449764A (zh) * 2016-11-23 2017-02-22 天津大学 一种柔性薄膜底栅双沟道晶体管

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MENGJIAO DANG等: "The fabrication and characterization of flexible single-crystalline silicon and germanium p-intrinsic-n photodetectors on plastic substrates", 《APPLIED PHYSICS LETTERS》 *
ZHENQIANG MA等: "Fast Flexible Electronics Based on Printable Thin Mono-Crystalline Silicon", 《ECS TRANSACTIONS》 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108565290A (zh) * 2018-05-04 2018-09-21 天津大学 硅纳米膜柔性平面栅双沟道薄膜晶体管及制造方法
CN108630550A (zh) * 2018-05-04 2018-10-09 天津大学 锗纳米膜柔性透明多沟道薄膜晶体管及其制造方法
CN108831929A (zh) * 2018-05-04 2018-11-16 天津大学 硅纳米膜柔性平面栅单沟道薄膜晶体管及制造方法
CN108987281A (zh) * 2018-08-28 2018-12-11 天津大学 硅纳米膜具反相器功能柔性薄膜晶体管及制造方法
CN109326678A (zh) * 2018-10-11 2019-02-12 西安电子科技大学 柔性二硫化钼光电晶体管及其制备方法
CN109326678B (zh) * 2018-10-11 2020-01-31 西安电子科技大学 柔性二硫化钼光电晶体管及其制备方法

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