CN108198819B - 一种阵列基板及其制备方法 - Google Patents

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Abstract

本发明提供一种阵列基板，包括基板；薄膜晶体管栅极及第一金属走线；栅极绝缘层，栅极绝缘层上开设有至少一个与第一金属走线相连通的第一通孔；半导体层、第二金属走线以及薄膜晶体管源极及其漏极，第二金属走线与至少一个第一通孔相连通，并通过第一通孔之中一个或多个与第一金属走线实现电相连；钝化层，钝化层上开设有至少一个贯穿钝化层并与第二金属走线相连通的第二通孔以及与薄膜晶体管漏极相连通的第三通孔；通过第二通孔与第二金属走相连的连接电极以及通过第三通孔与薄膜晶体管漏极相连的像素电极。实施本发明，改善过孔桥接方式，缩短刻蚀时间，有效解决过孔副产物，提高过孔桥接成功率。

Description

一种阵列基板及其制备方法
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种阵列基板及其制备方法。
背景技术
随着液晶显示技术的发展，显示屏幕的尺寸越来越大，传统采用的氢化非晶硅（a-Si:H）薄膜晶体管载流子迁移率不够高，不足以驱动大尺寸液晶显示面板。一般而言，铟镓锌氧化物（IGZO）薄膜晶体管载流子迁移率明显高于a-Si:H 薄膜晶体管，为了提升薄膜晶体管器件的充电率，IGZO半导体层逐渐取代a-Si:H半导体层，并应用于大尺寸液晶面板的设计，同时栅极绝缘层（GI）和钝化层（PV）膜质结构，也会随着IGZO的引入而由传统单一结构的氮化硅（SiNx）转变为叠层结构的氮化硅和氧化硅（SiNx/SiOx或SiOx/SiNx），其主要原因是SiNx膜层中存在大量的氢元素缺陷能级，会俘获界面处的载流子，造成IGZO电性异常，因而需要在IGZO膜层与SiNx膜层之间增加一道致密的SiOx膜层。
因薄膜晶体管存在叠层结构的SiNx/SiOx或SiOx/SiNx，且SiOx刻蚀速率明显低于SiNx，采用四氟化碳/氧气（CF4/O2）等刻蚀气体在刻蚀薄膜晶体管的深浅过孔过程中，不可避免会产生碳系副产物，而深浅过孔是桥接第一金属层（M1）与第二金属层（M2）、第一金属层（M1）与铟锡氧化物半导体透明导电层（ITO）以及第二金属层（M2）与铟锡氧化物半导体透明导电层（ITO）的必要通道，但是正因为深浅过孔表面副产物的存在，使得ITO桥接时会发生断裂问题，最终导致液晶面板显示异常。
因此，亟需一种薄膜晶体管，能改善过孔桥接方式，缩短刻蚀时间，有效解决过孔副产物，并提高过孔桥接成功率，实现产品量产化。
发明内容
本发明实施例所要解决的技术问题在于，提供一种阵列基板及其制备方法，能改善过孔桥接方式，缩短刻蚀时间，有效解决过孔副产物，并提高过孔桥接成功率，实现产品量产化。
为了解决上述技术问题，本发明实施例提供了一种阵列基板，其特征在于，包括：
基板；
设置于所述基板上方的薄膜晶体管栅极以及第一金属走线；
覆盖于所述基板、薄膜晶体管栅极以及第一金属走线上方的栅极绝缘层；其中，所述栅极绝缘层上开设有至少一个贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔；
设置于所述栅极绝缘层上方的半导体层、第二金属走线以及与所述半导体层分别相连的薄膜晶体管源极及其漏极；其中，所述第二金属走线与至少一个第一通孔相连通，并通过所述第一通孔之其中一个或多个与所述第一金属走线实现电相连；
覆盖于所述栅极绝缘层、半导体层、第二金属走线、薄膜晶体管源极及其漏极上方的钝化层；其中，所述钝化层上开设有至少一个贯穿所述钝化层上下表面并与所述第二金属走线相连通的第二通孔以及至少一个贯穿所述钝化层上下表面并与所述薄膜晶体管漏极相连通的第三通孔；以及
设置于所述钝化层上方，通过一个或多个第二通孔与所述第二金属走线相连的连接电极以及通过一个或多个第三通孔与所述薄膜晶体管漏极相连的像素电极。
其中，所述栅极绝缘层为叠层结构，包括氮化硅膜层以及位于所述氮化硅膜层上方的氧化硅膜层。
其中，所述半导体层为采用铟镓锌氧化物形成的膜层。
其中，所述连接电极和所述像素电极均为采用氧化铟锡形成的膜层。
本发明实施例还提了一种阵列基板的制备方法，包括以下步骤：
步骤S1、选定一基板，在所选基板上表面形成薄膜晶体管栅极以及第一金属走线，并进一步在所选基板上表面及其形成的薄膜晶体管栅极和第一金属走线上方覆盖有栅极绝缘层；
步骤S2、在所述栅极绝缘层上开设有至少一个贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔，并在所述栅极绝缘层上方形成半导体层、第二金属走线以及与所述半导体层分别相连的薄膜晶体管源极及其漏极；其中，所述第二金属走线与至少一个第一通孔相连通，并通过所述第一通孔与所述第一金属走线实现电相连；
步骤S3、在所述栅极绝缘层、半导体层、第二金属走线、薄膜晶体管源极及其漏极上方覆盖有钝化层；其中，所述钝化层上开设有至少一个贯穿所述钝化层上下表面并与所述第二金属走线相连通的第二通孔以及至少一个贯穿所述钝化层上下表面并与所述薄膜晶体管漏极相连通的第三通孔；
步骤S4、在所述钝化层上方设有透明电极层，所述透明电极层经图案化处理后形成连接电极和像素电极；其中，所述连接电极通过所述第二通孔与所述第二金属走线相连；所述像素电极通过所述第三通孔与所述薄膜晶体管漏极相连。
其中，所述步骤S2具体包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹一层光刻胶后，通过采用半透明光罩使得所述光刻胶图形化为所需的光阻图案；
通过干法刻蚀制程对所述光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成依次贯穿所述半导体层及所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔；
确定所述半导体层的图案预留区，并通过干法刻蚀制程去除所述半导体层除图案预留区之外区域所对应的光阻后，进一步采用干法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用干法刻蚀制程去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与所述已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
其中，所述步骤S2还包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹一层光刻胶后，通过采用半透明光罩使得所述光刻胶图形化为所需的光阻图案；
通过湿法刻蚀制程对所述光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成贯穿所述半导体层上下表面的第一通孔，并继续采用干法刻蚀制程对所述第一通孔进行刻蚀，使得每一个第一通孔均往下继续贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通；
确定所述半导体层的图案预留区，并通过干法刻蚀制程去除所述半导体层除图案预留区之外区域所对应的光阻后，进一步采用湿法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用碱性溶液去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与所述已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
其中，所述步骤S2还进一步包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹第一层光刻胶后，通过采用普通光罩使得所述第一层光刻胶图形化为所需的第一层光阻图案；
确定所述第一层光阻下方所对应半导体层的区域为所述半导体层的图案保留区，采用干法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用碱性溶液去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层及所述半导体层上方涂抹第二层光刻胶后，通过采用半透明光罩使得所述第二层光刻胶图形化为所需的第二层光阻图案；
通过干法刻蚀制程对所述第二层光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔；
采用碱性溶液对预留在所述栅极绝缘层及所述半导体层上方的第二层光阻进行去除；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与所述已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
其中，所述栅极绝缘层为叠层结构，包括氮化硅膜层以及位于所述氮化硅膜层上方的氧化硅膜层。
其中，所述半导体层为采用铟镓锌氧化物形成的膜层。
实施本发明实施例，具有如下有益效果：
与传统的阵列基板相比，本发明在阵列基板在过孔刻蚀过程时，只需分别单独刻蚀栅极绝缘层（叠层结构的氮化硅膜层/氧化硅膜层）浅过孔（如第一通孔）和钝化层浅过孔（第二通孔和第三通孔），不需同时依次刻蚀栅极绝缘层和钝化层而形成深过孔，极大增加了刻蚀边缘，缩短了刻蚀时间，有效解决了过孔副产物，提高了过孔桥接成功率，对实现量产是一个极大的优点。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，根据这些附图获得其他的附图仍属于本发明的范畴。
图1为本发明实施例一提供的阵列基板的剖面图；
图2为本发明实施例二提供的阵列基板的制备方法的流程图；
图3为本发明实施例二中阵列基板的制备方法的一应用场景图；
图4为本发明实施例二中阵列基板的制备方法的另一应用场景图；
图5为本发明实施例二中阵列基板的制备方法的又一应用场景图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。
如图1所示，为本发明实施例一中，提供的一种阵列基板，包括：
基板1；
设置于基板1上方的薄膜晶体管栅极21以及第一金属走线22；
覆盖于基板1、薄膜晶体管栅极21以及第一金属走线22上方的栅极绝缘层3；其中，栅极绝缘层3上开设有至少一个贯穿栅极绝缘层3上下表面并与所述第一金属走线22相连通的第一通孔31；
设置于栅极绝缘层3上方的半导体层41、第二金属走线42以及与所述半导体层41分别相连的薄膜晶体管源极43及其漏极44；其中，第二金属走线42与至少一个第一通孔31相连通，并通过第一通孔31与第一金属走线22实现电相连；
覆盖于栅极绝缘层3、半导体层41、第二金属走线42、薄膜晶体管源极43及其漏极44上方的钝化层5；其中，钝化层5上开设有至少一个贯穿钝化层5上下表面并与第二金属走线42相连通的第二通孔51以及至少一个贯穿钝化层5上下表面并与薄膜晶体管漏极44相连通的第三通孔52；以及
设置于钝化层5上方，通过一个或多个第二通孔51与第二金属走线42相连的连接电极61以及通过一个或多个第三通孔52与薄膜晶体管漏极44相连的像素电极62。
可以理解的是，与传统的阵列基板相比，在本发明实施例一中的阵列基板在过孔刻蚀过程时，只需分别单独刻蚀栅极绝缘层3（叠层结构的氮化硅膜层/氧化硅膜层）浅过孔（如第一通孔31）和钝化层5浅过孔（第二通孔51和第三通孔61），不需同时依次刻蚀栅极绝缘层3和钝化层5而形成深过孔，极大增加了刻蚀边缘，缩短了刻蚀时间，有效解决了过孔副产物，提高了过孔桥接成功率，对实现量产是一个极大的优点。
在本发明实施例一中，栅极绝缘层3为氮化硅膜层以及位于氮化硅膜层上方的氧化硅膜层所形成的叠层结构。
在本发明实施例一中，半导体层41为采用铟镓锌氧化物形成的膜层或采用其它金属导电氧化物形成的膜层。
在本发明实施例一中，连接电极61和像素电极62均为采用氧化铟锡形成的导电膜层。
如图2所示，为本发明实施例二中，提出的一种阵列基板的制备方法，具体包括以下步骤：
步骤S1、选定一基板，在所选基板上表面形成薄膜晶体管栅极以及第一金属走线，并进一步在所选基板上表面及其形成的薄膜晶体管栅极和第一金属走线上方覆盖有栅极绝缘层；
步骤S2、在所述栅极绝缘层上开设有至少一个贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔，并在所述栅极绝缘层上方形成半导体层、第二金属走线以及与所述半导体层分别相连的薄膜晶体管源极及其漏极；其中，所述第二金属走线与至少一个第一通孔相连通，并通过所述第一通孔与所述第一金属走线实现电相连；
步骤S3、在所述栅极绝缘层、半导体层、第二金属走线、薄膜晶体管源极及其漏极上方覆盖有钝化层；其中，所述钝化层上开设有至少一个贯穿所述钝化层上下表面并与所述第二金属走线相连通的第二通孔以及至少一个贯穿所述钝化层上下表面并与所述薄膜晶体管漏极相连通的第三通孔；
步骤S4、在所述钝化层上方设有透明电极层，所述透明电极层经图案化处理后形成连接电极和像素电极；其中，所述连接电极通过所述第二通孔与所述第二金属走线相连；所述像素电极通过所述第三通孔与所述薄膜晶体管漏极相连。
具体过程为，在步骤S1中，通过物理气相沉积法（PVD）在所选基板的上表面溅镀一层金属形成第一金属层，且进一步通过在第一金属层涂抹光刻胶后采用黄光制程对第一金属层进行曝光形成所需图案，再根据所需图案通过湿法刻蚀和光阻剥离形成薄膜晶体管栅极以及第一金属走线。其中，所选基板可以由石英、玻璃或透明塑料之中任一材料制作而成。
在制备出薄膜晶体管栅极以及第一金属走线后，通过化学气相沉积法（CVD）在所选基板上表面及其形成的薄膜晶体管栅极和第一金属走线上方涂抹并覆盖有一层氮化硅，并继续通过化学气相沉积法在所述氮化硅层上方涂抹并覆盖有一层氧化硅，从而得到叠层结构的栅极绝缘层，即栅极绝缘层为氮化硅膜层以及位于氮化硅膜层上方的氧化硅膜层所形成的叠层结构。
在步骤S2中，主要是为了实现对绝缘栅极层的浅过孔，这不仅极大增加了刻蚀边缘，缩短了刻蚀时间，还有效解决了过孔副产物。上述浅过孔的实现方式具体有以下几种：
（1）通过黄光制程曝光及四个干法刻蚀制程来实现：
第一步、通过物理气相沉积法在栅极绝缘层上涂抹金属导电氧化物形成半导体层；应当说明的是，金属导电氧化物包括铟镓锌氧化物IGZO或其它金属导电氧化物；
第二步、在半导体层上方涂抹一层光刻胶后，通过采用半透明光罩（如灰阶光罩或半色调光罩）对光刻胶进行曝光、显影制程，使得光刻胶图形化为所需的光阻图案，使得光阻图案在位于第一金属走线的上方具有阶梯状；
第三步、采用刻蚀气体（如SF6、Cl2、CF4、Ar和NF3等）对光阻图案中未被光刻胶覆盖的区域均进行干法刻蚀制程，形成一个或多个贯穿半导体层上下表面及栅极绝缘层上下表面并与第一金属走线相连通的第一通孔；
第四步、确定半导体层的图案预留区，并采用氧化性气体（如O2和N2O等）对光阻进行干法刻蚀制程来去除导电膜层除图案预留区之外区域所对应的光阻；
第五步、采用刻蚀气体（如SF6、Cl2、CF4、Ar和NF3等）对已去除光阻的导电膜层除图案预留区之外区域进行干法刻蚀制程，刻蚀掉半导体层上除图案预留区之外的区域；
第六步、继续采用氧化性气体（如O2和N2O等）对半导体层图案预留区的光阻进行干法刻蚀制程来去除光阻；
第七步、在栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过第一通孔与第一金属走线实现电相连。
（2）、通过黄光制程曝光、两个干法刻蚀制程和两个湿法刻蚀制程等来实现：
第一步、通过物理气相沉积法在栅极绝缘层上涂抹金属导电氧化物形成半导体层；应当说明的是，金属导电氧化物包括铟镓锌氧化物IGZO或其它金属导电氧化物；
第二步、在半导体层上方涂抹一层光刻胶后，通过采用半透明光罩（如灰阶光罩或半色调光罩）对光刻胶进行曝光、显影制程，使得光刻胶图形化为所需的光阻图案，使得光阻图案在位于第一金属走线的上方具有阶梯状；
第三步、采用腐蚀性溶液（如PPC酸、ENF酸、草酸等）对光阻图案中未被光刻胶覆盖的区域进行湿法刻蚀制程，形成贯穿半导体层上下表面的第一通孔；
第四步、继续采用刻蚀气体（如SF6、Cl2、CF4、Ar和NF3等）对每一个贯穿半导体层上下表面的第一通孔均进行干法刻蚀制程，使得每一个第一通孔均往下继续贯穿栅极绝缘层上下表面并与第一金属走线相连通；
第五步、确定半导体层的图案预留区，并采用氧化性气体（如O2和N2O等）对光阻进行干法刻蚀制程来去除半导体层除图案预留区之外区域所对应的光阻；
第六步、采用腐蚀性溶液（如PPC酸、ENF酸、草酸等）对已去除光阻的导电膜层除图案预留区之外区域进行湿法刻蚀制程，刻蚀掉半导体层除图案预留区之外的区域；
第七步、继续采用碱性溶液（如NaOH 等）对半导体层图案预留区的光阻进行干法刻蚀制程来去除光阻；
第八步、在栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过第一通孔与第一金属走线实现电相连。
（3）、通过两次黄光制程曝光、一个湿法刻蚀制程和两次去光阻制程来实现：
第一步、通过物理气相沉积法在栅极绝缘层上涂抹金属导电氧化物形成半导体层；应当说明的是，金属导电氧化物包括铟镓锌氧化物IGZO或其它金属导电氧化物；
第二步、在半导体层上方涂抹第一层光刻胶后，通过采用普通光罩对第一层光刻胶进行曝光、显影制程，使得第一层光刻胶图形化为所需的第一层光阻图案；
第三步、确定第一层光阻下方所对应半导体层的区域为半导体层的图案保留区，采用干法刻蚀制程刻蚀掉半导体层除图案预留区之外的区域，然后继续采用碱性溶液（如NaOH等）去除半导体层的图案预留区上方的光阻；
第四步、在栅极绝缘层及半导体层上方涂抹第二层光刻胶后，通过采用半透明光罩进行曝光、显影制程，使得第二层光刻胶图形化为所需的第二层光阻图案，使得第二层光阻图案在位于第一金属走线的上方具有阶梯状；；
第五步、采用刻蚀气体（如SF6、Cl2、CF4、Ar和NF3等）对第二层光阻图案中未被光刻胶覆盖的区域均进行干法刻蚀制程，形成一个或多个贯穿半导体层上下表面及栅极绝缘层上下表面并与第一金属走线相连通的第一通孔；
第六步、对预留在栅极绝缘层及半导体层上方的第二层光阻采用碱性溶液（如NaOH等）对进行去除、剥离制程；
第七步、在栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过第一通孔与第一金属走线实现电相连。
在步骤S3中，通过化学气相沉积法在栅极绝缘层、半导体层、第二金属走线、薄膜晶体管源极及其漏极上方覆盖氮化硅膜层形成钝化层，并通过黄光曝光、显影等制程在钝化层上预留有第二通孔和第三通孔各自对应的蚀刻点，再采用干法刻蚀制程，往下刻蚀使得钝化层上形成有至少一个贯穿钝化层上下表面并与第二金属走线相连通的第二通孔以及至少一个贯穿钝化层上下表面并与薄膜晶体管漏极相连通的第三通孔。
应当说明的是，对由氮化硅膜层形成的钝化层通过黄光制程曝光来单独实现钝化层的浅过孔，极大增加了刻蚀边缘，缩短了刻蚀时间，有效解决了过孔副产物。
在步骤S4中、通过物理气相沉积在钝化层上表面溅镀一层金属导电氧化物（如氧化铟锡ITO或其它导电氧化物）形成透明电极层，透明电极层经图案化处理后分别形成为连接电极和像素电极；其中，连接电极通过一个或多个第二通孔与第二金属走线相连；像素电极通过一个或多个第三通孔与薄膜晶体管漏极相连。
如图3所示，为本发明实施例二中阵列基板的制备方法的一应用场景图。在图3中，1为基板、21为薄膜晶体管栅极、22为第一金属走线，3为叠加结构的绝缘栅极层（其中，SiNx膜层位于SiOx膜层下方）、31为第一通孔、41为IGZO形成的半导体层、42为第二金属走线、43为薄膜晶体管源极、44为薄膜晶体管漏极、51为第二通孔、52为第三通孔、61为连接电极、62为像素电极、7为光阻；HTM photo 为黄光制程曝光、DRY Ashing 为干法刻蚀。其中，图3中（11）对应步骤S1、（12）-（18）分别依序对应步骤2中的第一步至第七步、（19）对应步骤S3、（20）对应步骤S4。
如图4所示，为本发明实施例二中阵列基板的制备方法的另一应用场景图。在图4中，1为基板、21为薄膜晶体管栅极、22为第一金属走线，3为叠加结构的绝缘栅极层（其中，SiNx膜层位于SiOx膜层下方）、31为第一通孔、41为IGZO形成的半导体层、42为第二金属走线、43为薄膜晶体管源极、44为薄膜晶体管漏极、51为第二通孔、52为第三通孔、61为连接电极、62为像素电极、7为光阻；HTM photo 为黄光制程曝光、DRY Ashing 为干法刻蚀、WETAshing 为湿法刻蚀、Strip为光阻剥离。其中，图4中（21）对应步骤S1、（22）-（29）分别依序对应步骤2中的第一步至第八步、（30）对应步骤S3、（301）对应步骤S4。
如图5所示，为本发明实施例二中阵列基板的制备方法的又一应用场景图。在图5中，1为基板、21为薄膜晶体管栅极、22为第一金属走线，3为叠加结构的绝缘栅极层（其中，SiNx膜层位于SiOx膜层下方）、31为第一通孔、41为IGZO形成的半导体层、42为第二金属走线、43为薄膜晶体管源极、44为薄膜晶体管漏极、51为第二通孔、52为第三通孔、61为连接电极、62为像素电极、71为第一层光阻、72为第二层光阻；；photo 为曝光、DRY Ashing 为干法刻蚀。其中，图5中（31）对应步骤S1、（32）-（38）分别依序对应步骤2中的第一步至第七步、（39）对应步骤S3、（40）对应步骤S4。
实施本发明实施例，具有如下有益效果：
与传统的阵列基板相比，本发明在阵列基板在过孔刻蚀过程时，只需分别单独刻蚀栅极绝缘层（叠层结构的氮化硅膜层/氧化硅膜层）浅过孔（如第一通孔）和钝化层浅过孔（第二通孔和第三通孔），不需同时依次刻蚀栅极绝缘层和钝化层而形成深过孔，极大增加了刻蚀边缘，缩短了刻蚀时间，有效解决了过孔副产物，提高了过孔桥接成功率，对实现量产是一个极大的优点。
以上所揭露的仅为本发明一种较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。

Claims (5)

1.一种阵列基板的制备方法，其特征在于，包括以下步骤：
步骤S1、选定一基板，在所选基板上表面形成薄膜晶体管栅极以及第一金属走线，并进一步在所选基板上表面及其形成的薄膜晶体管栅极和第一金属走线上方覆盖有栅极绝缘层；
步骤S2、在所述栅极绝缘层上开设有至少一个贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔，并在所述栅极绝缘层上方形成半导体层、第二金属走线以及与所述半导体层分别相连的薄膜晶体管源极及其漏极；其中，所述第二金属走线与至少一个第一通孔相连通，并通过所述第一通孔与所述第一金属走线实现电相连；
步骤S3、在所述栅极绝缘层、半导体层、第二金属走线、薄膜晶体管源极及其漏极上方覆盖有钝化层；其中，所述钝化层上开设有至少一个贯穿所述钝化层上下表面并与所述第二金属走线相连通的第二通孔以及至少一个贯穿所述钝化层上下表面并与所述薄膜晶体管漏极相连通的第三通孔；
步骤S4、在所述钝化层上方设有透明电极层，所述透明电极层经图案化处理后形成连接电极和像素电极；其中，所述连接电极通过所述第二通孔与所述第二金属走线相连；所述像素电极通过所述第三通孔与所述薄膜晶体管漏极相连；
其中，所述步骤S2具体包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹一层光刻胶后，通过采用半透明光罩使得所述光刻胶图形化为所需的光阻图案；
通过干法刻蚀制程对所述光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成依次贯穿所述半导体层及所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔；
确定所述半导体层的图案预留区，并通过干法刻蚀制程去除所述半导体层除图案预留区之外区域所对应的光阻后，进一步采用干法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用干法刻蚀制程去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
2.如权利要求1所述的阵列基板的制备方法，其特征在于，所述步骤S2还包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹一层光刻胶后，通过采用半透明光罩使得所述光刻胶图形化为所需的光阻图案；
通过湿法刻蚀制程对所述光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成贯穿所述半导体层上下表面的第一通孔，并继续采用干法刻蚀制程对所述第一通孔进行刻蚀，使得每一个第一通孔均往下继续贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通；
确定所述半导体层的图案预留区，并通过干法刻蚀制程去除所述半导体层除图案预留区之外区域所对应的光阻后，进一步采用湿法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用碱性溶液去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
3.如权利要求1所述的阵列基板的制备方法，其特征在于，所述步骤S2还进一步包括：
在所述栅极绝缘层上形成半导体层，并在所述半导体层上方涂抹第一层光刻胶后，通过采用普通光罩使得所述第一层光刻胶图形化为所需的第一层光阻图案；
确定所述第一层光阻下方所对应半导体层的区域为所述半导体层的图案保留区，采用干法刻蚀制程刻蚀掉所述半导体层除图案预留区之外的区域，然后继续采用碱性溶液去除所述半导体层的图案预留区上方的光阻；
在所述栅极绝缘层及所述半导体层上方涂抹第二层光刻胶后，通过采用半透明光罩使得所述第二层光刻胶图形化为所需的第二层光阻图案；
通过干法刻蚀制程对所述第二层光阻图案中未被光刻胶覆盖的区域进行刻蚀，形成贯穿所述栅极绝缘层上下表面并与所述第一金属走线相连通的第一通孔；
采用碱性溶液对预留在所述栅极绝缘层及所述半导体层上方的第二层光阻进行去除；
在所述栅极绝缘层上方设置薄膜晶体管源极和漏极分别与已去除光阻的半导体层相连，并设置第二金属走线与至少一个第一通孔相连通，且进一步通过所述第一通孔与所述第一金属走线实现电相连。
4.如权利要求1所述的阵列基板的制备方法，其特征在于，所述栅极绝缘层为叠层结构，包括氮化硅膜层以及位于所述氮化硅膜层上方的氧化硅膜层。
5.如权利要求1所述的阵列基板的制备方法，其特征在于，所述半导体层为采用铟镓锌氧化物形成的膜层。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109037240B (zh) * 2018-07-27 2020-11-10 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板、显示装置
CN109659312B (zh) * 2018-10-15 2021-02-26 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989299B2 (en) * 2003-02-25 2006-01-24 Forhouse Corporation Method of fabricating on-chip spacers for a TFT panel
CN104037126A (zh) * 2014-05-16 2014-09-10 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN104698710A (zh) * 2015-04-01 2015-06-10 上海天马微电子有限公司 一种阵列基板以及液晶显示装置
CN105161504A (zh) * 2015-09-22 2015-12-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN106201114A (zh) * 2016-08-26 2016-12-07 京东方科技集团股份有限公司 触控结构、阵列基板和显示装置
CN107204377A (zh) * 2017-06-08 2017-09-26 深圳市华星光电技术有限公司 一种薄膜晶体管的制备方法、阵列基板和液晶显示面板

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346730B1 (en) * 1999-04-06 2002-02-12 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device having a pixel TFT formed in a display region and a drive circuit formed in the periphery of the display region on the same substrate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6989299B2 (en) * 2003-02-25 2006-01-24 Forhouse Corporation Method of fabricating on-chip spacers for a TFT panel
CN104037126A (zh) * 2014-05-16 2014-09-10 京东方科技集团股份有限公司 一种阵列基板的制备方法、阵列基板和显示装置
CN104698710A (zh) * 2015-04-01 2015-06-10 上海天马微电子有限公司 一种阵列基板以及液晶显示装置
CN105161504A (zh) * 2015-09-22 2015-12-16 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN106201114A (zh) * 2016-08-26 2016-12-07 京东方科技集团股份有限公司 触控结构、阵列基板和显示装置
CN107204377A (zh) * 2017-06-08 2017-09-26 深圳市华星光电技术有限公司 一种薄膜晶体管的制备方法、阵列基板和液晶显示面板

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