CN106653767A - 一种阵列基板及其制作方法 - Google Patents
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Abstract
本发明公开了一种阵列基板及其制作方法，通过对在衬底基材上依次沉积的金属氧化物半导体层及源极金属层进行图案化处理后进一步对经过图案化后的金属氧化物半导体层的其中一部分进行导体化处理，从而使得经过导体化处理的部分金属氧化物半导体层形成为阵列基板的漏极及像素电极，且该漏极及像素电极与未经导体化处理的部分金属氧化物半导体层连接。通过上述方式，本发明的阵列基板及其制程具有减小阵列基板的有源层与像素电极之间的接触电阻及提高生产效率的有益效果。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制作方法。
背景技术
传统的有源阵列显示装置的制备方法中，像素电极层与源漏极的形成各需要一道光罩，需要的光罩次数较多，工艺制程复杂，生产成本高，不利于提高生产效率，并且，传统的阵列基板有源层与像素电极分层设置，两者之间存在较大的接触电阻。
发明内容
有鉴于此，本发明提供一种阵列基板及其制作方法，能够减小有源层与像素电极之间的接触电阻。
本发明的一方面提供一种阵列基板的制作方法，包括：提供一衬底基板；在衬底基板上依次沉积金属氧化物半导体层及源极金属层；对金属氧化物半导体层及源极金属层进行图案化处理，并对经过图案化处理后的金属氧化物半导体层的一部分进行导体化处理，以使得经导体化处理的部分金属氧化物半导体层作为与未经导体化处理的部分金属氧化物半导体层电连接的漏极及像素电极。
其中，在衬底基板上依次沉积金属氧化物半导体层及源极金属层的步骤之前，进一步包括：在衬底基板上沉积栅极金属层；对栅极金属层进行图案化处理，以形成底栅电极，其中金属氧化物半导体层及源极金属层沉积于形成有底栅电极的衬底基板上。
其中，在衬底基板上沉积栅极金属层的步骤之前，制作方法还包括：在衬底基板上沉积缓冲层，其中栅极金属层沉积在缓冲层上；对栅极金属层进行图案化处理的步骤之后，制作方法还包括：在形成有底栅电极的衬底基板上沉积栅极绝缘层，其中金属氧化物半导体层及源极金属层沉积在栅极绝缘层上。
其中，在衬底基板上依次沉积金属氧化物半导体层及源极金属层的步骤包括：在金属氧化物半导体层与源极金属层之间沉积还原层；对金属氧化物半导体层及源极金属层进行图案化处理，并对经过图案化处理后的金属氧化物半导体层的一部分进行导体化处理的步骤包括：对金属氧化物半导体层、还原层和源极金属层进行图案化处理，以使得金属氧化物半导体层的对应于源极的第一区域上覆盖有还原层和源极金属层的叠层结构，对应于源极与漏极之间的第二区域上不覆盖还原层和源极金属层，对应于漏极和像素电极的第三区域上仅覆盖有还原层；通过退火处理使得第一区域和第三区域上的还原层对金属氧化物半导体层进行还原。
其中，对金属氧化物半导体层、还原层和源极金属层进行图案化处理的步骤包括：对金属氧化物半导体层、还原层和源极金属层的叠层结构进行整体图案化处理；对整体图案化处理后的金属氧化物半导体层、还原层和源极金属层进行一次局部图案化处理，以去除第二区域上的还原层和源极金属层；对一次局部图案化处理后的金属氧化物半导体层、还原层和源极金属层进行二次局部图案化处理，以去除第三区域上的源极金属层。
其中，还原层的材料为还原性高于金属氧化物半导体层中的金属元素的金属。
其中，对金属氧化物半导体层及源极金属层进行图案化处理，并对经过图案化后的金属氧化物半导体层的一部分进行导体化处理的步骤包括：对金属氧化物半导体层和源极金属层进行整体图案化处理；在整体图案化处理后的金属氧化物半导体层上对漏极和像素电极的对应区域的金属氧化物半导体层进行等离子掺杂处理。
其中，在整体图案化后的金属氧化物半导体层上对漏极和像素电极的对应区域的金属氧化物半导体层进行等离子掺杂处理的步骤包括：在整体图案化处理后的金属氧化物半导体层和源极金属层上形成光阻层，其中光阻层在金属氧化物半导体层的对应于源极的第一区域的厚度为第一厚度，在对应于源极与漏极之间的第二区域的厚度为第二厚度，在对应于漏极和像素电极的第三区域的的厚度为第三厚度，第一厚度大于第二厚度，第二厚度大于第三厚度；进行一次蚀刻，以去除第三区域上的光阻层和源极金属层，并使得第三区域上的金属氧化物半导体层外露且第一区域和第二区域上的光阻层部分保留；进行等离子掺杂处理，使得第三区域的金属氧化物半导体层被导体化。
其中，在整体图案化处理后的金属氧化物半导体层上对漏极和像素电极的对应区域的金属氧化物半导体层进行等离子掺杂处理的步骤进一步包括：进行二次蚀刻，以去除第二区域上的光阻层和源极金属层，且第一区域上的光阻层部分保留；剥离第一区域上的光阻层。
本发明的另一方面提供一种阵列基板，包括衬底基板、底栅电极、源极、金属氧化物半导体层、漏极及像素电极，其中漏极及像素电极与金属氧化物半导体层同层设置，并且由金属氧化物半导体层导体化处理后形成。
通过上述方案，本发明的有益效果是：区别于现有技术，本发明通过一道光罩工艺在有源层上直接制成像素电极，从而可以减小有源层与像素电极之间的接触电阻。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明一实施例的阵列基板的制作方法的流程示意图；
图2是图1中的阵列基板通过退火处理对金属氧化物半导体层的一部分进行导体化处理的流程示意图；
图3是采用图2的方法制作底栅结构的阵列基板的场景示意图；
图4是图2中对金属氧化物半导体层、还原层和源极金属层进行图案化处理的具体步骤流程示意图；
图5是图1中的阵列基板通过等离子掺杂处理对金属氧化物半导体层的一部分进行导体化处理的流程示意图；
图6是采用图5的方法制作底栅结构的阵列基板的场景示意图
图7是图5中对金属氧化物半导体层、还原层和源极金属层进行图案化处理及导体化处理的具体步骤流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参看图1、图3或6，图1是本发明一实施例的阵列基板的制作方法的流程示意图，图3及图6是制作底栅结构的阵列基板的场景示意图。如图1所示，本实施例的阵列基板30或阵列基板60的制作方法包括：
S101：提供一衬底基板300。
衬底基板300可为玻璃基板、塑料基板或可挠性基板，在此不作限制。
S102：在衬底基板300上依次沉积金属氧化物半导体层304及源极金属层305。
采用气相沉积法在衬底基板300上依次沉积金属氧化物半导体层304及源极金属层305。其中，沉积的金属氧化物半导体层304作为阵列基板30的有源层304，其材料可以为TCO(Transparent Conductive Oxide；透明导电氧化物)材料，例如金属氧化物半导体层304的材料为IGZO(Indium Gallium Zinc Oxide；铟镓锌氧化物)或IGZTO(Indium GalliumZinc Ti Oxide；铟镓锌钛氧化物)。
在其他实施例中，如在底栅型的阵列基板的制作中，可在沉积金属氧化物半导体层304及源极金属层305的步骤之前，预先在衬底基板300上沉积缓冲层301，并在缓冲层301上进一步沉积栅极金属层(图未示)，通过一道光罩工艺对栅极金属层进行图案化处理，以形成底栅电极302，金属氧化物半导体层304及源极金属层305沉积于形成有底栅电极302的衬底基板300上。可选地，进一步在形成有底栅电极302的衬底基板300上沉积栅极绝缘层303，金属氧化物半导体层304及源极金属层305沉积于栅极绝缘层303上。
还可在金属氧化物半导体层304上沉积栅极金属层以形成顶栅结构的阵列基板，其制作方法与底栅结构的阵列基板类似，在此不再赘述。
S103：对金属氧化物半导体层304及源极金属层305进行图案化处理，并对经过图案化处理后的金属氧化物半导体层304的一部分进行导体化处理。
采用一道光罩工艺对金属氧化物半导体层304及源极金属层305进行整体图案化处理，对经过图案化处理后的金属氧化物半导体层304的一部分进行导体化处理，以在金属氧化物半导体层304上直接形成漏极308及像素电极307，即使得经过导体化处理后的部分金属氧化物半导体层304形成为阵列基板30或阵列基板60的漏极308及像素电极307，而未经导体化处理的部分金属氧化物半导体层304作为阵列基板30的有源层304，漏极308及像素电极307与有源层304同层且电连接，从而可以减小像素电极307与有源层304之间的接触电阻。源极金属层305经图案化处理后形成为阵列基板30的源极311。其中，导体化处理可以分为退火处理或等离子掺杂处理。
S104：沉积钝化层312，并对钝化层312进行图案化处理。
通过气相沉积法在形成有源极311、漏极308及像素电极307的衬底基板300上进一步沉积钝化层312，钝化层312的材料可以为氧化硅等含氢量较小的绝缘材料，并进一步对钝化层312进行图案化处理，以去除对应于像素电极307区域上的钝化层312。
以下详细说明通过退火处理对步骤S103中对金属氧化物半导体层304及源极金属层305进行图案化处理，并对经过图案化处理后的金属氧化物半导体层304的一部分进行导体化处理的具体过程。如图2所示，进行导体化处理的具体过程进一步包括：
S201：在金属氧化物半导体层304与源极金属层305之间沉积还原层306。
请结合图3所示，图3是底栅结构的阵列基板的场景示意图。在形成有底栅电极302的衬底基板300上依次沉积金属氧化物半导体层304及源极金属层305，并在金属氧化物半导体层304与源极金属层305之间进一步沉积还原层306。其中，底栅电极302形成于设置有缓冲层301的衬底基板300上，并且，底栅电极302上方还覆盖有栅极绝缘层303，金属氧化物半导体层304、还原层306及源极金属层305依次沉积于栅极绝缘层303上。其中，栅极金属层及源极金属层305的材料可以为钼、钛、铜、铝、银等金属元素中的一种或多种的堆栈组合，栅极绝缘层303的材料可选为氮化硅、氧化硅或两者的组合，还原层306的材料可为铝、锰等强还原性金属，还原层306金属的还原性需高于金属氧化物半导体层304中的金属元素的金属。在本实施例中，栅极金属层及源极金属层305的材料均为MoCu(铜化钼)，栅极绝缘层303的材料为氧化硅，还原层306的材料为Al(铝)，金属氧化物半导体层304的材料为IGZO。
S202：对金属氧化物半导体层304、还原层306和源极金属层305进行图案化处理。
通过一道光罩工艺对金属氧化物半导体层304、还原层306和源极金属层305进行整体图案化处理，以使得金属氧化物半导体层304对应于源极311的第一区域310上覆盖有还原层306及源层金属层305的叠层结构，对应于源极311与漏极308之间的第二区域320不覆盖有还原层306及源极金属层305，即对应于源极311与漏极308之间的第二区域320裸露，而对应于漏极308及像素电极307的第三区域330上仅覆盖有还原层306。
其中，如图4所示，步骤S202进一步包括：
S2021：对金属氧化物半导体层304、还原层306和源极金属层305的叠层结构进行整体图案化处理。
采用半道光罩工艺对金属氧化物半导体层304、还原层306及源极金属层305的叠层结构共同进行整体图案化处理，在本实施例中，采用铜酸及草酸作为显影液、利用半色调掩膜、灰色调掩膜或单狭缝掩膜对金属氧化物半导体层304、还原层306及源极金属层305的叠层结构共同进行显影蚀刻处理，以将金属氧化物半导体层304、还原层306和源极金属层305的叠层结构中的其中一个端部去除。
S2022：对整体图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行一次局部图案化处理。
采用半道光罩工艺对整体图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行一次局部图案化处理。在本实施例中，采用铜酸及铝酸作为显影液，利用半色调掩膜、灰色调掩膜或单狭缝掩膜对整体图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行一次局部显影蚀刻处理，以去除源极311与漏极308之间的第二区域320上的还原层306及源极金属层305，从而使得源极311与漏极308之间的第二区域320上的金属氧化物半导体层304裸露，源极311对应的第一区域310及漏极308与像素电极307对应的第三区域330上保留还原层306及源极金属层305的叠层结构。
S2023：对一次局部图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行二次局部图案化处理。
采用半道光罩工艺对一次局部图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行二次局部图案化处理。在本实施例中，采用铜酸作为显影液，利用半色调掩膜、灰色调掩膜或单狭缝掩膜对一次局部图案化处理后的金属氧化物半导体层304、还原层306和源极金属层305进行二次局部显影蚀刻处理，以去除漏极308及像素电极307对应的第三区域330上的源极金属层305。
因此，通过多次半道光罩制程对金属氧化物半导体层304、还原层306及源极金属层305进行图案化处理，从而使得IGZO半导体层304对应于源极311的第一区域310上覆盖有Al还原层306和源极金属层305的叠层结构，对应于源极311与漏极308之间的第二区域320上裸露，对应于漏极308和像素电极307的第三区域330上仅覆盖有Al还原层306。
S203：通过退火处理使得第一区域310及第三区域330上的还原层306对金属氧化物半导体层304进行还原。
对经过二次局部图案化处理后的金属氧化物半导体层304、还原层306及源极金属层305进行退火处理，使得第一区域310及第三区域330上的还原层306对金属氧化物半导体层304进行还原，从而使得第一区域310及第三区域330上的金属氧化物半导体层304形成为导体。在本实施例中，由于铝还原层306的厚度约为50～100埃，其厚度较薄，并未在衬底基板300上形成连续薄膜，不影响阵列基板的透光性。因此，在退火处理中，通过对IGZO层304、Al还原层306及源极金属层305进行加热，并且控制加热的时间及温度，使得还原性铝306对被覆盖的第一区域310及第三区域330上的IGZO304进行金属夺氧反应，从而使得第一区域310及第三区域330上的IGZO由于缺氧而增强导电性成为导体。
在退火处理后，第一区域310上形成为第一导体309及源极金属层305的叠层结构，第三区域330形成为第二导体的单层结构，第二区域320由于未被还原层306覆盖，依旧为金属氧化物半导体层304，因此，经过退火处理后，使得第一区域310上的源极金属层305形成为阵列基板30的源极311，并且，由于对应于第一区域310的金属氧化物半导体层304也导体化成了导体，从而提高了阵列基板30的迁移率。源极311及漏极308之间的第二区域320保留下来的金属氧化物半导体层304形成为阵列基板30的有源层304，第三区域330上的第二导体形成为阵列基板30的漏极308及像素电极307，从而实现在有源层IGZO304上直接制造漏极308及像素电极307，漏极308及像素电极307与有源层304电连接，可减小像素电极307与有源层304之间的接触电阻。
因此，通过本实施例的制作方法制得的阵列基板30包括衬底基板300、底栅电极302、源极311、有源层304、漏极308及像素电极307，其中漏极308及像素电极307与有源层304同层设置，并且由金属氧化物半导体层304经过退火处理形成导体作为像素电极307，从而本发明的阵列基板的制作实现了减小像素电极307与有源层304之间的接触电阻，并且通过一道光罩工艺直接在金属氧化物半导体层304上形成有源层304、像素电极307及漏极，可减小光罩次数，简化生产制程。
请进一步参看图5，图5是图1中的阵列基板通过等离子掺杂处理对金属氧化物半导体层304的一部分进行导体化处理的流程示意图。其中，图5是通过等离子掺杂处理对步骤S103中对金属氧化物半导体层304及源极金属层305进行图案化处理，并对经过图案化处理后的金属氧化物半导体层304的一部分进行导体化处理的具体过程的详细说明。如图5所示，进行导体化处理的具体过程进一步包括：
S501：对金属氧化物半导体层304和源极金属层305进行整体图案化处理。
请结合图6所示，图6为采用图5的方法制造底栅结构的阵列基板的场景示意图，其中相同的元件与图3实施例的标号相同。在本实施例中，在形成有底栅电极302的衬底基板300上依次沉积金属氧化物半导体层304及源极金属层305，其中，底栅电极302形成于设置有缓冲层301的衬底基板300上，并且，底栅电极302上方还覆盖有栅极绝缘层303，金属氧化物半导体层304及源极金属层305依次沉积于栅极绝缘层303上。可选地，栅极金属层及源极金属层305的材料均为MoCu(铜化钼)，栅极绝缘层303的材料为氧化硅，金属氧化物半导体层304的材料为IGZO。
通过半道光罩工艺对金属氧化物半导体层304和源极金属层305进行整体图案化处理，即使用铜酸及草酸作为显影液，采用半色调掩膜、灰色调掩膜或单狭缝掩膜对金属氧化物半导体层304和源极金属层305的叠层结构共同进行显影蚀刻处理，以将金属氧化物半导体层304和源极金属层305的叠层结构中的其中一个端部去除。
S502：在整体图案化处理后的金属氧化物半导体层304上对漏极308和像素电极307的对应区域的金属氧化物半导体层304进行等离子掺杂处理。
其中，如图7所示，步骤S502进一步包括：
S5021：在整体图案化处理后的金属氧化物半导体层304和源极金属层305上形成光阻层313。
结合图6所示，在通过半道光罩工艺对金属氧化物半导体层304和源极金属层305进行整体图案化处理之后，在金属氧化物半导体层304及源极金属层305上形成光阻层313，其中光阻层313在金属氧化物半导体层304的对应于源极的第一区域310的厚度为第一厚度，在对应于源极与漏极之间的第二区域320的厚度为第二厚度，在对应于漏极和像素电极的第三区域330的厚度为第三厚度，第一厚度大于第二厚度，第二厚度大于第三厚度。
S5022：对金属氧化物半导体层304、源极金属层305及光阻层313进行一次蚀刻。
对金属氧化物半导体层304、源极金属层305及光阻层313进行一次蚀刻，以去除对应于漏极308和像素电极307的第三区域330上的光阻层313和源极金属层305，从而使得第三区域330上的金属氧化物半导体层304外露，并且对应于源极的第一区域310和对应于源极与漏极之间的第二区域320上的光阻层313部分保留。
S5023：对经过一次蚀刻之后的第三区域上的金属氧化物半导体层304进行等离子掺杂处理。
对一次蚀刻后对应于漏极308及像素电极307的第三区域330上的金属氧化物半导体层304进行等离子掺杂处理，在本实施例中，采用NH3(氨气)、N2(氮气)或H2(氢气)对外露的金属氧化物半导体304进行离子掺杂处理，以将漏极308和像素电极307的对应区域的金属氧化物半导体层304导体化以形成漏极308及像素电极307。
S5024：对源极金属层305及光阻层313进行二次蚀刻。
通过半道光罩工艺对余下的源极金属层305及光阻层313进行图案化处理。在本实施例中，采用铜酸液，通过半色调掩膜、灰色调掩膜或单狭缝掩膜对源极311对应的第一区域310及源极311与漏极308之间的第二区域上的源极金属层305及光阻层313进行显影蚀刻处理，以将源极311及漏极308之间的第二区域320上的光阻层313及源极金属层305去除，并且保留对应于源极的第一区域310上的光阻层313。
S5025：剥离第一区域上的光阻层313。
剥离对应于源极的第一区域310上的光阻层313，从而使得源极金属层305外露形成为源极311。
综上所述，区别于现有技术，本发明通过在衬底基材上依次沉积金属氧化物半导体层及源极金属层，并对金属氧化物半导体层及源极金属层进行图案化处理后进一步对金属氧化物半导体层部分进行导体化处理，以使得部分金属氧化物半导体层导体化后形成阵列基板的像素电极，从而实现使得像素电极与有源层同层设置且电连接，减小像素电极与有源层之间的接触电阻，并且可以通过一次光罩工艺直接金属氧化物半导体上形成像素电极与漏极，可简化制程。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种阵列基板的制作方法，其特征在于，所述制作方法包括：
提供一衬底基板；
在所述衬底基板上依次沉积金属氧化物半导体层及源极金属层；
对所述金属氧化物半导体层及所述源极金属层进行图案化处理，并对经过所述图案化处理后的金属氧化物半导体层的一部分进行导体化处理，以使得经导体化处理的部分所述金属氧化物半导体层作为与未经导体化处理的部分所述金属氧化物半导体层电连接的漏极及像素电极。
2.根据权利要求1所述的制作方法，其特征在于，所述在所述衬底基板上依次沉积金属氧化物半导体层及源极金属层的步骤之前，进一步包括：
在所述衬底基板上沉积栅极金属层；
对所述栅极金属层进行图案化处理，以形成底栅电极，其中所述金属氧化物半导体层及源极金属层沉积于形成有所述底栅电极的所述衬底基板上。
3.根据权利要求2所述的制作方法，其特征在于，所述在所述衬底基板上沉积栅极金属层的步骤之前，所述制作方法还包括：
在所述衬底基板上沉积缓冲层，其中所述栅极金属层沉积在所述缓冲层上；
所述对所述栅极金属层进行图案化处理的步骤之后，所述制作方法还包括：
在形成有所述底栅电极的所述衬底基板上沉积栅极绝缘层，其中所述金属氧化物半导体层及源极金属层沉积在所述栅极绝缘层上。
4.根据权利要求1所述的制作方法，其特征在于，在所述衬底基板上依次沉积金属氧化物半导体层及源极金属层的步骤包括：
在所述金属氧化物半导体层与所述源极金属层之间沉积还原层；
所述对所述金属氧化物半导体层及所述源极金属层进行图案化处理，并对经过所述图案化处理后的金属氧化物半导体层的一部分进行导体化处理的步骤包括：
对所述金属氧化物半导体层、所述还原层和所述源极金属层进行图案化处理，以使得所述金属氧化物半导体层的对应于源极的第一区域上覆盖有所述还原层和所述源极金属层的叠层结构，对应于所述源极与所述漏极之间的第二区域上不覆盖所述还原层和所述源极金属层，对应于所述漏极和像素电极的第三区域上仅覆盖有所述还原层；
通过退火处理使得所述第一区域和所述第三区域上的所述还原层对所述金属氧化物半导体层进行还原。
5.根据权利要求4所述的制作方法，其特征在于，所述对所述金属氧化物半导体层、所述还原层和所述源极金属层进行图案化处理的步骤包括：
对所述金属氧化物半导体层、所述还原层和所述源极金属层的叠层结构进行整体图案化处理；
对整体图案化处理后的所述金属氧化物半导体层、所述还原层和所述源极金属层进行一次局部图案化处理，以去除所述第二区域上的所述还原层和所述源极金属层；
对一次局部图案化处理后的所述金属氧化物半导体层、所述还原层和所述源极金属层进行二次局部图案化处理，以去除所述第三区域上的所述源极金属层。
6.根据权利要求4所述的制作方法，其特征在于，所述还原层的材料为还原性高于所述金属氧化物半导体层中的金属元素的金属。
7.根据权利要求1所述的制作方法，其特征在于，所述对所述金属氧化物半导体层及所述源极金属层进行图案化处理，并对经过所述图案化后的金属氧化物半导体层的一部分进行导体化处理的步骤包括：
对所述金属氧化物半导体层和所述源极金属层进行整体图案化处理；
在整体图案化处理后的所述金属氧化物半导体层上对所述漏极和所述像素电极的对应区域的所述金属氧化物半导体层进行等离子掺杂处理。
8.根据权利要求7所述的制作方法，其特征在于，所述在整体图案化后的所述金属氧化物半导体层上对所述漏极和所述像素电极的对应区域的所述金属氧化物半导体层进行等离子掺杂处理的步骤包括：
在整体图案化处理后的所述金属氧化物半导体层和所述源极金属层上形成光阻层，其中所述光阻层在所述金属氧化物半导体层的对应于源极的第一区域的厚度为第一厚度，在对应于所述源极与所述漏极之间的第二区域的厚度为第二厚度，在对应于所述漏极和像素电极的第三区域的厚度为第三厚度，所述第一厚度大于所述第二厚度，所述第二厚度大于所述第三厚度；
进行一次蚀刻，以去除所述第三区域上的所述光阻层和所述源极金属层，并使得所述第三区域上的所述金属氧化物半导体层外露且所述第一区域和所述第二区域上的所述光阻层部分保留；
进行等离子掺杂处理，使得所述第三区域的所述金属氧化物半导体层被导体化。
9.根据权利要求8所述的制作方法，其特征在于，所述在整体图案处理化后的所述金属氧化物半导体层上对所述漏极和所述像素电极的对应区域的所述金属氧化物半导体层进行等离子掺杂处理的步骤进一步包括：
进行二次蚀刻，以去除所述第二区域上的所述光阻层和所述源极金属层，且所述第一区域上的所述光阻层部分保留；
剥离所述第一区域上的所述光阻层。
10.一种阵列基板，其特征在于，所述阵列基板包括衬底基板、底栅电极、源极、金属氧化物半导体层、漏极及像素电极，其中所述漏极及所述像素电极与所述金属氧化物半导体层同层设置，并且由所述金属氧化物半导体层导体化处理后形成。
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Address after: No.9-2 Tangming Avenue, Guangming New District, Shenzhen City, Guangdong Province Patentee after: TCL China Star Optoelectronics Technology Co.,Ltd. Address before: No.9-2 Tangming Avenue, Guangming New District, Shenzhen City, Guangdong Province Patentee before: Shenzhen China Star Optoelectronics Technology Co.,Ltd. |