JPS6074635A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくはコンブリメン
タリイ・エピタキシャル・バッシベーテソド・インテグ
レーテッド・サーキット（Ｃｏｍｐｌｅ−ｍｅｎｔａｒ
ｙ Ｅｐｉｔａｘｉａｌ Ｐａ５ｓｉｖａｔｅｄ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒ−ｃｕｉｔ（以下ＣＥＰＩＣ
と略称する））を作る製造工程において、段差部を平坦
化した後に位置合せをなす方法に関する。
タリイ・エピタキシャル・バッシベーテソド・インテグ
レーテッド・サーキット（Ｃｏｍｐｌｅ−ｍｅｎｔａｒ
ｙ Ｅｐｉｔａｘｉａｌ Ｐａ５ｓｉｖａｔｅｄ Ｉｎ
ｔｅｇｒａｔｅｄ Ｃ１ｒ−ｃｕｉｔ（以下ＣＥＰＩＣ
と略称する））を作る製造工程において、段差部を平坦
化した後に位置合せをなす方法に関する。
（１）
（２）技術の背景
エピタキシャル・パッシベーテッド・インテグレーテッ
ド・サーキット（ＥＰＩＣ）の製造工程を第１図の断面
図を参照して説明すると、例えばｐ型シリコン基板１に
異方性エツチングにより数十μｍのオーダーのＶ溝２を
掘り、表面を酸化して酸化膜３を形成し、その上に基板
１とほぼ同じ厚さの多結晶シリコン（ポリシリコン）４
を被着し、次いで基板１を研摩、研削またはエツチング
で図に点線で示すところまで除去し、図示のものを上下
逆にして島５にトランジスタ、ダイオード、抵抗を作る
。
ド・サーキット（ＥＰＩＣ）の製造工程を第１図の断面
図を参照して説明すると、例えばｐ型シリコン基板１に
異方性エツチングにより数十μｍのオーダーのＶ溝２を
掘り、表面を酸化して酸化膜３を形成し、その上に基板
１とほぼ同じ厚さの多結晶シリコン（ポリシリコン）４
を被着し、次いで基板１を研摩、研削またはエツチング
で図に点線で示すところまで除去し、図示のものを上下
逆にして島５にトランジスタ、ダイオード、抵抗を作る
。
かくして作られた装置においては、素子それぞれが厚い
酸化膜（数μｍのオーダー）により底と横で分離されて
いるので（完全絶縁骨１ｉ１１ｉ） 、きわめて高耐圧
の素子が形成される利点がある。島５は基板１の導電型
と同じ導電型に、すなわち基板がｐ型であればｐ型に、
ｎ型であればｎ型に形成される。
酸化膜（数μｍのオーダー）により底と横で分離されて
いるので（完全絶縁骨１ｉ１１ｉ） 、きわめて高耐圧
の素子が形成される利点がある。島５は基板１の導電型
と同じ導電型に、すなわち基板がｐ型であればｐ型に、
ｎ型であればｎ型に形成される。
上記のＥＰＩＣに対し、ｐ型の島とｎ型の島が混在（２
） するものはＥＰＩＣとコンブリメンタリイ （ｃｏｍｐ
ｌｅ−ｍｅｎｔａｒｙ ＞であるという意味でＣＥＰＩ
Ｇと呼称され、第２図の断面図に示される如くに形成さ
れる。すなわち、例えばｐ−型のシリコン基板１１に前
記例と同様にＶ溝を掘り、全面酸化して酸化膜１２を形
成し、ｎ〜型の島を作る部分上においてのみ酸化膜１２
を除去し、ｎ−型単結晶のエピタキシャル層を成長する
。酸化膜１２上にはポリシリコン１４が成長するので、
エピタキシャル［１２以外の溝部分はポリシリコン１４
で埋められ、次いで酸化膜１５を作ると、第２図に示さ
れる如くｎ−型の島１３とｐ−型の島］５とが混在して
形成される。ｐ−型の島１５の部分は第３図に拡大して
示される。
） するものはＥＰＩＣとコンブリメンタリイ （ｃｏｍｐ
ｌｅ−ｍｅｎｔａｒｙ ＞であるという意味でＣＥＰＩ
Ｇと呼称され、第２図の断面図に示される如くに形成さ
れる。すなわち、例えばｐ−型のシリコン基板１１に前
記例と同様にＶ溝を掘り、全面酸化して酸化膜１２を形
成し、ｎ〜型の島を作る部分上においてのみ酸化膜１２
を除去し、ｎ−型単結晶のエピタキシャル層を成長する
。酸化膜１２上にはポリシリコン１４が成長するので、
エピタキシャル［１２以外の溝部分はポリシリコン１４
で埋められ、次いで酸化膜１５を作ると、第２図に示さ
れる如くｎ−型の島１３とｐ−型の島］５とが混在して
形成される。ｐ−型の島１５の部分は第３図に拡大して
示される。
（３）従来技術と問題点
第２図に戻ると、酸化膜Ｉ５を作った後に全面に窒化膜
を被着し、この窒化膜をｎ−型の島１３の上方にのみ残
す如くにバターニングし、それ以外の部分の酸化膜１５
を除去するためのエツチングが行われる。このための位
置合せとパターニングにおいて、ｎ−型の島１３の上表
面と、ｐ−型の島１５の（３） 上のポリシリコン１４との間の段差Ｓが６０μｍ以上も
あるために、前記した位置合せとパターニングが著しく
困難であり、集積度の高い微細パターンの形成が難しい
問題がある。
を被着し、この窒化膜をｎ−型の島１３の上方にのみ残
す如くにバターニングし、それ以外の部分の酸化膜１５
を除去するためのエツチングが行われる。このための位
置合せとパターニングにおいて、ｎ−型の島１３の上表
面と、ｐ−型の島１５の（３） 上のポリシリコン１４との間の段差Ｓが６０μｍ以上も
あるために、前記した位置合せとパターニングが著しく
困難であり、集積度の高い微細パターンの形成が難しい
問題がある。
（４）発明の目的
本発明は上記従来の問題に鑑み、ＣＥＰＩＣの製造工程
において位置合せの障害となる段差部を平坦化し、しか
る後に位置合せや、バターニングをなしうる方法を提供
することを目的とする。
において位置合せの障害となる段差部を平坦化し、しか
る後に位置合せや、バターニングをなしうる方法を提供
することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、コンブリメンタリイ
・エピタキシャル・パンシベーテソド・インテグレーテ
ッド・サーキットを作る工程において、半導体基板と同
導電型の島形成領域上の多結晶シリコン層表面の酸化膜
を除去し、しかる後に前記多結晶シリコン層を前記島形
成領域上の酸化膜の部分まで除去する工程を含むことを
特徴とする半導体装置の製造方法を提供することによっ
て達成される。
・エピタキシャル・パンシベーテソド・インテグレーテ
ッド・サーキットを作る工程において、半導体基板と同
導電型の島形成領域上の多結晶シリコン層表面の酸化膜
を除去し、しかる後に前記多結晶シリコン層を前記島形
成領域上の酸化膜の部分まで除去する工程を含むことを
特徴とする半導体装置の製造方法を提供することによっ
て達成される。
（６）発明の実施例
（４）
以下本発明実施例を図面によって詳説する。
本発明の方法においては、第３図に示される構造が形成
された後に、ｐ−型の島１５の上に被着されたポリシリ
コン層１４の表面に形成された酸化膜１５のみを例えば
研摩によって除去する（第４図）。
された後に、ｐ−型の島１５の上に被着されたポリシリ
コン層１４の表面に形成された酸化膜１５のみを例えば
研摩によって除去する（第４図）。
次いで、ＫＯＨ（または硝酸）を用いるコントロールエ
ツチングによってポリシリコン層１４を選択的に除去す
る。酸化膜１２は数μｍの厚さに形成されているので、
それは前記したエツチングに対してストッパーとしての
機能を十分に果す。次いで全面に酸化膜を再度形成し、
しかる後に次の位置合せ、パターニングの工程に移る。
ツチングによってポリシリコン層１４を選択的に除去す
る。酸化膜１２は数μｍの厚さに形成されているので、
それは前記したエツチングに対してストッパーとしての
機能を十分に果す。次いで全面に酸化膜を再度形成し、
しかる後に次の位置合せ、パターニングの工程に移る。
更に、本発明の実施例を第６図を参照して説明する。
第６図（ａ）：
ｐ−型、結晶方位＜１００ ）のシリコン基板２１を酸
化して６０００人の膜厚の酸化膜（二酸化シリコン膜、
ＳｉＯ２膜）２２を作り、ｐ−型の島を作る部分の上の
酸化膜２２のみを残しＶ溝を掘り、ｐ−型の島２３を形
成する。
化して６０００人の膜厚の酸化膜（二酸化シリコン膜、
ＳｉＯ２膜）２２を作り、ｐ−型の島を作る部分の上の
酸化膜２２のみを残しＶ溝を掘り、ｐ−型の島２３を形
成する。
（５）
第６図（ｂ）：
■溝作成の時にマスクとして使った酸化ｌＩ＊２２を除
去し、全面に４０００人の膜厚のＳｉＯ２膜２４膜形４
する。
去し、全面に４０００人の膜厚のＳｉＯ２膜２４膜形４
する。
第６図（Ｃ）：
島２３にｐ＋＋埋没層を作るための不純物拡散をなすた
めの窓開きをなす。
めの窓開きをなす。
第６図（ｄ）：
例えばボロンをイオン注入し、活性化してｐ＋型領領域
２５形成し、全面をウォッシュアウトし、酸化して１０
００人の膜厚の５ｉ０２膜２６を形成し、次いで２００
０人の膜厚の窒化膜２７を被着し、それをバターニング
し窓開きする。
２５形成し、全面をウォッシュアウトし、酸化して１０
００人の膜厚の５ｉ０２膜２６を形成し、次いで２００
０人の膜厚の窒化膜２７を被着し、それをバターニング
し窓開きする。
第６図（ｅ）：
熱酸化によって２００００人の膜厚の５ｉ０２膜２８を
作り、窒化膜２７を燐酸ボイルによって除去する。
作り、窒化膜２７を燐酸ボイルによって除去する。
第６図（ｆ）：
次のエピタキシャル成長のため表面をきれいにするため
、５ｉ０２膜２８を１０００人程度コントロールエツチ
ングで除去し、シリコンのエピタキシャル（６） 成長を行うと、 ５ｉ０２膜の上にはポリシリコンが成
長してポリシリコン層２９が形成され、シリコン基板２
１のきれいにされた表面上にはｎ＋型エピタキシャルＮ
３０が成長する。次いで化学気相成長法（ＣＶＤ法）テ
５０００人の膜厚ＣＤ ＳｉＯ２膜３１を被着する。
、５ｉ０２膜２８を１０００人程度コントロールエツチ
ングで除去し、シリコンのエピタキシャル（６） 成長を行うと、 ５ｉ０２膜の上にはポリシリコンが成
長してポリシリコン層２９が形成され、シリコン基板２
１のきれいにされた表面上にはｎ＋型エピタキシャルＮ
３０が成長する。次いで化学気相成長法（ＣＶＤ法）テ
５０００人の膜厚ＣＤ ＳｉＯ２膜３１を被着する。
第６図（ｇ）：
次いで本発明の方法によりラッピングにより島２３の上
方の５ｉ０２膜３１を除去し、ＫＯ）ｌを用いポリシリ
コン層２９をエツチング（頭削り）する。引続き２００
０人の膜厚に薄くなった５ｉ０２膜３１をウォッシュア
ウトする。
方の５ｉ０２膜３１を除去し、ＫＯ）ｌを用いポリシリ
コン層２９をエツチング（頭削り）する。引続き２００
０人の膜厚に薄くなった５ｉ０２膜３１をウォッシュア
ウトする。
第６図（ｈ）：
ＣＶＤ法で５０００人の膜厚の５ｉ０２膜３２を成長し
、引続き１５００人の膜厚の窒化膜３３を被着する。
、引続き１５００人の膜厚の窒化膜３３を被着する。
第６図（１）：
窒化膜３３がｎ−エピタキシャル層３０の上にのみ残る
ようエツチングし、５１０２膜３２を島２３の上方部分
のみエツチング除去する。
ようエツチングし、５１０２膜３２を島２３の上方部分
のみエツチング除去する。
第６図（ｊ）：
（７）
ＫＯＩ＋を用い遷移領域３４をエツチングする。
第６図（ｋ）：
窒化膜３３をマスクに５ｉ０２膜３２をエツチングし、
（ＫＯＨ＋ ＩＰＡ ＋ ＥＡ）溶液で■溝３５を掘る
。
（ＫＯＨ＋ ＩＰＡ ＋ ＥＡ）溶液で■溝３５を掘る
。
第６図（１）：
燐酸で窒化膜３３を除去し、次いでＳｉＯ２膜３２全３
２する。
２する。
第６図ｔｍ＋、第６図（ｎ）：
燐をイオン注入し活性化してｎ＋型埋没層３６を形成し
、全面に２．１μｍの膜厚のＳｉＯ２膜３７全３７する
。ここで前記したシリコン基板２１の研削を行った後に
上下逆にしたものは第３図ｆｎｌに示される。ｐ−型の
島２３とｎ−型の島３０とはそれぞれｐ＋型埋没層２５
、ｎ＋型埋没層３６を介し厚い酸化膜３７で底と横で分
離されている。なお３８はポリシリコン層を示す。
、全面に２．１μｍの膜厚のＳｉＯ２膜３７全３７する
。ここで前記したシリコン基板２１の研削を行った後に
上下逆にしたものは第３図ｆｎｌに示される。ｐ−型の
島２３とｎ−型の島３０とはそれぞれｐ＋型埋没層２５
、ｎ＋型埋没層３６を介し厚い酸化膜３７で底と横で分
離されている。なお３８はポリシリコン層を示す。
第６図（０）：
全面にＳｉＯ２膜３９全３９し、その上にレジスト膜４
０を塗布形成し、それをｐ−型の島２３の部分で窓開き
し、その窓を通して燐をイオン注入しく工（８） ネルギー１００ ＫｅＶ、ドーズ量２７Ｘ １０”ｃｎ
＋−２）、レジスト膜４０を除去する。イオン注入領域
は点線で示す。
０を塗布形成し、それをｐ−型の島２３の部分で窓開き
し、その窓を通して燐をイオン注入しく工（８） ネルギー１００ ＫｅＶ、ドーズ量２７Ｘ １０”ｃｎ
＋−２）、レジスト膜４０を除去する。イオン注入領域
は点線で示す。
第６図（ｐ）：
次のボロンのイオン注入に備えてベース酸化により Ｓ
ｉＯ２膜３９全３９００人の膜厚にし、次いでレジスト
膜４１を塗布形成し、ｎ−型の島３０の部分に窓開きを
なす。次いでボロンをエネルギー１８０ ＫｅＶ、ドー
ズ量６×ＩＯ′４′ｃｍ−２のドーズ量でイオン注入す
る。イオン注入領域は点線で示す。
ｉＯ２膜３９全３９００人の膜厚にし、次いでレジスト
膜４１を塗布形成し、ｎ−型の島３０の部分に窓開きを
なす。次いでボロンをエネルギー１８０ ＫｅＶ、ドー
ズ量６×ＩＯ′４′ｃｍ−２のドーズ量でイオン注入す
る。イオン注入領域は点線で示す。
第６図（ｑ）：
１２００℃、４５分、乾窒素雰囲気中でアニールして注
入イオンを活性化し、ｎ型ベース４２、ｐ型ベース４３
を形成する。
入イオンを活性化し、ｎ型ベース４２、ｐ型ベース４３
を形成する。
第６図（ｒ）：
５ｉ０２膜３９を部分４４が薄くなるよう部分的にコン
トロールエツチングし、その部分を通してボロンをイオ
ン注入してｎ型ベース領域にエミッタ４５を形成する。
トロールエツチングし、その部分を通してボロンをイオ
ン注入してｎ型ベース領域にエミッタ４５を形成する。
第６図（Ｓ）：
（９）
酸化膜３９を部分４６で部分的にエツチング除去し、１
４％ＰＳＧ （燐・シリケート・ガラス）膜４７を２．
５μｍの膜厚に被着し、それを図示の如くにエツチング
する。
４％ＰＳＧ （燐・シリケート・ガラス）膜４７を２．
５μｍの膜厚に被着し、それを図示の如くにエツチング
する。
第６図（ｔ）：
熱拡散によってｐ型ベース４３にエミッタ４８を形成す
る。次いでＰＳＧ膜４７を除去する。
る。次いでＰＳＧ膜４７を除去する。
引続き電極窓開き、第１層アルミニウム配線４９を設け
、ＰＳＧ膜５０を被着し、第２層アルミニウム配線５１
を形成し、ＰＳＧの保護膜５１を被着し、背面エツチン
グをなしその背面に金を蒸着して電極（図示せず）を形
成すると、第７図に断面図で示される装置が完成する。
、ＰＳＧ膜５０を被着し、第２層アルミニウム配線５１
を形成し、ＰＳＧの保護膜５１を被着し、背面エツチン
グをなしその背面に金を蒸着して電極（図示せず）を形
成すると、第７図に断面図で示される装置が完成する。
（７）発明の効果
以上詳細に説明した如く本発明によれば、Ｃ［！ＰＩＣ
の製造工程において平坦化された状態で位置合せ、パタ
ーニングが可能となり、高耐圧の集積度の高い微細なパ
ターンが形成される効果がある。
の製造工程において平坦化された状態で位置合せ、パタ
ーニングが可能となり、高耐圧の集積度の高い微細なパ
ターンが形成される効果がある。
第１図はＥＰＩＣ要部の断面図、第２図はＣＥＰＩＣ要
（１０） 部の断面図、第３図は第２図のデバイスのｐ型の島の部
分の拡大断面図、第４図と第５図は本発明の方法の特徴
を示す断面図、第６図は本発明の方法の実施例を示すた
めの工程図、第７図は第６図に示す工程により作られる
装置の断面図である。 １１− シリコン基板、１２−・酸化膜、１３−ｎ−型
の島、１４−ポリシリコン層、１ｓ−ｐ−型の島、２１
− シリコン基板、２２−−−５ｉ０２膜、２３−ｆ）
−型の島、２ｔ−３ｉＯ２膜、２５−ｐ＋型領領域２（
ｒ−５ｉ０２膜、２７−窒化膜、２８−ＳｉＯ２膜、２
９−ポリシリコン層、３Ｏ−ｎ−型エピタキシャル層、
３ｌ−３ｉＯ２膜、３２−５ｉＯｚ膜、３３−窒化膜、
３４−遷移領域、３５−Ｖ溝、３６−ｎ＋＋埋没層、３
７−５ｉ０２膜、３８−ポリシリコン層、３９−・−５
ｉ０２膜、４０、４１− レジスト膜、４２−ｎ型ベー
ス、４３−ｐ型ベース、４４一部分的エツチング部分、
４訃−エミッタ、４６− エツチング除去部分、４７−
ＰＳＧ膜、４８− エミッタ、 （１１） ４９−第１層アルミニウム配線、５Ｏ−ＰＳＧ膜、５１
−第２層アルミニウム配線（１２） ハ ＾ ← Ｏ ｏ −００ ハ ハ ハ Ｃ） Ｌ−φ − ！ −ノ Ｎノ ヘ ヘ ヘ ・−＋ ｙ へ 手続補正書（自Ｒ） 昭和 年 月 日 １事件の表示 昭和タオ年詩許願第１ｇ２ｏｏ１号 ２、発明の名称 半導体装置の製造方法３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区に小ｌ用１１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中原区上小田中
１０１５番地富士通株式会社内 ８、補正の内容別紙の通り （１）本願の特許請求の範囲を次のとおり補正する０［
単結晶半導体基板表面に凸状の島領域を形成する工程。 成する工程。 する工程。 を有することを特徴とする半導体装置の製造方法０」（
２）本願明細書第４頁第１１行〜第１９行を次のとおり
補正する。 ［そしてこの目的は本発明によれば、単結晶半導体基板
表面に凸状の島領域を形成する工程、該島領域表面上を
絶縁膜で被覆する工程、エピタキ半導体層を、露出され
ている基板上に単結晶半導体層をそれぞれ設ける工程、
該多結晶及び単結晶半導体層の表面に被膜を形成する工
程、該凸状の多結晶半導体層の頂部の該被膜を除去する
工程。 該被膜をマスクに１７て前記島領域上の露出された多結
晶半導体層を除去する工程、を有することを特徴とする
半導体装置の製造方法を提供することによって達成され
る。」
（１０） 部の断面図、第３図は第２図のデバイスのｐ型の島の部
分の拡大断面図、第４図と第５図は本発明の方法の特徴
を示す断面図、第６図は本発明の方法の実施例を示すた
めの工程図、第７図は第６図に示す工程により作られる
装置の断面図である。 １１− シリコン基板、１２−・酸化膜、１３−ｎ−型
の島、１４−ポリシリコン層、１ｓ−ｐ−型の島、２１
− シリコン基板、２２−−−５ｉ０２膜、２３−ｆ）
−型の島、２ｔ−３ｉＯ２膜、２５−ｐ＋型領領域２（
ｒ−５ｉ０２膜、２７−窒化膜、２８−ＳｉＯ２膜、２
９−ポリシリコン層、３Ｏ−ｎ−型エピタキシャル層、
３ｌ−３ｉＯ２膜、３２−５ｉＯｚ膜、３３−窒化膜、
３４−遷移領域、３５−Ｖ溝、３６−ｎ＋＋埋没層、３
７−５ｉ０２膜、３８−ポリシリコン層、３９−・−５
ｉ０２膜、４０、４１− レジスト膜、４２−ｎ型ベー
ス、４３−ｐ型ベース、４４一部分的エツチング部分、
４訃−エミッタ、４６− エツチング除去部分、４７−
ＰＳＧ膜、４８− エミッタ、 （１１） ４９−第１層アルミニウム配線、５Ｏ−ＰＳＧ膜、５１
−第２層アルミニウム配線（１２） ハ ＾ ← Ｏ ｏ −００ ハ ハ ハ Ｃ） Ｌ−φ − ！ −ノ Ｎノ ヘ ヘ ヘ ・−＋ ｙ へ 手続補正書（自Ｒ） 昭和 年 月 日 １事件の表示 昭和タオ年詩許願第１ｇ２ｏｏ１号 ２、発明の名称 半導体装置の製造方法３ 補正をする
者 事件との関係 特許出願人 住所 神奈川県用崎市中原区に小ｌ用１１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 住所 神奈川県川崎市中原区上小田中
１０１５番地富士通株式会社内 ８、補正の内容別紙の通り （１）本願の特許請求の範囲を次のとおり補正する０［
単結晶半導体基板表面に凸状の島領域を形成する工程。 成する工程。 する工程。 を有することを特徴とする半導体装置の製造方法０」（
２）本願明細書第４頁第１１行〜第１９行を次のとおり
補正する。 ［そしてこの目的は本発明によれば、単結晶半導体基板
表面に凸状の島領域を形成する工程、該島領域表面上を
絶縁膜で被覆する工程、エピタキ半導体層を、露出され
ている基板上に単結晶半導体層をそれぞれ設ける工程、
該多結晶及び単結晶半導体層の表面に被膜を形成する工
程、該凸状の多結晶半導体層の頂部の該被膜を除去する
工程。 該被膜をマスクに１７て前記島領域上の露出された多結
晶半導体層を除去する工程、を有することを特徴とする
半導体装置の製造方法を提供することによって達成され
る。」
Claims (1)
- コンブリメンタリイ・エピタキシャル・パッシベーテッ
ド・インテグレーテッド・サーキットを作る工程におい
て、半導体基板と同導電型の島形成領域上の多結晶シリ
コン層表面の酸化膜を除去し、しかる後に前記多結晶シ
リコン層を前記島形成領域上の酸化膜の部分まで除去す
る工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182006A JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
| KR1019840005729A KR890003146B1 (ko) | 1983-09-30 | 1984-09-19 | 유전체 격리구조를 가진 보상 반도체장치를 제조하는 방법 |
| US06/652,075 US4579625A (en) | 1983-09-30 | 1984-09-19 | Method of producing a complementary semiconductor device with a dielectric isolation structure |
| EP84401871A EP0140749B1 (en) | 1983-09-30 | 1984-09-21 | Method for producing a complementary semiconductor device with a dielectric isolation structure |
| DE8484401871T DE3473690D1 (en) | 1983-09-30 | 1984-09-21 | Method for producing a complementary semiconductor device with a dielectric isolation structure |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182006A JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
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| JPH0338741B2 JPH0338741B2 (ja) | 1991-06-11 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP58182006A Granted JPS6074635A (ja) | 1983-09-30 | 1983-09-30 | 半導体装置の製造方法 |
Country Status (5)
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| EP (1) | EP0140749B1 (ja) |
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| KR (1) | KR890003146B1 (ja) |
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1983
- 1983-09-30 JP JP58182006A patent/JPS6074635A/ja active Granted
-
1984
- 1984-09-19 KR KR1019840005729A patent/KR890003146B1/ko not_active IP Right Cessation
- 1984-09-19 US US06/652,075 patent/US4579625A/en not_active Expired - Fee Related
- 1984-09-21 EP EP84401871A patent/EP0140749B1/en not_active Expired
- 1984-09-21 DE DE8484401871T patent/DE3473690D1/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59202647A (ja) * | 1983-05-02 | 1984-11-16 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Also Published As
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|---|---|
| US4579625A (en) | 1986-04-01 |
| JPH0338741B2 (ja) | 1991-06-11 |
| KR850002696A (ko) | 1985-05-15 |
| DE3473690D1 (en) | 1988-09-29 |
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| EP0140749B1 (en) | 1988-08-24 |
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