JPS6362897B2 - - Google Patents
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法のうち、誘電体
分離による相補型半導体集積回路（コンプリメン
タリIC）の素子領域形成方法に関する。
分離による相補型半導体集積回路（コンプリメン
タリIC）の素子領域形成方法に関する。
(b) 技術の背景
半導体素子間を誘電体膜で絶縁する誘電体分離
法（俗にEPIC法と称される）は、二酸化シリコ
ン（SiO2）膜などの誘電体膜で分離するため寄
生容量が小さく、また高耐圧素子が容易に形成で
きる等の利点があつて、非常にすぐれた性能の
ICが得られる構造である。
法（俗にEPIC法と称される）は、二酸化シリコ
ン（SiO2）膜などの誘電体膜で分離するため寄
生容量が小さく、また高耐圧素子が容易に形成で
きる等の利点があつて、非常にすぐれた性能の
ICが得られる構造である。
しかし、誘電体分離法は研磨などの手段を用い
て基板の大半を取り除く工程を要するから、工数
がかかつて高価になることが欠点であり、従来は
余り利用されていなかつた。
て基板の大半を取り除く工程を要するから、工数
がかかつて高価になることが欠点であり、従来は
余り利用されていなかつた。
ところが、電子機器のIC化と共に絶縁耐圧が
高くて信頼性の高いICが要求されており、誘電
体分離によるICが改めて見直されている。例え
ば電話機の電子化に伴なつて企画されている加入
者線回路（SLIC）用ICは数100ボルトの高耐圧を
必要とし、且つNPN型、PNP型の２種類のトラ
ンジスタを形成する相補型である。
高くて信頼性の高いICが要求されており、誘電
体分離によるICが改めて見直されている。例え
ば電話機の電子化に伴なつて企画されている加入
者線回路（SLIC）用ICは数100ボルトの高耐圧を
必要とし、且つNPN型、PNP型の２種類のトラ
ンジスタを形成する相補型である。
本発明はこのような誘電体分離による相補型
ICの製造方法の改良に関するものである。
ICの製造方法の改良に関するものである。
(c) 従来技術と問題点
誘電体分離法で作成される相補型ICの断面構
造図を第１図を示している。ＰはＰ型素子領域、
ＮはＮ型素子領域、ＩはSiO2膜、Ｓは多結晶シ
リコン基板で、Ｐ型素子領域にPNP型トランジ
スタ、Ｎ型素子領域にNPN型トランジスタが形
成されるが、このように形成するには半導体基板
上に異種導電型の２つの島状領域を突出して設け
て、それぞれの領域に同一導電型埋没層Ｂおよび
SiO2膜Ｉを形成した後、多結晶シリコン基板Ｓ
を被着する。次いで、突出した素子領域Ｐ，Ｎを
残して他の半導体基板を研磨除去し、従つて半導
体基板は島状領域を残して大半が除去されること
になるが、このようにしてIC基板が作成される
のである。
造図を第１図を示している。ＰはＰ型素子領域、
ＮはＮ型素子領域、ＩはSiO2膜、Ｓは多結晶シ
リコン基板で、Ｐ型素子領域にPNP型トランジ
スタ、Ｎ型素子領域にNPN型トランジスタが形
成されるが、このように形成するには半導体基板
上に異種導電型の２つの島状領域を突出して設け
て、それぞれの領域に同一導電型埋没層Ｂおよび
SiO2膜Ｉを形成した後、多結晶シリコン基板Ｓ
を被着する。次いで、突出した素子領域Ｐ，Ｎを
残して他の半導体基板を研磨除去し、従つて半導
体基板は島状領域を残して大半が除去されること
になるが、このようにしてIC基板が作成される
のである。
本発明はこのような島状領域の形成方法にかか
り、その従来の製造工程の概要工程順断面図を第
２図ないし第６図に示している。まず、第２図に
示すようにＰ型シリコン基板１を窒化シリコン
（Si3N4）膜（図示せず）をマスクにして選択的
にエツチングし、Ｐ型島状領域２を形成する。面
方位＜100＞のシリコン基板１を苛性カリ溶液で
異方性エツチング（Ｖカツトと称す）すれば、容
易に図示のような形状に形成される。
り、その従来の製造工程の概要工程順断面図を第
２図ないし第６図に示している。まず、第２図に
示すようにＰ型シリコン基板１を窒化シリコン
（Si3N4）膜（図示せず）をマスクにして選択的
にエツチングし、Ｐ型島状領域２を形成する。面
方位＜100＞のシリコン基板１を苛性カリ溶液で
異方性エツチング（Ｖカツトと称す）すれば、容
易に図示のような形状に形成される。
次いで、第３図に示すようにＰ型島状領域２を
除くＰ型シリコン基板１を二酸化シリコン
（SiO2）膜マスク（図示せず）によつて遮蔽し、
Ｐ型島状領域２に選択的に硼素をイオン注入し熱
処理して高濃度のP+型埋没層３を形成した後、
更に高湿高温中で処理して、Ｐ型島状領域２の表
面に厚いSiO2膜４を形成し、最後にSiO2膜マス
クを除去する。この際、SiO2膜マスクの代わり
に窒化シリコン（Si3N4）膜マスクを用いてもよ
いが、マスクパターンの形成および除去は公知の
フオトプロセスによつておこなわれる。しかし、
このマスクパターンはＰ型島状領域２があつて、
段差が大きいから形成が難しい。
除くＰ型シリコン基板１を二酸化シリコン
（SiO2）膜マスク（図示せず）によつて遮蔽し、
Ｐ型島状領域２に選択的に硼素をイオン注入し熱
処理して高濃度のP+型埋没層３を形成した後、
更に高湿高温中で処理して、Ｐ型島状領域２の表
面に厚いSiO2膜４を形成し、最後にSiO2膜マス
クを除去する。この際、SiO2膜マスクの代わり
に窒化シリコン（Si3N4）膜マスクを用いてもよ
いが、マスクパターンの形成および除去は公知の
フオトプロセスによつておこなわれる。しかし、
このマスクパターンはＰ型島状領域２があつて、
段差が大きいから形成が難しい。
次いで、第４図に示すようにＮ型半導体層５を
エピタキシヤル成長させる。そうすれば、Ｐ型島
状領域２上はSiO2膜４を介して半導体層が積層
されるために多結晶シリコン層となるが、他の部
分には単結晶層が成長する。
エピタキシヤル成長させる。そうすれば、Ｐ型島
状領域２上はSiO2膜４を介して半導体層が積層
されるために多結晶シリコン層となるが、他の部
分には単結晶層が成長する。
次いで、エピタキシヤル成長したＮ型単結晶層
５部分に上記第２図および第３図で説明したと同
様の処理を繰り換えす。即ち、突状の多結晶シリ
コン膜層を研磨除去した後、Ｎ型半導体層５を
Si3N4膜（図示せず）をマスクにして選択的にエ
ツチング（Ｖカツト）してＮ型島状領域５を形成
する。次いで、Ｎ型島状領域５に燐又は砒素をイ
オン注入し熱処理して高濃度のN+型埋没層６を
形成して第５図に示すような工程断面にする。第
５図では、SiO2膜４は除去されているが、SiO2
膜４は上記Ｎ型島状領域５をカツトで形成する際
の保護マスクとしたもので、最後に弗酸液で除去
される。次いで、第６図に示すように高圧酸化し
て両方の島状領域２，５の表面に2μｍ程度の
SiO2膜７を形成し（このSiO2膜７が半導体素子
間を分離する誘電体膜Ｉである）、素子領域が完
成される。上記説明は工程順序を明解にするた
め、パターン形成法の詳細は説明していないが、
すべて公知のフオトプロセスによつてパターンニ
ングされる。
５部分に上記第２図および第３図で説明したと同
様の処理を繰り換えす。即ち、突状の多結晶シリ
コン膜層を研磨除去した後、Ｎ型半導体層５を
Si3N4膜（図示せず）をマスクにして選択的にエ
ツチング（Ｖカツト）してＮ型島状領域５を形成
する。次いで、Ｎ型島状領域５に燐又は砒素をイ
オン注入し熱処理して高濃度のN+型埋没層６を
形成して第５図に示すような工程断面にする。第
５図では、SiO2膜４は除去されているが、SiO2
膜４は上記Ｎ型島状領域５をカツトで形成する際
の保護マスクとしたもので、最後に弗酸液で除去
される。次いで、第６図に示すように高圧酸化し
て両方の島状領域２，５の表面に2μｍ程度の
SiO2膜７を形成し（このSiO2膜７が半導体素子
間を分離する誘電体膜Ｉである）、素子領域が完
成される。上記説明は工程順序を明解にするた
め、パターン形成法の詳細は説明していないが、
すべて公知のフオトプロセスによつてパターンニ
ングされる。
さて、このような従来の形成方法はＰ型島状領
域２とＮ型島状領域５を別々に形成して、工程の
繰り返えしが必要になる。しかも、島状領域は突
出しており、数10μｍあるいはそれ以上の段差が
あるためにパターンニングが難しい工程があり、
そのためレジスト膜の塗布とパターンニングを複
数回に亘つて繰り換えして、これに対処してい
る。しかし、レジスト膜の膜厚が不均一になりや
すく、エツチングを所望の通りに行なうことが困
難である。
域２とＮ型島状領域５を別々に形成して、工程の
繰り返えしが必要になる。しかも、島状領域は突
出しており、数10μｍあるいはそれ以上の段差が
あるためにパターンニングが難しい工程があり、
そのためレジスト膜の塗布とパターンニングを複
数回に亘つて繰り換えして、これに対処してい
る。しかし、レジスト膜の膜厚が不均一になりや
すく、エツチングを所望の通りに行なうことが困
難である。
また、エピタキシヤル成長時、Ｐ型島状領域２
上には多結晶半導体層が成長して、その突状部分
（遷移領域）は研磨、エツチング等で予め除去す
る等、種々の工程が用いられて、その面からも複
雑である。
上には多結晶半導体層が成長して、その突状部分
（遷移領域）は研磨、エツチング等で予め除去す
る等、種々の工程が用いられて、その面からも複
雑である。
(d) 発明の目的
本発明はこのような複雑なプロセスを解消させ
て、容易に素子領域が形成でき、特に平坦面にパ
ターンニングできる誘電体分離による相補型IC
の製造方法を提案するものである。
て、容易に素子領域が形成でき、特に平坦面にパ
ターンニングできる誘電体分離による相補型IC
の製造方法を提案するものである。
(e) 発明の構成
その目的は、誘電体分離による相補型集積回路
の素子領域形成方法において、一導電型半導体基
板に反対導電型ウエル領域を設けて、該一導電型
基板および反対導電型素子形成領域内のそれぞれ
の所定位置にそれぞれ一導電型基板および反対導
電型領域と同型で且つ該一導電型基板および反対
導電型領域より高濃度の不純物層を形成する工
程、次いでそれぞれの該所定位置に第１の遮蔽膜
をパターンニングし、更に該第１の遮蔽膜パター
ン上に第２の遮蔽膜をパターンニングして、且つ
一導電型素子形成領域の所定位置上の第１の遮蔽
膜パターンを該不純物層の広さより大きいパター
ンに形成する工程、次いで該第１の遮蔽膜をマス
クにして異方性エツチングによつて上記所定位置
を頂上平坦面とした一導電型島状領域および反対
導電型島状領域を形成する工程、次いで該第１の
遮蔽膜をマスクにして反対導電型不純物イオンを
注入する工程、次いで該第１の遮蔽膜の露出部分
を除去した後、前記第２の遮蔽膜をマスクにして
異方性エツチングによつて一導電型島状領域の頂
上および側面の露出部分をエツチングする工程、
次いで該第２の遮蔽膜をマスクにして一導電型不
純物イオンを注入する工程、次いで上記第１およ
び第２の遮蔽膜を除去し、両島状領域表面に誘電
体膜を形成する工程が含まれる半導体装置の製造
方法によつて達成される。
の素子領域形成方法において、一導電型半導体基
板に反対導電型ウエル領域を設けて、該一導電型
基板および反対導電型素子形成領域内のそれぞれ
の所定位置にそれぞれ一導電型基板および反対導
電型領域と同型で且つ該一導電型基板および反対
導電型領域より高濃度の不純物層を形成する工
程、次いでそれぞれの該所定位置に第１の遮蔽膜
をパターンニングし、更に該第１の遮蔽膜パター
ン上に第２の遮蔽膜をパターンニングして、且つ
一導電型素子形成領域の所定位置上の第１の遮蔽
膜パターンを該不純物層の広さより大きいパター
ンに形成する工程、次いで該第１の遮蔽膜をマス
クにして異方性エツチングによつて上記所定位置
を頂上平坦面とした一導電型島状領域および反対
導電型島状領域を形成する工程、次いで該第１の
遮蔽膜をマスクにして反対導電型不純物イオンを
注入する工程、次いで該第１の遮蔽膜の露出部分
を除去した後、前記第２の遮蔽膜をマスクにして
異方性エツチングによつて一導電型島状領域の頂
上および側面の露出部分をエツチングする工程、
次いで該第２の遮蔽膜をマスクにして一導電型不
純物イオンを注入する工程、次いで上記第１およ
び第２の遮蔽膜を除去し、両島状領域表面に誘電
体膜を形成する工程が含まれる半導体装置の製造
方法によつて達成される。
(f) 発明の実施例
以下、図面を参照して実施例によつて詳細に説
明する。
明する。
第７図ないし第１６図は本発明にかかる一実施
例の工程順断面図である。まず、第７図に示すよ
うにＮ型シリコン基板１１にＰ型ウエル領域１２
を形成し、Ｎ型シリコン基板１１上に設けるＮ型
素子形成領域の底辺となる位置にN+型層１３を
形成し、更にＰ型ウエル領域１２に設けるＰ型素
子形成領域の底辺となる位置にP+型層１４を形
成する。これらは何れもフオトプロセスを用いて
レジスト膜マスクまたは絶縁膜マスクをパターン
ニングして形成される。
例の工程順断面図である。まず、第７図に示すよ
うにＮ型シリコン基板１１にＰ型ウエル領域１２
を形成し、Ｎ型シリコン基板１１上に設けるＮ型
素子形成領域の底辺となる位置にN+型層１３を
形成し、更にＰ型ウエル領域１２に設けるＰ型素
子形成領域の底辺となる位置にP+型層１４を形
成する。これらは何れもフオトプロセスを用いて
レジスト膜マスクまたは絶縁膜マスクをパターン
ニングして形成される。
次いで、第８図に示すようにN+型層１３およ
びP+型層１４上にSiO2膜１５（第１の遮蔽膜）
と窒化シリコン（Si3N4）膜１６（第２の遮蔽
膜）とをパターンニングする。この際、N+型層
１３上のSiO2膜１５は、N+型層１３およびN+型
層１３上のSi3N4膜１６よりも大きなパターン、
例えば周囲5μｍ幅広くしたパターンに形成され
るが、その他の遮蔽膜パターンはN+型層１３あ
るいはP+型層１４と同一大きさのパターンであ
る。
びP+型層１４上にSiO2膜１５（第１の遮蔽膜）
と窒化シリコン（Si3N4）膜１６（第２の遮蔽
膜）とをパターンニングする。この際、N+型層
１３上のSiO2膜１５は、N+型層１３およびN+型
層１３上のSi3N4膜１６よりも大きなパターン、
例えば周囲5μｍ幅広くしたパターンに形成され
るが、その他の遮蔽膜パターンはN+型層１３あ
るいはP+型層１４と同一大きさのパターンであ
る。
次いで、第９図に示すようにSiO2膜１５をマ
スクにして露出基板を苛性カリ溶液によつてエツ
チング（Ｖカツト）し、Ｎ型島状領域１７および
Ｐ型島状領域１８を形成する。面方位＜100＞の
シリコン基板は公知の様に異方性エツチングされ
て、SiO2膜１５を頂上の平坦面とした梯形の島
状領域が生まれる。次いで、第１０図に示すよう
に同じくSiO2膜１５をマスクにして硼素をイオ
ン注入し、熱処理して島状領域１７，１８の側面
に高濃度のP+型層１９を形成する。注入条件は
加速電圧70KeV、ドーズ量1016／cm2程度である。
スクにして露出基板を苛性カリ溶液によつてエツ
チング（Ｖカツト）し、Ｎ型島状領域１７および
Ｐ型島状領域１８を形成する。面方位＜100＞の
シリコン基板は公知の様に異方性エツチングされ
て、SiO2膜１５を頂上の平坦面とした梯形の島
状領域が生まれる。次いで、第１０図に示すよう
に同じくSiO2膜１５をマスクにして硼素をイオ
ン注入し、熱処理して島状領域１７，１８の側面
に高濃度のP+型層１９を形成する。注入条件は
加速電圧70KeV、ドーズ量1016／cm2程度である。
次いで、第１１図に示すように露出したSiO2
膜１５（N+型層１３上のSi3N4膜１６よりも大き
なパターン部分）を弗酸でエツチング除去した
後、再び基板をSi3N4膜１６をマスクにして苛性
カリ溶液でエツチング（Ｖカツト）する。そうす
れば、Ｎ型島状領域１７の頂上平坦面の露出部お
よび周囲側面の露出部がエツチングされて、その
部分のP+型層が除去され、Ｐ型島状領域と同様
の大きさに形成される。
膜１５（N+型層１３上のSi3N4膜１６よりも大き
なパターン部分）を弗酸でエツチング除去した
後、再び基板をSi3N4膜１６をマスクにして苛性
カリ溶液でエツチング（Ｖカツト）する。そうす
れば、Ｎ型島状領域１７の頂上平坦面の露出部お
よび周囲側面の露出部がエツチングされて、その
部分のP+型層が除去され、Ｐ型島状領域と同様
の大きさに形成される。
次いで、第１２図に示すようにSi3N4膜をマス
クにして砒素をイオン注入し、熱処理する。注入
条件は加速電圧70KeV、ドーズ量８×1015／cm2で
ある。そうすると、島状領域１７，１８の側面に
高濃度のN+型層２０が形成される。一方、前工
程においてＰ型島状領域１８の側面には高濃度の
P+型層が形成されているが、その上に再度N+型
層が形成されることになる。しかし、砒素の拡散
係数が硼素の拡散係数よりもはるかに小さいか
ら、内部は深いP+型層１９が形成された状態の
ままである。例えば、P+型層１９の深さを5μｍ
とすると、N+型層２０の深さは精々2μｍ程度と
なる。従つて、Ｐ型島状領域１８のP+型層１９
は埋没層として十分役立てることができる。
クにして砒素をイオン注入し、熱処理する。注入
条件は加速電圧70KeV、ドーズ量８×1015／cm2で
ある。そうすると、島状領域１７，１８の側面に
高濃度のN+型層２０が形成される。一方、前工
程においてＰ型島状領域１８の側面には高濃度の
P+型層が形成されているが、その上に再度N+型
層が形成されることになる。しかし、砒素の拡散
係数が硼素の拡散係数よりもはるかに小さいか
ら、内部は深いP+型層１９が形成された状態の
ままである。例えば、P+型層１９の深さを5μｍ
とすると、N+型層２０の深さは精々2μｍ程度と
なる。従つて、Ｐ型島状領域１８のP+型層１９
は埋没層として十分役立てることができる。
次いで、第１３図に示すようにSi3N4膜１６、
SiO2膜１５を除去し、高圧酸化気流中で高温度
（1000℃）に熱処理して膜厚2.5〜3μｍのSiO2膜２
１（誘電体膜）を生成する。
SiO2膜１５を除去し、高圧酸化気流中で高温度
（1000℃）に熱処理して膜厚2.5〜3μｍのSiO2膜２
１（誘電体膜）を生成する。
次いで、第１４図に示すように多結晶シリコン
層２２を気相成長法によつて数100μｍの厚さに
積層する。次いで、半導体基板１１を研磨、また
はエツチングによつてその大半を除去し、第１５
図（同図は第１４図までの工程断面図とは180度
逆にして図示している）に示すように、Ｎ型島状
領域１７とＰ型島状領域１８がSiO2膜２１を介
して多結晶シリコン層２２に埋められたIC基板
が完成され、この両領域１７，１８が素子領域で
ある。従つて、第１６図に示すように素子領域に
ベース２３、エミツタ２４を形成し、相補型トラ
ンジスタからなるICが作成される。
層２２を気相成長法によつて数100μｍの厚さに
積層する。次いで、半導体基板１１を研磨、また
はエツチングによつてその大半を除去し、第１５
図（同図は第１４図までの工程断面図とは180度
逆にして図示している）に示すように、Ｎ型島状
領域１７とＰ型島状領域１８がSiO2膜２１を介
して多結晶シリコン層２２に埋められたIC基板
が完成され、この両領域１７，１８が素子領域で
ある。従つて、第１６図に示すように素子領域に
ベース２３、エミツタ２４を形成し、相補型トラ
ンジスタからなるICが作成される。
このようにして形成すると、SiO2膜１５およ
びSi3N4膜１６のパターンを始め、すべてのパタ
ーンは平面に形成され、フオトプロセスを平坦面
に適用することができる。そのため、パターン精
度が向上する。且つＮ型島状領域１７とＰ型島状
領域１８とが自己整合（セルフアライン）で形成
される。従つて、一層高微細化、高密度化するこ
とが可能になる。
びSi3N4膜１６のパターンを始め、すべてのパタ
ーンは平面に形成され、フオトプロセスを平坦面
に適用することができる。そのため、パターン精
度が向上する。且つＮ型島状領域１７とＰ型島状
領域１８とが自己整合（セルフアライン）で形成
される。従つて、一層高微細化、高密度化するこ
とが可能になる。
(g) 発明の効果
以上の説明から明らかなように、本発明によれ
ば誘電体分離法による相補型ICを高精度に形成
することができ、且つ高集積化することができ
て、すぐれた性能のICが得られるものである。
ば誘電体分離法による相補型ICを高精度に形成
することができ、且つ高集積化することができ
て、すぐれた性能のICが得られるものである。
第１図は誘電体分離法によるICの断面構造図、
第２図〜第５図は従来の製造工程順断面図、第６
図〜第１６図は本発明にかかる製造工程順断面図
である。 図中、１はＰ型シリコン基板、２，１８はＰ型
島状領域、３，１４，１９はP+型層、４，１６
はSiO2膜、５はＮ型半導体層（Ｎ型島状領域）、
６，１３，２０はN+型層、７，２１はSiO2膜
（誘電体膜）、１１はＮ型シリコン基板、１２はＰ
型ウエル領域、１５はSiO2膜（第１の遮蔽膜）、
１６はSi3N4膜（第２の遮蔽膜）、１７はＮ型島
状領域、２２は多結晶シリコン層を示している。
第２図〜第５図は従来の製造工程順断面図、第６
図〜第１６図は本発明にかかる製造工程順断面図
である。 図中、１はＰ型シリコン基板、２，１８はＰ型
島状領域、３，１４，１９はP+型層、４，１６
はSiO2膜、５はＮ型半導体層（Ｎ型島状領域）、
６，１３，２０はN+型層、７，２１はSiO2膜
（誘電体膜）、１１はＮ型シリコン基板、１２はＰ
型ウエル領域、１５はSiO2膜（第１の遮蔽膜）、
１６はSi3N4膜（第２の遮蔽膜）、１７はＮ型島
状領域、２２は多結晶シリコン層を示している。
Claims (1)
- １ 誘電体分離による相補型集積回路の素子領域
形成方法において、一導電型半導体基板に反対導
電型ウエル領域を設けて、該一導電型基板および
反対導電型素子形成領域内のそれぞれの所定位置
にそれぞれ一導電型基板および反対導電型領域と
同型で且つ該一導電型基板および反対導電型領域
より高濃度の不純物層を形成する工程、次いでそ
れぞれの該所定位置に第１の遮蔽膜をパターンニ
ングし、更に該第１の遮蔽膜パターン上に第２の
遮蔽膜をパターンニングして、且つ一導電型素子
形成領域の所定位置上の第１の遮蔽膜パターンを
該不純物層の広さより大きいパターンに形成する
工程、次いで該第１の遮蔽膜をマスクにして異方
性エツチングによつて上記所定位置を頂上平坦面
とした一導電型島状領域および反対導電型島状領
域を形成する工程、次いで該第１の遮蔽膜をマス
クにして反対導電型不純物イオンを注入する工
程、次いで該第１の遮蔽膜の露出部分を除去した
後、前記第２の遮蔽膜をマスクにして異方性エツ
チングによつて一導電型島状領域の頂上および側
面の露出部分をエツチングする工程、次いで該第
２の遮蔽膜をマスクにして一導電型不純物イオン
を注入する工程、次いで上記第１および第２の遮
蔽膜を除去し、両島状領域表面に誘電体膜を形成
する工程が含まれてなることを特徴とする半導体
装置の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191181A JPS6081839A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
| KR1019840006235A KR890003382B1 (ko) | 1983-10-12 | 1984-10-06 | 유전체 분리 콤프리멘타리 ic의 제조방법 |
| DE8484402044T DE3483809D1 (de) | 1983-10-12 | 1984-10-11 | Verfahren zur herstellung einer dielektrisch isolierten integrierten schaltung. |
| CA000465141A CA1219379A (en) | 1983-10-12 | 1984-10-11 | Fabrication process- for a dielectric isolated complementary ic |
| EP84402044A EP0139587B1 (en) | 1983-10-12 | 1984-10-11 | Fabrication process for a dielectric isolated complementary ic |
| US06/659,962 US4624047A (en) | 1983-10-12 | 1984-10-11 | Fabrication process for a dielectric isolated complementary integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191181A JPS6081839A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081839A JPS6081839A (ja) | 1985-05-09 |
| JPS6362897B2 true JPS6362897B2 (ja) | 1988-12-05 |
Family
ID=16270245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191181A Granted JPS6081839A (ja) | 1983-10-12 | 1983-10-12 | 半導体装置の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4624047A (ja) |
| EP (1) | EP0139587B1 (ja) |
| JP (1) | JPS6081839A (ja) |
| KR (1) | KR890003382B1 (ja) |
| CA (1) | CA1219379A (ja) |
| DE (1) | DE3483809D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923820A (en) * | 1985-09-18 | 1990-05-08 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| US4807012A (en) * | 1985-09-18 | 1989-02-21 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| US4870029A (en) * | 1987-10-09 | 1989-09-26 | American Telephone And Telegraph Company, At&T-Technologies, Inc. | Method of forming complementary device structures in partially processed dielectrically isolated wafers |
| US4794092A (en) * | 1987-11-18 | 1988-12-27 | Grumman Aerospace Corporation | Single wafer moated process |
| JPH01179342A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 複合半導体結晶体 |
| US4820653A (en) * | 1988-02-12 | 1989-04-11 | American Telephone And Telegraph Company | Technique for fabricating complementary dielectrically isolated wafer |
| JPH02208952A (ja) * | 1989-02-08 | 1990-08-20 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5272095A (en) * | 1992-03-18 | 1993-12-21 | Research Triangle Institute | Method of manufacturing heterojunction transistors with self-aligned metal contacts |
| US5318916A (en) * | 1992-07-31 | 1994-06-07 | Research Triangle Institute | Symmetric self-aligned processing |
| US5436173A (en) * | 1993-01-04 | 1995-07-25 | Texas Instruments Incorporated | Method for forming a semiconductor on insulator device |
| US5914517A (en) * | 1996-07-16 | 1999-06-22 | Nippon Steel Corporation | Trench-isolation type semiconductor device |
| US6040597A (en) * | 1998-02-13 | 2000-03-21 | Advanced Micro Devices, Inc. | Isolation boundaries in flash memory cores |
| TW512526B (en) * | 2000-09-07 | 2002-12-01 | Sanyo Electric Co | Semiconductor integrated circuit device and manufacturing method thereof |
| JP2002083876A (ja) * | 2000-09-07 | 2002-03-22 | Sanyo Electric Co Ltd | 半導体集積回路装置の製造方法 |
| KR20070069951A (ko) * | 2005-12-28 | 2007-07-03 | 동부일렉트로닉스 주식회사 | 고전압용 바이씨모스소자의 제조방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3412296A (en) * | 1965-10-19 | 1968-11-19 | Sprague Electric Co | Monolithic structure with threeregion or field effect complementary transistors |
| US3412295A (en) * | 1965-10-19 | 1968-11-19 | Sprague Electric Co | Monolithic structure with three-region complementary transistors |
| US3509433A (en) * | 1967-05-01 | 1970-04-28 | Fairchild Camera Instr Co | Contacts for buried layer in a dielectrically isolated semiconductor pocket |
| US3818583A (en) * | 1970-07-08 | 1974-06-25 | Signetics Corp | Method for fabricating semiconductor structure having complementary devices |
| US3755012A (en) * | 1971-03-19 | 1973-08-28 | Motorola Inc | Controlled anisotropic etching process for fabricating dielectrically isolated field effect transistor |
| US3798753A (en) * | 1971-11-12 | 1974-03-26 | Signetics Corp | Method for making bulk resistor and integrated circuit using the same |
| JPS5120267B2 (ja) * | 1972-05-13 | 1976-06-23 | ||
| US3876480A (en) * | 1972-08-28 | 1975-04-08 | Motorola Inc | Method of manufacturing high speed, isolated integrated circuit |
| US3954522A (en) * | 1973-06-28 | 1976-05-04 | Motorola, Inc. | Integrated circuit process |
| GB2060252B (en) * | 1979-09-17 | 1984-02-22 | Nippon Telegraph & Telephone | Mutually isolated complementary semiconductor elements |
| US4255209A (en) * | 1979-12-21 | 1981-03-10 | Harris Corporation | Process of fabricating an improved I2 L integrated circuit utilizing diffusion and epitaxial deposition |
| US4290831A (en) * | 1980-04-18 | 1981-09-22 | Harris Corporation | Method of fabricating surface contacts for buried layer into dielectric isolated islands |
| US4408386A (en) * | 1980-12-12 | 1983-10-11 | Oki Electric Industry Co., Ltd. | Method of manufacturing semiconductor integrated circuit devices |
| US4481707A (en) * | 1983-02-24 | 1984-11-13 | The United States Of America As Represented By The Secretary Of The Air Force | Method for the fabrication of dielectric isolated junction field effect transistor and PNP transistor |
| JPS6074635A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1983
- 1983-10-12 JP JP58191181A patent/JPS6081839A/ja active Granted
-
1984
- 1984-10-06 KR KR1019840006235A patent/KR890003382B1/ko not_active IP Right Cessation
- 1984-10-11 DE DE8484402044T patent/DE3483809D1/de not_active Expired - Fee Related
- 1984-10-11 EP EP84402044A patent/EP0139587B1/en not_active Expired - Lifetime
- 1984-10-11 CA CA000465141A patent/CA1219379A/en not_active Expired
- 1984-10-11 US US06/659,962 patent/US4624047A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081839A (ja) | 1985-05-09 |
| KR850003067A (ko) | 1985-05-28 |
| EP0139587A2 (en) | 1985-05-02 |
| KR890003382B1 (ko) | 1989-09-19 |
| EP0139587B1 (en) | 1991-01-02 |
| EP0139587A3 (en) | 1987-11-25 |
| CA1219379A (en) | 1987-03-17 |
| US4624047A (en) | 1986-11-25 |
| DE3483809D1 (de) | 1991-02-07 |
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