JPS6244853B2 - - Google Patents
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- JPS6244853B2 JPS6244853B2 JP12617482A JP12617482A JPS6244853B2 JP S6244853 B2 JPS6244853 B2 JP S6244853B2 JP 12617482 A JP12617482 A JP 12617482A JP 12617482 A JP12617482 A JP 12617482A JP S6244853 B2 JPS6244853 B2 JP S6244853B2
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- Japan
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- insulating film
- type
- substrate
- single crystal
- crystal island
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- Expired
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- 239000013078 crystal Substances 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000005468 ion implantation Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 description 5
- 239000008188 pellet Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、高耐圧を有する集積回路を構成する
ための誘電体分離基板の製造方法に関するもので
ある。
ための誘電体分離基板の製造方法に関するもので
ある。
従来、誘電体分離基板において、分離用絶縁膜
に囲まれた単結晶島と同じ導電型の高濃度領域を
単結晶島の底部及び側壁部に設けることは、コレ
クタ直列抵抗を下げること、ラテラルトランジス
タのｈFEを上げること、基板電位依存性を低減す
ること等の為に重要である。
に囲まれた単結晶島と同じ導電型の高濃度領域を
単結晶島の底部及び側壁部に設けることは、コレ
クタ直列抵抗を下げること、ラテラルトランジス
タのｈFEを上げること、基板電位依存性を低減す
ること等の為に重要である。
第１図は従来の誘電体分離基板にNPNトラン
ジスタのエミツタ層を拡散形成した段階の断面図
である。図において、１はＮ型単結晶シリコン基
板を元のままで残留した形のコレクタ領域、２は
Ｎ型高濃度領域、３は分離用酸化膜、４は多結晶
シリコンの支持基板層、５は酸化膜、６はＰ型の
ベース領域、７はＮ型のエミツタ領域、８はN+
コレクタ補償領域である。このような従来の誘電
体分離基板では、Ｎ型高濃度領域２は、単結晶島
１０の底部および側壁部共に厚さは同一である。
そして、分離用酸化膜３で囲まれた単結晶島１０
のＮ型高濃度領域２の厚さを厚くして、なお高耐
圧を保持するには、降伏電圧印加時にＮ型コレク
タ領域１内に延びる空乏層の幅程度の距離を確保
するために、単結晶島１０を深くする必要があ
り、この深い単結晶島を形成するために長時間の
深い異方性エツチング、および、厚い多結晶シリ
コン層の成長が必要となり、このために多くの工
数を要すると共に集積密度は低下し、ペレツトサ
イズが大きくなるという欠点を有していた。
ジスタのエミツタ層を拡散形成した段階の断面図
である。図において、１はＮ型単結晶シリコン基
板を元のままで残留した形のコレクタ領域、２は
Ｎ型高濃度領域、３は分離用酸化膜、４は多結晶
シリコンの支持基板層、５は酸化膜、６はＰ型の
ベース領域、７はＮ型のエミツタ領域、８はN+
コレクタ補償領域である。このような従来の誘電
体分離基板では、Ｎ型高濃度領域２は、単結晶島
１０の底部および側壁部共に厚さは同一である。
そして、分離用酸化膜３で囲まれた単結晶島１０
のＮ型高濃度領域２の厚さを厚くして、なお高耐
圧を保持するには、降伏電圧印加時にＮ型コレク
タ領域１内に延びる空乏層の幅程度の距離を確保
するために、単結晶島１０を深くする必要があ
り、この深い単結晶島を形成するために長時間の
深い異方性エツチング、および、厚い多結晶シリ
コン層の成長が必要となり、このために多くの工
数を要すると共に集積密度は低下し、ペレツトサ
イズが大きくなるという欠点を有していた。
本発明の目的は、このような従来の誘電体分離
基板の欠点を除去して、ペレツトサイズを大きく
することなく、しかも充分な高耐圧を保持できる
誘電体分離基板の製造方法を提供するにある。
基板の欠点を除去して、ペレツトサイズを大きく
することなく、しかも充分な高耐圧を保持できる
誘電体分離基板の製造方法を提供するにある。
本発明は、分離用絶縁膜に囲まれた多数の一導
電型単結晶島を有する誘電体分離基板を製造する
に際し、前記単結晶島形成の母体となる一導電型
単結晶半導体基板の一面にエツチングにより多数
の溝を形成し、この溝の間にはさまれた前記単結
晶島の底面となる部分に絶縁膜を形成し、この絶
縁膜を不完全マスクとして前記溝形成面から拡散
係数の小さな一導電型不純物をイオン注入法また
は拡散法によりドーピングして前記単結晶島の底
面部に浅く側壁部に深い一導電型高濃度領域を形
成し、つぎに前記溝形成面に分離用絶縁膜を形成
した後、この絶縁膜の上に支持基板層を堆積さ
せ、しかる後前記単結晶半導体基板の溝形成面と
反対側の面を研削して、この研削面に表面が露出
する前記分離用絶縁膜で囲まれた多数の一導電型
単結晶島を形成することを含んでいる。
電型単結晶島を有する誘電体分離基板を製造する
に際し、前記単結晶島形成の母体となる一導電型
単結晶半導体基板の一面にエツチングにより多数
の溝を形成し、この溝の間にはさまれた前記単結
晶島の底面となる部分に絶縁膜を形成し、この絶
縁膜を不完全マスクとして前記溝形成面から拡散
係数の小さな一導電型不純物をイオン注入法また
は拡散法によりドーピングして前記単結晶島の底
面部に浅く側壁部に深い一導電型高濃度領域を形
成し、つぎに前記溝形成面に分離用絶縁膜を形成
した後、この絶縁膜の上に支持基板層を堆積さ
せ、しかる後前記単結晶半導体基板の溝形成面と
反対側の面を研削して、この研削面に表面が露出
する前記分離用絶縁膜で囲まれた多数の一導電型
単結晶島を形成することを含んでいる。
本発明によれば、単結晶島をＮ型とすれば、こ
の単結晶島の底面に薄いN+型領域が、側壁部に
は厚いN+型領域が形成されるので、単結晶島表
面よりＰ型不純物の拡散により形成されたＰ型半
導体層の作るPN接合位置から底部のN+領域まで
所定の高耐圧を得るのに充分な距離を確保するこ
とができ、それにより、集積密度が高く、ペレツ
トサイズの小さい誘電体分離基板が歩留りよく得
られる。
の単結晶島の底面に薄いN+型領域が、側壁部に
は厚いN+型領域が形成されるので、単結晶島表
面よりＰ型不純物の拡散により形成されたＰ型半
導体層の作るPN接合位置から底部のN+領域まで
所定の高耐圧を得るのに充分な距離を確保するこ
とができ、それにより、集積密度が高く、ペレツ
トサイズの小さい誘電体分離基板が歩留りよく得
られる。
つぎに本発明を実施例により説明する。
第２図は本発明方法による誘電体分離基板に
NPNトランジスタを形成しコンタクトのフオト
リソグラフイを終了した段階の断面図であり、第
１図の従来のものと比べると、第１図に示した高
濃度Ｎ型領域２の厚さは単結晶島１０の底面部お
よび側壁部共に同一厚さであつたのに対し、第２
図では、側壁部のＮ型高濃度領域２ｂは厚くし、
底面部のＮ型高濃度領域２ａは薄くしている。こ
のようにすることによつて、単結晶島２０は浅く
とも耐圧は高く、集積密度も高くペレツトサイズ
が小さくなる。
NPNトランジスタを形成しコンタクトのフオト
リソグラフイを終了した段階の断面図であり、第
１図の従来のものと比べると、第１図に示した高
濃度Ｎ型領域２の厚さは単結晶島１０の底面部お
よび側壁部共に同一厚さであつたのに対し、第２
図では、側壁部のＮ型高濃度領域２ｂは厚くし、
底面部のＮ型高濃度領域２ａは薄くしている。こ
のようにすることによつて、単結晶島２０は浅く
とも耐圧は高く、集積密度も高くペレツトサイズ
が小さくなる。
第３図ａないしｅは本発明方法を説明するため
の工程順の断面図である。第３図ａは単結晶Ｎ型
シリコン＜100＞基板１１に酸化膜１２を設けた
状態を示す。同図ｂはフオトリソグラフイにより
酸化膜１２を選択的に除去し、異方性エツチング
によりＶ字溝１３を形成した図、同図ｃは、基板
全面に酸化膜を形成後、フオトリソグラフイなど
により、単結晶島の底面部に該当する部分に酸化
膜１４を残し、さらに、単結晶Ｎ型＜100＞基板
１１に拡散係数の小さな、ＡsまたはＳbなどの不
純物の拡散またはイオン注入し、酸化膜１４によ
り不完全のマスクされた単結晶島２０の底面部に
該当する部分には、酸化膜１４を通して浅いＮ型
高濃度領域２ａ、何んらのマスクのないＶ字溝１
３の内面の単結晶島２０の側壁部に該当する部分
には深いＮ型高濃度領域２ｂを形成した図であ
る。つぎに、同図ｄのように、Ｎ型高濃度領域２
ａ，２ｂの形成された面に分離用酸化膜３を形成
する。つぎに同図ｅのように、分離用酸化膜３の
上に支持基板層としての多結晶シリコン層４を四
塩化シリコンまたはトリクロールシランなどのガ
スにより気相成長で形成し、さらに研削線１５ま
での研削、研削面の研摩を施すことにより、分離
用酸化膜３で囲まれたＮ型単結晶島２０の表面が
この研削面に露出される。
の工程順の断面図である。第３図ａは単結晶Ｎ型
シリコン＜100＞基板１１に酸化膜１２を設けた
状態を示す。同図ｂはフオトリソグラフイにより
酸化膜１２を選択的に除去し、異方性エツチング
によりＶ字溝１３を形成した図、同図ｃは、基板
全面に酸化膜を形成後、フオトリソグラフイなど
により、単結晶島の底面部に該当する部分に酸化
膜１４を残し、さらに、単結晶Ｎ型＜100＞基板
１１に拡散係数の小さな、ＡsまたはＳbなどの不
純物の拡散またはイオン注入し、酸化膜１４によ
り不完全のマスクされた単結晶島２０の底面部に
該当する部分には、酸化膜１４を通して浅いＮ型
高濃度領域２ａ、何んらのマスクのないＶ字溝１
３の内面の単結晶島２０の側壁部に該当する部分
には深いＮ型高濃度領域２ｂを形成した図であ
る。つぎに、同図ｄのように、Ｎ型高濃度領域２
ａ，２ｂの形成された面に分離用酸化膜３を形成
する。つぎに同図ｅのように、分離用酸化膜３の
上に支持基板層としての多結晶シリコン層４を四
塩化シリコンまたはトリクロールシランなどのガ
スにより気相成長で形成し、さらに研削線１５ま
での研削、研削面の研摩を施すことにより、分離
用酸化膜３で囲まれたＮ型単結晶島２０の表面が
この研削面に露出される。
なお、上記実施例の説明では、Ｎ型を一導電型
として説明したが、Ｐ型を一導電型とし、Ｎ型を
反対導電型としても本発明が成り立つのはいうま
でもない。
として説明したが、Ｐ型を一導電型とし、Ｎ型を
反対導電型としても本発明が成り立つのはいうま
でもない。
第１図は従来の誘電体分離基板にNPNトラン
ジスタを形成した状態の断面図、第２図は本発明
の一実施例に係る誘電体分離基板にNPNトラン
ジスタを形成した状態の断面図、第３図ａないし
ｅは本発明方法の製造工程順の断面図である。 １……コレクタ領域、２……N+領域、２ａ…
…底面部N+領域、２ｂ……側壁部N+領域、３…
…分離用酸化膜（絶縁膜）、４……多結晶シリコ
ンの支持基板層、６……ベース領域、７……エミ
ツタ領域、８……コレクタ補償領域、１０，２０
……単結晶島、１１……単結晶Ｎ型シリコン基
板、１２……酸化膜、１３……Ｖ字溝、１４……
不完全マスク用絶縁膜。
ジスタを形成した状態の断面図、第２図は本発明
の一実施例に係る誘電体分離基板にNPNトラン
ジスタを形成した状態の断面図、第３図ａないし
ｅは本発明方法の製造工程順の断面図である。 １……コレクタ領域、２……N+領域、２ａ…
…底面部N+領域、２ｂ……側壁部N+領域、３…
…分離用酸化膜（絶縁膜）、４……多結晶シリコ
ンの支持基板層、６……ベース領域、７……エミ
ツタ領域、８……コレクタ補償領域、１０，２０
……単結晶島、１１……単結晶Ｎ型シリコン基
板、１２……酸化膜、１３……Ｖ字溝、１４……
不完全マスク用絶縁膜。
Claims (1)
- １ 分離用絶縁膜で囲まれた多数の一導電型単結
晶島を有する誘電体分離基板を製造するに際し、
前記単結晶島形成の母体となる一導電型単結晶半
導体基板の一面に多数の溝を形成し、この溝の間
にはさまれた前記単結晶島の底面となる部分に絶
縁膜を形成し、この絶縁膜を不完全マスクとして
前記溝形成面から拡散係数の小さな一導電型不純
物をイオン注入法または拡散法によりドーピング
して前記単結晶島の底面部に浅く側壁部に深く一
導電型高濃度領域を形成し、つぎに前記溝形成面
に分離用絶縁膜を形成することを特徴とする誘電
体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12617482A JPS5917263A (ja) | 1982-07-20 | 1982-07-20 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12617482A JPS5917263A (ja) | 1982-07-20 | 1982-07-20 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5917263A JPS5917263A (ja) | 1984-01-28 |
| JPS6244853B2 true JPS6244853B2 (ja) | 1987-09-22 |
Family
ID=14928507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12617482A Granted JPS5917263A (ja) | 1982-07-20 | 1982-07-20 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5917263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222956U (ja) * | 1988-07-30 | 1990-02-15 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923820A (en) * | 1985-09-18 | 1990-05-08 | Harris Corporation | IC which eliminates support bias influence on dielectrically isolated components |
| JPS62166540A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| US4820117A (en) * | 1987-07-09 | 1989-04-11 | United Technologies Corporation | Crossed I-beam structural strut |
-
1982
- 1982-07-20 JP JP12617482A patent/JPS5917263A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222956U (ja) * | 1988-07-30 | 1990-02-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5917263A (ja) | 1984-01-28 |
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