JPH0421343B2 - - Google Patents
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- JPH0421343B2 JPH0421343B2 JP57046900A JP4690082A JPH0421343B2 JP H0421343 B2 JPH0421343 B2 JP H0421343B2 JP 57046900 A JP57046900 A JP 57046900A JP 4690082 A JP4690082 A JP 4690082A JP H0421343 B2 JPH0421343 B2 JP H0421343B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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Description
【発明の詳細な説明】
本発明は集積回路装置及びその製造方法に係
り、特に高耐圧な集積回路装置及びその製造方法
に関する。
り、特に高耐圧な集積回路装置及びその製造方法
に関する。
従来技術を図面を参照して説明する。
第１図は従来の方法によつて誘電体分離基板に
npnトランジスタを拡散しコンタクトのフオトリ
ソグラフイーを終了した段階の図である。１は単
結晶ｎ型Si層、２と５は薄いn+領域、６は分離酸
化膜、７は多結晶基板、８は酸化膜、９はｐベー
ス領域、１０はｎエミツタ領域、、１１はn+コレ
クタ補償拡散領域である。この図でn+コレクタ
補償拡散領域１１と単結晶ｎ型Si層１の側面のn+
領域５とはn+領域５の厚さが薄い為に接続され
ていない。従つてnpnトランジスタのコレクタ直
列抵抗は高くなる。
npnトランジスタを拡散しコンタクトのフオトリ
ソグラフイーを終了した段階の図である。１は単
結晶ｎ型Si層、２と５は薄いn+領域、６は分離酸
化膜、７は多結晶基板、８は酸化膜、９はｐベー
ス領域、１０はｎエミツタ領域、、１１はn+コレ
クタ補償拡散領域である。この図でn+コレクタ
補償拡散領域１１と単結晶ｎ型Si層１の側面のn+
領域５とはn+領域５の厚さが薄い為に接続され
ていない。従つてnpnトランジスタのコレクタ直
列抵抗は高くなる。
単結晶島と同じ導電型の高濃度領域であるn+
領域２とn+領域５とを単結晶島の底部及び側壁
部にそれぞれ設けることはコレクタ直列抵抗を下
げること、ラテラルトランジスタのhFEを上げる
こと及び基板依存性を低減すること等の為に重要
である。
領域２とn+領域５とを単結晶島の底部及び側壁
部にそれぞれ設けることはコレクタ直列抵抗を下
げること、ラテラルトランジスタのhFEを上げる
こと及び基板依存性を低減すること等の為に重要
である。
なお、この高濃度領域は、単結晶島の底部及び
側壁部でその厚さは同一であり、側壁部の高濃度
領域の薄いn+領域５の厚さが薄いので、誘電体
分離基板の単結晶ｎ型Si層１への拡散による電極
取り出しの為のn+コレクタ補償拡散層１１と単
結晶島側壁の高濃度領域の薄いn+領域５とを接
続しようとすると目合わせが困難となる欠点を有
していた。
側壁部でその厚さは同一であり、側壁部の高濃度
領域の薄いn+領域５の厚さが薄いので、誘電体
分離基板の単結晶ｎ型Si層１への拡散による電極
取り出しの為のn+コレクタ補償拡散層１１と単
結晶島側壁の高濃度領域の薄いn+領域５とを接
続しようとすると目合わせが困難となる欠点を有
していた。
第２図は従来の方法によつて誘電体分離基板に
npnトランジスタを拡散しコンタクトのフオトリ
ソグラフイーを終了した段階の図である。２は厚
いn+領域を示している。このように単結晶ｎ型Si
層１の底面のn+領域２を厚くすると単結晶島を
深くする必要があり、深い異方性エツチングと厚
い多結晶基板７となるSiの成長等が必要となり誘
電体分離基板の製造工程に無駄が多くなる。また
側壁部の高濃度領域であるn+領域５の厚さを厚
くすると、単結晶島底部の高濃度領域であるn+
領域２の厚さも厚くなり、高耐圧を維持する為に
は単結晶島の深さをn+領域２が厚くなつた分よ
り深くする必要があり高集積化に不利になると同
時に深い異方性エツチング、厚い多結晶半導体層
７のSiの成長等が必要となり誘電体分離基板の製
造工程に無駄が多い。
npnトランジスタを拡散しコンタクトのフオトリ
ソグラフイーを終了した段階の図である。２は厚
いn+領域を示している。このように単結晶ｎ型Si
層１の底面のn+領域２を厚くすると単結晶島を
深くする必要があり、深い異方性エツチングと厚
い多結晶基板７となるSiの成長等が必要となり誘
電体分離基板の製造工程に無駄が多くなる。また
側壁部の高濃度領域であるn+領域５の厚さを厚
くすると、単結晶島底部の高濃度領域であるn+
領域２の厚さも厚くなり、高耐圧を維持する為に
は単結晶島の深さをn+領域２が厚くなつた分よ
り深くする必要があり高集積化に不利になると同
時に深い異方性エツチング、厚い多結晶半導体層
７のSiの成長等が必要となり誘電体分離基板の製
造工程に無駄が多い。
第３図も従来の方法により誘電体分離基板に
npnトランジスタを拡散し、コンタクトのフオト
リソグラフイーを終了した段階の図である。１３
はn+コレクタ補償拡散領域である。このコレク
タ補償拡散領域は、厚さが薄いn+領域５に接続
する為に大きな窓明けを行なうが、研削ポリツシ
ユ工程のバラツキによりこの領域１３は多結晶半
導体層７のSi層にはみ出してしまい、分離酸化膜
６で分離されねばならない素子間にリークを生じ
てしまう。
npnトランジスタを拡散し、コンタクトのフオト
リソグラフイーを終了した段階の図である。１３
はn+コレクタ補償拡散領域である。このコレク
タ補償拡散領域は、厚さが薄いn+領域５に接続
する為に大きな窓明けを行なうが、研削ポリツシ
ユ工程のバラツキによりこの領域１３は多結晶半
導体層７のSi層にはみ出してしまい、分離酸化膜
６で分離されねばならない素子間にリークを生じ
てしまう。
本発明の目的は従来のかかる欠点を除去した誘
電体分離集積回路及びその製造方法を提供するこ
とにある。
電体分離集積回路及びその製造方法を提供するこ
とにある。
本発明によれば単結晶島をｎ型半導体とすると
その底部には厚さが薄いn+領域２が設けてある
ので単結晶島上面より拡散されたｐ型半導体領域
であるｐベース領域９と底部のn+領域２の間隔
を所定の高耐圧を得る上で必要な距離すなわち降
伏電圧印加時にｎ型半導体領域の単結晶ｎ型Si層
１内に延びる空乏層幅程度の距離にすることによ
り高耐圧を実現でき単結晶島の深さをことさら深
くしないですむ。又、単結晶島の側壁のn+領域
５は厚く取つてあるので単結晶ｎ型Si層１上面よ
り拡散されるn+コレクタ補償拡散領域１１との
接続の目合わせが容易であり誘電体分離基板の仕
上げ工程である研削、ポリツシユ工程で発生する
パターン横方向のずれを吸収でき歩留が向上す
る。すなわち、パーテイカルnpnトランジスタで
は、コレクタ直列抵抗を下げると、ラテラルpnp
トランジスタではhFEが上がることが安定して歩
留り良く得られる。
その底部には厚さが薄いn+領域２が設けてある
ので単結晶島上面より拡散されたｐ型半導体領域
であるｐベース領域９と底部のn+領域２の間隔
を所定の高耐圧を得る上で必要な距離すなわち降
伏電圧印加時にｎ型半導体領域の単結晶ｎ型Si層
１内に延びる空乏層幅程度の距離にすることによ
り高耐圧を実現でき単結晶島の深さをことさら深
くしないですむ。又、単結晶島の側壁のn+領域
５は厚く取つてあるので単結晶ｎ型Si層１上面よ
り拡散されるn+コレクタ補償拡散領域１１との
接続の目合わせが容易であり誘電体分離基板の仕
上げ工程である研削、ポリツシユ工程で発生する
パターン横方向のずれを吸収でき歩留が向上す
る。すなわち、パーテイカルnpnトランジスタで
は、コレクタ直列抵抗を下げると、ラテラルpnp
トランジスタではhFEが上がることが安定して歩
留り良く得られる。
次に図面を参照して本発明を説明する。
第４図は、本発明の一実施例の誘電体分離基板
にnpnトランジスタを選択的に拡散しコンタクト
のフオトリソグラフイを終了した段階の断面図で
ある。多結晶基板７の主面の一部に、誘電体膜と
しての分離酸化膜６を介して、一導電型単結晶島
が埋め込まれている。この単結晶島内の底部およ
び側壁部には、分離酸化膜６に接して設けられた
底部の一導電型高濃度不純物領域及び側壁部の一
導電型高濃度不純物領域としてのn+領域２およ
びn+領域５がそれぞれ設けられている。n+領域
２は、第１の一導電型不純物として拡散係数の小
さなヒ素、アンチモンを含み、n+領域５より厚
さが薄い領域である。n+領域５は、第２の一導
電型不純物として拡散係数の大きなリン等を含
み、n+領域２より厚さが厚い領域であり、単結
晶島の上面に端部が露出している。これらn+領
域２，５以外の単結晶島の表面の一部に選択的に
逆導電型ベース領域であるｐベース領域９が設け
られ、トランジスタのベースとなる。このｐベー
ス領域９の中の単結晶島の表面の一部に選択的に
ｎエミツタ領域１０を設け、トランジスタのエミ
ツタとなる。このｐベース領域９以外の単結晶島
の表面の一部に選択的に側壁部のn+領域５に接
続して設けられた電極取り出し領域としてのn+
コレクタ補償拡散領域１１を設ける。
にnpnトランジスタを選択的に拡散しコンタクト
のフオトリソグラフイを終了した段階の断面図で
ある。多結晶基板７の主面の一部に、誘電体膜と
しての分離酸化膜６を介して、一導電型単結晶島
が埋め込まれている。この単結晶島内の底部およ
び側壁部には、分離酸化膜６に接して設けられた
底部の一導電型高濃度不純物領域及び側壁部の一
導電型高濃度不純物領域としてのn+領域２およ
びn+領域５がそれぞれ設けられている。n+領域
２は、第１の一導電型不純物として拡散係数の小
さなヒ素、アンチモンを含み、n+領域５より厚
さが薄い領域である。n+領域５は、第２の一導
電型不純物として拡散係数の大きなリン等を含
み、n+領域２より厚さが厚い領域であり、単結
晶島の上面に端部が露出している。これらn+領
域２，５以外の単結晶島の表面の一部に選択的に
逆導電型ベース領域であるｐベース領域９が設け
られ、トランジスタのベースとなる。このｐベー
ス領域９の中の単結晶島の表面の一部に選択的に
ｎエミツタ領域１０を設け、トランジスタのエミ
ツタとなる。このｐベース領域９以外の単結晶島
の表面の一部に選択的に側壁部のn+領域５に接
続して設けられた電極取り出し領域としてのn+
コレクタ補償拡散領域１１を設ける。
この構成により本願発明は、従来の誘電体分離
基板を用いた集積回路装置が同時に有することが
できなかつた複数の効果を下記のように同時に達
成することができる。
基板を用いた集積回路装置が同時に有することが
できなかつた複数の効果を下記のように同時に達
成することができる。
すなわちn+領域５とn+コレクタ補償拡散領域
１１とが接続されているのでnpnトランジスタの
場合コレクタ直列抵抗は低くなる。側壁部のn+
領域５の厚さが厚いため、n+コレクタ補償拡散
領域１１は、小さくても容易にn+領域５に目合
わせして接続できる。この目合わせの際に目ずれ
が発生した場合でも、n+領域５が厚いため少々
の目ずれでは、n+コレクタ補償拡散領域１１が
多結晶基板７にはみ出さず、分離されなければな
らない素子間にリークを生じない。n+コレクタ
補償拡散領域１１が小さいので研削ポリツシユ工
程でのバラツキがあつても素子間のリークを生じ
ない。n+領域２は、n+領域５に比べて厚いが薄
いままなので、n+領域２とｐベース領域９の間
隔を所定の高耐圧を得る上で必要な距離すなわち
降伏電圧印加時に単結晶ｎ型Si層１内に延びる空
乏層幅程度の距離を、n+領域５が厚くなつても、
維持することができる。
１１とが接続されているのでnpnトランジスタの
場合コレクタ直列抵抗は低くなる。側壁部のn+
領域５の厚さが厚いため、n+コレクタ補償拡散
領域１１は、小さくても容易にn+領域５に目合
わせして接続できる。この目合わせの際に目ずれ
が発生した場合でも、n+領域５が厚いため少々
の目ずれでは、n+コレクタ補償拡散領域１１が
多結晶基板７にはみ出さず、分離されなければな
らない素子間にリークを生じない。n+コレクタ
補償拡散領域１１が小さいので研削ポリツシユ工
程でのバラツキがあつても素子間のリークを生じ
ない。n+領域２は、n+領域５に比べて厚いが薄
いままなので、n+領域２とｐベース領域９の間
隔を所定の高耐圧を得る上で必要な距離すなわち
降伏電圧印加時に単結晶ｎ型Si層１内に延びる空
乏層幅程度の距離を、n+領域５が厚くなつても、
維持することができる。
次に本発明の製造方法を図面を用いて説明す
る。第５図ａ〜ｆは、本発明の製造方法の一実施
例の製造工程順断面図である。まず第５図ａのよ
うに、一導電型単結晶基板としての単結晶ｎ型
（100）Si基板１の一主面に第１の一導電型不純物
として拡散係数の小さなヒ素、アンチモンを拡散
又はイオン注入で拡散して、第１の一導電型高濃
度不純物領域としてのn+領域２を形成する。
る。第５図ａ〜ｆは、本発明の製造方法の一実施
例の製造工程順断面図である。まず第５図ａのよ
うに、一導電型単結晶基板としての単結晶ｎ型
（100）Si基板１の一主面に第１の一導電型不純物
として拡散係数の小さなヒ素、アンチモンを拡散
又はイオン注入で拡散して、第１の一導電型高濃
度不純物領域としてのn+領域２を形成する。
次に第５図ｂのように、n+領域２の表面に酸
化膜３を設ける。
化膜３を設ける。
次に第５図ｃのように、フオトリソグラフイに
より選択的に酸化膜３を除去し、残つた酸化膜を
マスクとして異方性エツチングにより単結晶ｎ型
（100）Si基板１とn+領域２に選択的に複数のＶ字
の分離溝４を設ける。
より選択的に酸化膜３を除去し、残つた酸化膜を
マスクとして異方性エツチングにより単結晶ｎ型
（100）Si基板１とn+領域２に選択的に複数のＶ字
の分離溝４を設ける。
次に第５図ｄのように、このＶ字の分離溝４に
第１の一導電型不純物より拡散係数が大きい第２
の一導電型不純物としてのリン等を拡散又はイオ
ン注入により拡散して、n+領域２より厚さが厚
いn+領域５を形成する。
第１の一導電型不純物より拡散係数が大きい第２
の一導電型不純物としてのリン等を拡散又はイオ
ン注入により拡散して、n+領域２より厚さが厚
いn+領域５を形成する。
次に第５図ｅのように、n+領域２およびn+領
域５をおおう誘電体膜としての分離酸化膜６を設
ける。
域５をおおう誘電体膜としての分離酸化膜６を設
ける。
次に第５図ｆのように、分離酸化膜６の表面に
多結晶半導体層としての多結晶Si層７を４塩化シ
リコン又はトリクロルシラン等のガスにより気相
成長し多結晶基板を形成する。次に多結晶Si層に
よる多結晶基板７の逆主面を分離酸化膜６が露出
するまで均一な厚さで研削、ポリツシユして露出
した分離酸化膜６を介して多結晶基板７に単結晶
島を形成し、誘電体分離基板を得る。
多結晶半導体層としての多結晶Si層７を４塩化シ
リコン又はトリクロルシラン等のガスにより気相
成長し多結晶基板を形成する。次に多結晶Si層に
よる多結晶基板７の逆主面を分離酸化膜６が露出
するまで均一な厚さで研削、ポリツシユして露出
した分離酸化膜６を介して多結晶基板７に単結晶
島を形成し、誘電体分離基板を得る。
次に第４図のように、n+領域５以外の単結晶
島の表面の一部に選択的に逆導電型ベース領域と
してｐベース領域９を設けて、トランジスタのベ
ースを形成する。次にｐベース領域９の中の単結
晶島の表面の一部に選択的にｎエミツタ領域１０
を設けて、トランジスタのエミツタを形成する。
このｐベース領域９以外の単結晶島の表面の一部
に選択的に側壁部のn+領域５に接続して設けら
れた電極取り出し領域であるn+コレクタ補償拡
散領域１１を設ける。これらｎエミツタ領域１０
とn+コレクタ補償拡散領域１１とは同時に形成
してもよい。
島の表面の一部に選択的に逆導電型ベース領域と
してｐベース領域９を設けて、トランジスタのベ
ースを形成する。次にｐベース領域９の中の単結
晶島の表面の一部に選択的にｎエミツタ領域１０
を設けて、トランジスタのエミツタを形成する。
このｐベース領域９以外の単結晶島の表面の一部
に選択的に側壁部のn+領域５に接続して設けら
れた電極取り出し領域であるn+コレクタ補償拡
散領域１１を設ける。これらｎエミツタ領域１０
とn+コレクタ補償拡散領域１１とは同時に形成
してもよい。
このように本願発明の製造方法は、初期単結晶
ウエハースにn+拡散又はイオン注入を行う工程
を増やすだけのきわめて簡単な製造方法である。
ウエハースにn+拡散又はイオン注入を行う工程
を増やすだけのきわめて簡単な製造方法である。
この本願発明の製造方法により従来の集積回路
装置の製造方法が同時に有すことができなかつた
複数の効果を下記のように同時に達成することが
できる。
装置の製造方法が同時に有すことができなかつた
複数の効果を下記のように同時に達成することが
できる。
すなわちn+領域５とn+コレクタ補償拡散領域
１１とが接続されているのでnpnトランジスタの
コレクタ直列抵抗が低い集積回路装置を製造でき
る。側壁部のn+領域５の厚さが厚い集積回路装
置を製造できるため、n+コレクタ補償拡散領域
１１は、小さくても容易にn+領域５に目合わせ
して接続できる。この目合わせの際に目ずれが発
生した場合でも、n+領域５が厚いため少々の目
ずれでは、n+コレクタ補償拡散領域１１が多結
晶基板７にはみ出さず、分離されなければならな
い素子間にリークを生じない集積回路装置を製造
できる。n+コレクタ補償拡散領域１１が小さい
集積回路装置を製造できるので研削ポリツシユ工
程でのバラツキがあつてもかまわない。n+領域
２は、n+領域５に比べて厚さが薄いままなので、
n+領域２とｐベース領域９の間隔を所定の高耐
圧を得る上で必要な距離を、n+領域５が厚くな
つても、維持することができる集積回路装置を製
造できる。
１１とが接続されているのでnpnトランジスタの
コレクタ直列抵抗が低い集積回路装置を製造でき
る。側壁部のn+領域５の厚さが厚い集積回路装
置を製造できるため、n+コレクタ補償拡散領域
１１は、小さくても容易にn+領域５に目合わせ
して接続できる。この目合わせの際に目ずれが発
生した場合でも、n+領域５が厚いため少々の目
ずれでは、n+コレクタ補償拡散領域１１が多結
晶基板７にはみ出さず、分離されなければならな
い素子間にリークを生じない集積回路装置を製造
できる。n+コレクタ補償拡散領域１１が小さい
集積回路装置を製造できるので研削ポリツシユ工
程でのバラツキがあつてもかまわない。n+領域
２は、n+領域５に比べて厚さが薄いままなので、
n+領域２とｐベース領域９の間隔を所定の高耐
圧を得る上で必要な距離を、n+領域５が厚くな
つても、維持することができる集積回路装置を製
造できる。
なお、図面の説明では単結晶基板をｎ型とした
がｐ型でも単結晶島底部の高濃度半導体層をボロ
ン等の拡散係数の小さな不純物を用いて形成し、
側壁部の高濃度半導体層をガリウム、アルミニウ
ム等の拡散係数の大きな不純物を用いて形成すれ
ばよい。さらに相補型の集積回路装置にも適用で
きるのは明らかである。
がｐ型でも単結晶島底部の高濃度半導体層をボロ
ン等の拡散係数の小さな不純物を用いて形成し、
側壁部の高濃度半導体層をガリウム、アルミニウ
ム等の拡散係数の大きな不純物を用いて形成すれ
ばよい。さらに相補型の集積回路装置にも適用で
きるのは明らかである。
第１図乃至第３図は各々従来の集積回路装置の
断面図、第４図は本発明の一実施例の集積回路装
置の断面図、第５図ａ乃至第５図ｆは本発明の実
施例の製造方法をその工程順に示した断面図であ
る。 １……一導電型単結晶基板、２……底部の一導
電型高濃度不純物領域（第１の一導電型高濃度不
純物領域）、３……誘電体膜、４……分離溝、５
……側壁部の一導電型高濃度不純物領域（第２の
一導電型高濃度不純物領域）、６……誘電体膜、
７……多結晶基板、８……酸化膜、９……バーテ
イカルトランジスタのベース領域、１０……バー
テイカルトランジスタのエミツタ領域、１１，１
３……バーテイカルトランジスタの電極取り出し
領域。
断面図、第４図は本発明の一実施例の集積回路装
置の断面図、第５図ａ乃至第５図ｆは本発明の実
施例の製造方法をその工程順に示した断面図であ
る。 １……一導電型単結晶基板、２……底部の一導
電型高濃度不純物領域（第１の一導電型高濃度不
純物領域）、３……誘電体膜、４……分離溝、５
……側壁部の一導電型高濃度不純物領域（第２の
一導電型高濃度不純物領域）、６……誘電体膜、
７……多結晶基板、８……酸化膜、９……バーテ
イカルトランジスタのベース領域、１０……バー
テイカルトランジスタのエミツタ領域、１１，１
３……バーテイカルトランジスタの電極取り出し
領域。
Claims (1)
- 【特許請求の範囲】 １ 多結晶基板と、前記多結晶基板の主面の一部
に誘電体膜を介して埋め込まれた一導電型単結晶
島と、前記単結晶島内の底部に前記誘電体膜に接
して設けられ第１の一導電型不純物が添加された
底部の一導電型高濃度不純物領域と、前記単結晶
島内の側壁部に前記誘電体膜および前記底部の一
導電型高濃度不純物領域に接して設けられ前記第
１の一導電型不純物より拡散係数が大きい第２の
一導電型不純物が添加され前記単結晶島の底部の
一導電型高濃度不純物領域より厚さが厚い側壁部
の一導電型高濃度不純物領域と、前記側壁部の一
導電型高濃度不純物領域以外の前記単結晶島の上
面の一部に選択的に設けられた逆導電型ベース領
域と、前記ベース領域以外の前記単結晶島の表面
の一部に選択的に前記側壁部の高濃度不純物領域
に接続して設けられた一導電型不純物が添加され
た電極取り出し領域とを有することを特徴とする
集積回路装置。 ２ 一導電型単結晶基板の一主面に第１の一導電
型不純物を拡散して第１の一導電型高濃度不純物
領域を形成する工程と、前記第１の一導電型高濃
度不純物領域の表面に選択的に酸化膜を形成する
工程と、前記酸化膜をマスクとして前記第１の一
導電型高濃度不純物領域および前記一導電型単結
晶基板をエツチングして複数の分離溝を形成する
工程と、前記分離溝に前記第１の一導電型不純物
より拡散係数が大きい第２の一導電型不純物を拡
散して前記第１の一導電型高濃度不純物領域より
厚さが厚い第２の一導電型高濃度不純物領域を形
成する工程と、前記第１の一導電型高濃度不純物
領域および前記第２の一導電型高濃度不純物領域
をおおう誘電体膜を形成する工程と、前記誘電体
膜の表面に多結晶半導体層を成長し多結晶基板を
形成する工程と、前記多結晶基板の逆主面を前記
誘電体膜が露出するまで均一に除去して前記誘電
体膜を介して前記多結晶基板に単結晶島を形成す
る工程と、前記単結晶島の表面の内前記第２の一
導電型高濃度不純物領域が露出した部分以外の前
記単結晶島の表面の一部に選択的に逆導電型ベー
ス領域を形成する工程と、前記ベース領域以外の
前記単結晶島の表面の一部に選択的に前記第２の
一導電型高濃度不純物領域に接続して一導電型不
純物を拡散して電極取り出し領域を形成する工程
とを有することを特徴とする集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4690082A JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4690082A JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58164239A JPS58164239A (ja) | 1983-09-29 |
| JPH0421343B2 true JPH0421343B2 (ja) | 1992-04-09 |
Family
ID=12760235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4690082A Granted JPS58164239A (ja) | 1982-03-24 | 1982-03-24 | 誘電体分離基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164239A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62166540A (ja) * | 1986-01-20 | 1987-07-23 | Nec Corp | 誘電体分離型半導体装置及びその製造方法 |
| KR910009318B1 (ko) * | 1987-09-08 | 1991-11-09 | 미쓰비시 뎅끼 가부시기가이샤 | 반도체 장치의 제조 및 고내압 파묻음 절연막 형성방법 |
| JPH02112096A (ja) * | 1988-10-21 | 1990-04-24 | Matsushita Electric Works Ltd | Ｉｃ化された感知器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5326687A (en) * | 1976-08-25 | 1978-03-11 | Nec Corp | Manu facture of integration-type thyristor matrix |
-
1982
- 1982-03-24 JP JP4690082A patent/JPS58164239A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5075780A (ja) * | 1973-11-07 | 1975-06-21 | ||
| JPS5326687A (en) * | 1976-08-25 | 1978-03-11 | Nec Corp | Manu facture of integration-type thyristor matrix |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58164239A (ja) | 1983-09-29 |
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